JP5259382B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、センスアンプ回路の活性化タイミングの生成に関する。

一般的な半導体記憶装置において、データ読み出しは、メモリセルの保持するデータに応じてビット線にあらわれた信号レベルが、センスアンプ回路で検知・増幅された上で、外部に出力されることで実現されている。

したがって、半導体記憶装置の動作周期を早くするには、メモリセルの選択からセンスアンプ回路の活性化までの時間を短縮することが有効である。

しかし、センスアンプ回路を早く活性化させると、ビット線に十分な信号レベルが現れる前のデータを検知・増幅することになる。この場合、誤読み出しの原因となる。

そこで、適切なセンスアンプ回路の活性化タイミングを生成する技術として、レプリカ回路を用いるものがある（特許文献１）。このレプリカ回路は、メモリセルアレイと同等の構造を持つものであり、メモリセルからのデータ読み出しのタイミングをレプリカ回路で模擬した上で、そのタイミングによりセンスアンプ回路を活性化させるというものである。

しかし、通常、レプリカ回路が生成したタイミングは、いくつかの回路を通過し、センスアンプ回路に与えられる。そのため、それら回路によって生じる遅延時間の影響から、レプリカ回路は、十分にメモリセルアレイを模擬しているとは言えない。

また、温度等により生じるメモリセルの特性の変化を、レプリカ回路によって再現することができるものの、前述した回路については、この変化を反映することができないため問題となる。
特開平９−２５９５８９号公報

本発明は、レプリカ遅延時間を量子化し、その結果に基づいて最適なセンスアンプ回路の活性化タイミングを生成する半導体記憶装置を提供することを目的とする。

本発明の一つの態様において、半導体記憶装置は、複数のワード線、前記ワード線に交差する複数のビット線、前記ワード線及び前記ビット線の各交差部に設けられた複数のメモリセルからなるメモリセルアレイと、前記ビット線の信号レベルを検知・増幅する複数のセンスアンプ回路と、レプリカワード線、前記レプリカワード線に交差するレプリカビット線、前記レプリカワード線及びレプリカビット線の各交差部に設けられたレプリカメモリセルからなり、前記メモリセルの読み出し動作を模擬するレプリカ回路と、基準タイミングから前記レプリカビット線が変化するまでの時間であるレプリカ遅延時間を量子化し、その結果に基づいて、前記センスアンプ回路の活性化タイミングを生成するタイミング発生回路とを有することを特徴とする。

本発明によれば、レプリカ遅延時間を量子化し、その結果に基づいて最適なセンスアンプ回路の活性化タイミングを生成する半導体記憶装置を提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置の概略図である。

この半導体記憶装置は、複数のワード線ＷＬ、これら複数のワード線ＷＬに交差する相補対のビット線ＢＬ、／ＢＬからなるビット線対、及びワード線ＷＬ及びビット線対の各交差部に接続された複数のメモリセルからなるメモリセルアレイを備える。ここで、ビット線ＢＬが持つ寄生容量をＣとする。

また、各ビット線対の端部に、ビット線ＢＬ、／ＢＬに現れる微小信号を検知・増幅するためのセンスアンプ回路ＳＡを備える。

さらに、ビット線ＢＬと同じ寄生容量Ｃを持つレプリカビット線ＲＢＬ、このレプリカビット線ＲＢＬに交差するレプリカワード線ＲＷＬ、及びこれらレプリカビット線ＲＢＬ、レプリカワード線ＲＷＬに接続され、メモリセルＭＣと同じ構造を持つレプリカセルＲＣからなるレプリカ回路を備える。

このレプリカ回路のレプリカビット線ＲＢＬの端部に、レプリカビット線に現れる微小信号を検知・増幅するためのインバータＩＶ１を備える。また、２つの入力Ａ及びＢを備え、それぞれにレプリカワード線ＲＷＬ及びインバータＩＶ１の出力端が接続されたタイミング発生回路１００を備える。ここで、入力Ａに入力される信号を基準信号（基準タイミング）、入力Ｂに入力される信号をレプリカ遅延信号と呼ぶ。このレプリカ発生回路１００は、基準信号及びレプリカ遅延信号に基づいてセンスアンプ回路ＳＡを活性化させるためのセンスアンプ回路活性化信号ＳＡＥＮＢＬを発生させるものである。また、外部より与えられる複数ビットの選択信号ＳＥＬに応じて、センスアンプ回路活性化信号ＳＡＥＮＢＬより所定時間タイミングが早いデジタル出力ＤＯを得ることができる。

メモリセルＭＣは、例えば、図２に示すような６トランジスタ型メモリセルである。すなわち、６トランジスタ型メモリセルは、ソースが電源電圧Ｖｄｄの電源線及び接地電圧Ｖｓｓの接地線にそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えた第２のインバータＩＶ２と、ソースが電源線及び接地線にそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を備えた第３のインバータＩＶ３とを有する。これらインバータＩＶ２，ＩＶ３の入力と出力は相互に接続されている。ビット線ＢＬとインバータＩＶ２の出力端との間には、トランスファトランジスタＱ５が接続され、ビット線／ＢＬとインバータＩＶ３の出力端との間には、トランスファトランジスタＱ６が接続されている。これらトランスファトランジスタＱ５、Ｑ６のゲートは、ワード線ＷＬに接続されている。なお、この６トランジスタ型メモリセルを用いた書き込み動作は、ビット線ＢＬ及び／ＢＬの双方で行われるが、読み出し動作については、一方のビット線ＢＬ又は／ＢＬのみからなされるシングルエンド読み出しでも良い。

なお、以下の説明において、電源電圧Ｖｄｄの信号レベルを“Ｈ”、接地電圧Ｖｓｓの信号レベルを“Ｌ”と表現することもある。

次に、タイミング発生回路１００について図３を用いて説明する。

タイミング発生回路１００は、往路回路１００ａと復路回路１００ｂとを備える。

往路回路１００ａは、基準信号が入力されるインバータＧ１０１を備える。また、このインバータＧ１０１の出力端が入力端に接続されたＮＡＮＤゲートＧ１０３、このＮＡＮＤゲートＧ１０３の出力端が入力端に接続されたインバータＧ１０４を備え、以降、１個のＮＡＮＤゲート及び１個のインバータからなる回路パターンの繰り返しになっている。ここで、ＮＡＮＤゲートＧ１０３、Ｇ１０６、Ｇ１０９、Ｇ１１２のもう一方の入力は“Ｈ”に固定されている。以下において、インバータＧ１０１、Ｇ１０４、Ｇ１０７、Ｇ１１０、・・・の出力端をそれぞれノードＮＡ０、ＮＡ１、ＮＡ２、ＮＡ３、・・・と呼ぶ。また、各ノードＮＡ間の構成を「ステージ」と呼ぶ。つまり、図３の場合、各ステージは、１個のＮＡＮＤゲートと１個のインバータで構成されていることになる。さらに、往路回路１００ａは、一方の入力端にノードＮＡ０、ＮＡ１、ＮＡ２、ＮＡ３、・・・がそれぞれ接続され、もう一方の入力に入力Ｂが共通に接続されたＮＡＮＤゲートＧ１０２、Ｇ１０５、Ｇ１０８、Ｇ１１１を備える。

この往路回路１００ａは、基準信号の立ち上がりとレプリカ遅延信号の立ち上がりのタイミング差を量子化するものである。その結果は、ＮＡＮＤゲートＧ１０１、Ｇ１０５、Ｇ１０８、Ｇ１１１、・・・の出力として現れる。以下において、これらＮＡＮＤゲートの出力をそれぞれノードＮＢ０、ＮＢ１、ＮＢ２、ＮＢ３、・・・と呼ぶ。

復路回路１００ｂは、インバータＧ１１３の出力が入力されるＮＡＮＤゲートＧ１１５、このＮＡＮＤゲートＧ１１５の出力端が入力端に接続されたインバータＧ１１６を備える。以降、往路回路１００ａと同様、１個のインバータ及び１個のＮＡＮＤゲートからなる回路パターンが繰り返される。さらに、入力端の１つにインバータＧ１２２の出力端が接続されたＮＡＮＤゲートＧ１２４を備える。このＮＡＮＤゲートＧ１２４の出力がセンスアンプ回路活性化信号ＳＡＥＮＢＬとなる。ここで、ＮＡＮＤゲートＧ１２４、Ｇ１２１、Ｇ１１８、Ｇ１１５、・・・のもう一方の入力端には、それぞれ往路回路１００ａのＮＡＮＤゲートＧ１０２、Ｇ１０５、Ｇ１０８、Ｇ１１１の出力端が接続されている。さらに、一方の入力端にそれぞれインバータＧ１２２、Ｇ１１９、Ｇ１１６、Ｇ１１３の出力端が接続されたＮＡＮＤゲートＧ１２３、Ｇ１２０、Ｇ１１７、Ｇ１１４、・・・を備える。これらＮＡＮＤゲートＧ１２３、Ｇ１２０、Ｇ１１７、Ｇ１１４、・・・のもう一方の入力端には、それぞれ選択信号ＳＥＬ［０］、ＳＥＬ［１］、ＳＥＬ［２］、ＳＥＬ［３］、・・・が入力される。これらＮＡＮＤゲートＧ１２３、Ｇ１２０、Ｇ１１７、Ｇ１１４、・・・の出力が、それぞれデジタル出力ＤＯ［０］、ＤＯ［１］、ＤＯ［２］、ＤＯ［３］、・・・となる。なお、以下において、往路回路１０１ａの場合と同様、インバータＧ１２２、Ｇ１１９、Ｇ１１６、Ｇ１１３、・・・の出力端をそれぞれノードＮＣ０、ＮＣ１、ＮＣ２、ＮＣ３、・・・と呼び、各ＮＣ間の構成を「ステージ」と呼ぶ。

この復路回路１００ｂは、ノードＮＢに現れた信号変化をノードＮＣを介してセンスアンプ回路活性化信号ＳＡＥＮＢＬとして出力するものである。

次に、以上の構成によるタイミング発生回路１００の動作について説明する。

図３は、タイミング発生回路１００の動作波形である。

データ読み出し前（時刻Ｔ０）において、レプリカワード線ＲＷＬは、ワード線ＷＬとともに非選択状態である。したがって、入力Ａに入力される基準信号は“Ｌ”である。一方、レプリカビット線ＲＢＬは、ビット線ＢＬ、／ＢＬ同様、“Ｈ”にプリチャージされている。したがって、インバータＩＶ１の出力、つまり入力Ｂの信号は“Ｌ”となっている。ここで、ノードＮＡ０、ＮＡ１、ＮＡ２、ＮＡ３、・・・は、全て“Ｈ”となっている。

続いて、時刻Ｔ１において、所定のワード線ＷＬが選択されるとともに、レプリカワード線ＲＷＬも選択される。したがって、基準信号は“Ｈ”になる。一方、レプリカビット線ＲＢＬには、レプリカセルＲＣのデータが流入し、徐々に“Ｌ”に低下していく。

続いて、時刻Ｔ２において、先の時刻Ｔ１で“Ｌ”から“Ｈ”に立ち上がった基準信号の影響により、ノードＮＡ０は、“Ｈ”から“Ｌ”に立ち下がる。

続いて、時刻Ｔ３において、先の時刻Ｔ２で“Ｌ”から“Ｈ”に立ち上がったノードＮＡ０の影響により、ノードＮＡ１は、“Ｈ”から“Ｌ”に立ち下がる。ここで、ノードＮＡ０の立ち下がり（時刻Ｔ１）からノードＮＢ１の立ち下がり（時刻Ｔ２）までの時間は、ノードＮＡ０及びＮＡ１間のステージを構成するＮＡＮＤゲートＧ１０３及びインバータＧ１０４で生じる遅延時間により決定する。以下において、ステージ毎の遅延時間を「ステップ時間」と呼ぶ。

続いて、時刻Ｔ６において、先の時刻Ｔ３で“Ｌ”から“Ｈ”に立ち上がったノードＮＡ１の影響により、ノードＮＡ２は、“Ｈ”から“Ｌ”に立ち下がる。このときのステップ時間も、ノードＮＡ０及びＮＡ１間のステップ時間と同じである。

続いて、時刻Ｔ８において、先の時刻Ｔ６で“Ｌ”から“Ｈ”に立ち上がったノードＮＡ２の影響により、ノードＮＡ３は、“Ｈ”から“Ｌ”に立ち下がる。このときのステップ時間も、ノードＮＡ０及びＮＡ１間のステップ時間と同じである。

以降、先の時刻Ｔ２、Ｔ３、Ｔ６、及びＴ８と同様、１ステップ時間毎に順次ノードＮＡが“Ｈ”から“Ｌ”に立ち下がる。

一方、時刻Ｔ１から徐々に低下するレプリカビット線ＲＢＬのレベルが、インバータＩＶ１の閾値以下になると、インバータＩＶ３の出力、つまりレプリカ遅延信号が“Ｌ”から“Ｈ”に立ち上がる。このときの時刻を、ノートＮＡ１及びＮＡ２の信号が変化する時刻Ｔ３及びＴ６間の時刻Ｔ４とする。

続いて、時刻Ｔ５において、時刻Ｔ４の時点で基準信号の立ちあがりの影響を受けていないノードＮＡ２、ＮＡ３は“Ｈ”のままであるため、レプリカ遅延信号の立ち上がりをきっかけにノードＮＢ２、ＮＢ３は、“Ｌ”に変化する。言い換えれば、基準電圧の立ち上がりが遅延を伴いながら順次ノードＮＡ０、ＮＡ１、・・・に伝搬され、レプリカ遅延信号が立ち上がった時点で、まだ基準電圧の立ち上がりが伝搬されていない以後のノードＮＡとレプリカ遅延信号を入力とするＮＡＮＤゲートの出力であるノードＮＢが“Ｈ”から“Ｌ”に立ち下がることになる。つまり、複数のノードＮＢは、レプリカワード線ＲＷＬの選択（基準信号の立ち上がり：時刻Ｔ１）からレプリカセルＲＣのデータがレプリカビット線ＲＢＬに十分に現れる（レプリカ遅延信号の立ち上がり：時刻Ｔ４）までの時間をステップ時間で量子化した結果となっている。

続いて、時刻Ｔ７において、センスアンプ回路活性化信号ＳＡＥＮＢＬは、“Ｌ”から“Ｈ”に立ち上がる。

ここで、時刻Ｔ５から時刻Ｔ７までの遅延時間は、“Ｌ”から“Ｈ”に立ち下がるノードＮＢ２、ＮＢ３のうち、ノードＮＣ０に最も近いノードＮＢ２からノードＮＡ０までのステージで生ずる遅延により決定する。往路回路１００ｂのステージは、復路回路１００ａのステージと同じ構成となっているため、基準信号が立ち上がってからノードＮＡ２が立ち下がるまでの時間と、ほぼ同じ遅延が生ずることになる。したがって、基準信号が立ち上がってからセンスアンプ回路活性化信号ＳＡＥＮＢＬが立ち上がるまでの時間は、基準電圧が立ち上がってからレプリカ遅延信号が立ち上がるまでの時間のほぼ２倍となる。言い換えれば、レプリカワード線ＲＷＬが選択されてからインバータＩＶ１がレプリカビット線ＲＢＬの微小信号を検知するまでの時間のほぼ２倍のタイミングを生成したことになる。

なお、復路回路１００ｂが備えるＮＡＮＤゲートＧ１２３、Ｇ１２０、・・・は、往路回路１００ａのＮＡＮＤゲートＧ１０２、Ｇ１０５、・・・に相当するものである。これにより、往路回路１００ａのインバータＧ１０１、Ｇ１０４、・・・と復路回路１００ｂのインバータＧ１１３、Ｇ１１６、・・・により駆動される負荷を同じにすることができる。また、複数のビットからなる選択信号ＳＥＬの各ビット［０］、［１］、・・・はセンスノードＮＣ０、ＮＣ１に対応しており、例えば、選択信号ＳＥＬ［０］＝“Ｈ”を与えることでセンスノードＮＣ０の信号をＮＡＮＤゲートＧ１２３を介して外部に出力させることができる。つまり、ＮＡＮＤゲートＧ１２３、Ｇ１２０、・・・があることで、センスアンプ回路活性化信号ＳＡＥＮＢＬの活性化タイミングよりも早いタイミングの信号をステップ単位で取り出すことができる。

ここで、データ読み出し時のセンスアンプ回路ＳＡの活性化タイミングについて説明する。

まず、半導体記憶装置の処理スピードの観点からすれば、ワード線ＷＬを選択した後、できるだけ早くセンスアンプ回路ＳＡを活性化させれば良い。しかし、“Ｈ”にプリチャージされたビット線ＢＬ、／ＢＬが“Ｌ”に引き下がるまでには、ある程度の時間を要する。ここで、ビット線ＢＬの容量をＣ、メモリセルＭＣに流入する電流をＩｃ、メモリセルＭＣが選択されてからの時間をｔとすると、ビット線ＢＬ、／ＢＬ間の電位差ΔＶは、ΔＶ＝（Ｉｃ／Ｃ）×ｔとなる。したがって、時間ｔ又は電流Ｉｃが大きくなると電位差ΔＶｂｌを大きくなり、寄生容量Ｃが大きくなると、電位差ΔＶｂｌが小さくなる。実際、ビット線ＢＬ、／ＢＬの電位差ΔＶｂｌを１００ｍＶとして寄生容量Ｃや電流Ｉｃを考慮すると、時間ｔは１００ｍ〜２００ｍｓ程度となる。つまり、このタイミングでセンスアンプ回路ＳＡを活性化させることが望ましい。ただし、寄生容量Ｃや電流Ｉｃは、温度などの環境変化によって変化するため、そそれに対する時間ｔの調整が必要となる。

そこで、一般的にレプリカ回路が使用される。この場合、メモリセルアレイとレプリカ回路とは同じ環境下にあるため、レプリカビット線ＲＢＬの信号が検知したタイミングでセンスアンプ回路活性化信号を活性化すれば、環境の変化に対応した最適なタイミングでセンスアンプ回路ＳＡを活性化させてやることができるとも考えられる。

ただし、１個のレプリカセルＲＣだけでは、レプリカビット線ＲＢＬを“Ｌ”に引き下げる駆動力が小さいため、レプリカビット線ＲＢＬに十分な信号レベルが現れてからセンスアンプ回路ＳＡを活性化させていたのでは処理が遅くなる。そこで、通常、レプリカセルＲＣは複数同時に選択される。これに伴い、レプリカビット線ＲＢＬが“Ｌ”に引き下げられるまでの時間が短くなるため、インバータ等のゲートによりタイミングを遅延させた上で、センスアンプ回路ＳＡを活性化させることになる。

ここで、レプリカセルＲＣの個数をｎとすると、レプリカビット線ＲＢＬに電源電圧Ｖｄｄとの電位差ΔＶが生じるまでの時間は、ｔ＝（Ｃ×ΔＶ）／（ｎ×Ｉｃ）となる。これを例えば２倍にしてセンスアンプ回路ＳＡの活性化タイミングを生成しようと考えた場合、インバータ等のゲートにより生じる時間ｔｄを（Ｃ×ΔＶ）／（ｎ×Ｉｃ）と同程度に調整する必要がある。

しかし、この時間ｔｄは、メモリセルアレイの特性の変化に関係ない値である。したがって、インバータ等のゲートを用いてタイミング調整する方法では、メモリセルアレイの特性変化に対応することができない。

この点、本実施形態の場合、レプリカビット線ＲＢＬに電源電圧Ｖｄｄとの電位差ΔＶｂｌが現れるまでの時間、つまり基準電圧の立ち上がりからレプリカ遅延信号の立ち上がりまでの時間自体を往路回路１００ａにより量子化し、それと同等の遅延を復路回路１００ｂが備えるゲートにより生じさせている。そのため、メモリセルアレイの特性変化に応じたセンスアンプ回路ＳＡの活性化タイミングを生成することができる。

次に、本半導体記憶装置の遅延回路１００の効果について確認する。

図５は、電源電圧Ｖｄｄに対する基準信号の立ち上がりからセンスアンプ回路活性化信号の立ち上がりまでの時間の関係を示すシミュレーション結果である。

シミュレーション条件は、基準信号の立ち上がりからレプリカ遅延信号の立ち上がりまでの時間（以下、「レプリカ遅延時間」と呼ぶ）を２ｎｓ、３ｎｓ、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのプロセス条件を共にＴｙｐｉｃａｌ（図中“ｔｔ”）、Ｆａｓｔ（図中“ｆｆ”）、及びＳｌｏｗ（図中“ｓｓ”）としている。

図５から明らかなように、レプリカ遅延時間が２ｎｓであった場合、トランジスタの条件及び電源電圧Ｖｄｄに依らず、おおよそ２ｎｓの２倍である４ｎｓ（図５中点線で表示）の遅延時間が得られることが分かる。また、レプリカ遅延時間が３ｎｓであった場合でも、トランジスタの条件及び電源電圧Ｖｄｄに依らず、おおよそ３ｎｓの２倍である６ｎｓの遅延時間が得られていることが分かる。

図６は、電源電圧Ｖｄｄとビット線対間の電位差ΔＶｂｌとの関係を示すシミュレーション結果である。

比較例として、インバータで構成された遅延回路に対するシミュレーション結果も併せて示す。図６中、“ＬＰ”は、低電圧プロセスのトランジスタでインバータを構成した場合、“ＨＳ”はハイスピードプロセスのトランジスタでインバータを構成した場合の遅延回路に対する結果となっている。

ここで、タイミング発生回路１００、あるいは比較例に係る遅延回路を設ける目的は、ビット線ＢＬ、／ＢＬ間の電位差ΔＶｂｌが最適な値となったタイミングで、センスアンプ回路を活性化させることにある。この点、トランジスタのプロセス条件、電源電圧Ｖｄｄに依らずこの電位差ΔＶｂｌが一定であることが望ましい。

比較例に係る“ＨＳ”の遅延回路の場合、電源電圧Ｖｄｄの変化による電位差ΔＶｂｌの変化が大きい。例えば、トランジスタのプロセス条件が“ｆｆ”であった場合、Ｖｄｄ＝０．４Ｖのとき、ΔＶｂｌ≒０．０６Ｖであるのに対し、Ｖｄｄ＝０．７Ｖのとき、ΔＶｂｌ≒０．３８Ｖとなっている。つまり両者のΔＶｂｌの開きは、およそ０．３２Ｖとなる。また、トランジスタのプロセス条件の変化による電位差ΔＶｂｌの変化も大きい。例えば、電源電圧Ｖｄｄ＝０．４Ｖのとき、プロセス条件が“ｓｓ”と“ｆｆ”の場合のΔＶｂｌの開きは、およそ０．３２Ｖにもなる。結果として、ΔＶｂｌが最小の時（Ｖｄｄ＝０．４Ｖ、プロセス条件“ｆｆ”）と最大の時（Ｖｄｄ＝０．７Ｖ、プロセス条件“ｓｓ”）とのΔＶｂｌの開きは、およそ０．６Ｖにもなる。

一方、比較例に係る“ＬＰ”の遅延回路の場合、“ＨＳ”の遅延回路に比べ良好である。電源電圧Ｖｄｄが０．４Ｖから０．７Ｖまで変化した場合のΔＶｂｌの開きが最も大きいプロセス条件が“ｓｓ”の場合であっても、およそ０．２３Ｖとなっている。しかし、プロセス条件の変化によるΔＶｂｌの変化は、電源電圧Ｖｄｄによっては、“ＨＳ”の遅延回路よりも悪い。具体的には、電源電圧Ｖｄｄ＝０．４Ｖのとき、プロセス条件が“ｓｓ”と“ｆｆ”の場合のΔＶｂｌの開きは、およそ０．３７Ｖにもなる。結果として、ΔＶｂｌが最小の時（Ｖｄｄ＝０．４Ｖ、プロセス条件“ｆｆ”）と最大の時（Ｖｄｄ＝０．４Ｖ、プロセス条件“ｓｓ”）とのΔＶｂｌの開きは、およそ０．３７Ｖにもなる。

この点、本実施形態によれば、比較例に係る遅延回路と比較し、電源電圧Ｖｄｄ及びプロセス条件の変化によるビット線ＢＬ、／ＢＬ間の電位差ΔＶｂｌの差が小さいことが分かる。例えば、電源電圧Ｖｄｄが０．４Ｖから０．７Ｖに変化したときのΔＶｂｌの変化の開きが一番大きいプロセス条件が“ｓｓ”の場合であっても、およそ０．１８Ｖしかない。また、プロセス条件の変化したときのΔＶｂｌの変化の開きが一番大きい電源電圧Ｖｄｄ＝０．７Ｖの場合であっても、およそ０．２２Ｖに抑えられている。結果として、ΔＶｂｌが最小の時（Ｖｄｄ＝０．４Ｖ、プロセス条件“ｆｆ”）と最大の時（Ｖｄｄ＝０．７Ｖ、プロセス条件“ｓｓ”）とのΔＶｂｌの開きは、およそ０．３２Ｖである。

図７は、タイミング発生回路１００をハイスピードプロセスのトランジスタで構成した場合、及び低電圧プロセスのトランジスタで構成した場合における電源電圧Ｖｄｄとステップ数増減による遅延時間の増減率の関係を示すシミュレーション結果である。

往路回路１００ａによるレプリカ遅延時間の量子化のステップ時間を細かくしたい場合、閾値が小さく、生じる遅延が小さいハイスピードプロセスのトランジスタで構成すれば良い。しかし、図６の結果からもわかるようにハイスピードプロセスのトランジスタは、電源電圧Ｖｄｄの変化に弱いことが欠点である。その点、図７から明らかなように、本実施形態の場合、往路回路１００ａによりレプリカ遅延時間を量子化し、それと同等の時間を復路回路１００ｂにより付加するものである。したがって、電源電圧Ｖｄｄの変化に伴い量子化のステップ時間は変動するものの、ステップ数増減による遅延時間の変化率はほぼ一定である。これは、ハイスピードプロセス、低電圧プロセス問わず、電源電圧Ｖｄｄの変化に対する安定性が高いことを示すものである。

以上の通り、本実施形態によれば、メモリセルアレイの特性の変化に伴うレプリカ回路への影響をそのまま反映してセルアレイ回路活性化信号を生成しているため、電源電圧の変化等、環境変化に応じた最適なセンスアンプ回路の活性化を実現することができる。

また、本実施形態のタイミング発生回路１００は、あらゆる条件のトランジスタであっても安定した特性を有する。そのため、本実施形態によれば、製造プロセスのばらつきによる影響が少なく、また、設計変更等にも柔軟に対応するこができる。

［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体記憶装置のタイミング発生回路２００である。

このタイミング発生回路２００は、レプリカ遅延時間を３倍にする回路である。

往路回路２００ａは、タイミング発生回路１００の場合と同様、１ステージ毎に、１個のＮＡＮＤゲート（Ｇ２０３など）と１個のインバータ（Ｇ２０４など）を備えている。

一方、復路回路２００ｂは、１ステップ毎に、例えば、ノードＮＣ０及びＮＣ１間の場合、ＮＡＮＤゲートＧ２１８、インバータＧ２１９、ＮＡＮＤゲートＧ２２１、インバータＧ２２２で構成されている。言い換えれば、ノードＮＣ０及びインバータＧ２１９の出力端であるノードＮＣ０´間、並びにノードＮＣ０´及びノードＮＣ１間は、それぞれ往路回路２００ａの１ステージを構成するものである。つまり、復路回路２００ｂのステップ時間は、往路回路２００ａのステップ時間の２倍となる。

結果として、レプリカ遅延時間のおよそ３倍を持つセンスアンプ回路活性化信号ＳＡＥＮＢＬを生成することができる。

本実施形態のように、１ステージ毎の往路回路と復路回路のゲート数の比を変更することで、任意のタイミングでセンスアンプ回路を活性化するセンスアンプ回路活性化信号を生成することができる。

［第３の実施形態］
図９は、本発明の第３の実施形態に係る半導体記憶装置のタイミング発生回路３００の回路図である。

このタイミング発生回路３００は、ステップ時間を小さくしたい場合の実施形態である。

ステップ時間を小さくする場合、往路回路３００ａ、復路回路３００ｂの１ステージ毎のゲート数を減らしてやれば良い。

タイミング発生回路３００の場合、先に説明したタイミング発生回路１００、２００に対し、ステージ毎に設けられたインバータを削減している。この場合、ノードＮＡｉ（ｉ＝偶数）とノードＮＡｉ＋１では論理が逆転するため、ノードＮＡ１、ＮＡ３、・・・が入力端に接続されたＮＡＮＤゲートＧ３０３、Ｇ３０７、・・・の他方の入力端には、レプリカ遅延信号と逆論理の信号が入力されている。

以上のように、本実施形態によれば、第１及び第２の実施形態に比べ、ステップ時間を小さくすることができるため、レプリカ遅延時間の量子化誤差が小さくなり、より最適なセンスアンプ回路の活性化タイミングを発生させることができる。

［その他］
以上、発明の実施の形態としてＳＲＡＭを取り上げ説明したが、本発明はＳＲＡＭに限定されるものではなく、ＤＲＡＭ、フラッシュメモリ等あらゆる半導体記憶装置に適用することができる。

なお、以上の各実施形態での他の特徴点を列挙すれば、以下の通りである。

（１） タイミング発生回路は、複数のステージからなる復路回路を備え、往路回路の量子化の結果に基づいて、ステージ毎に生じる遅延時間単位でセンスアンプ回路の活性化タイミングを調整することを特徴とする。

（２） 往路回路のステージと、復路回路のステージを構成するゲート数が同じであることを特徴とする。

（３） 往路回路のステージと、復路回路のステージを構成するゲート数が異なることを特徴とする。

本発明の第１の実施形態に係る半導体記憶装置の概略図である。 同半導体記憶装置のメモリセルの回路図である。 同半導体記憶装置のタイミング発生回路を示す回路図である。 同半導体記憶装置のタイミング発生回路の動作波形を示すグラフである。 同半導体記憶装置のタイミング発生回路に対するシミュレーション結果を示すグラフである。 同半導体記憶装置及び比較例に対するシミュレーション結果を示すグラフである。 同半導体記憶装置のタイミング発生回路に対するシミュレーション結果を示すグラフである。 本発明の第２の実施形態に係る半導体記憶装置のタイミング発生回路の回路図である。 本発明の第３の実施形態に係る半導体記憶装置のタイミング発生回路の回路図である。

符号の説明

１００、２００、３００・・・タイミング発生回路、１００ａ、２００ａ、３００ａ・・・往路回路、１００ｂ、２００ｂ、３００ｂ・・・復路回路。

Claims (4)

1. 複数のワード線、前記ワード線に交差する複数のビット線、前記ワード線及び前記ビット線の各交差部に設けられた複数のメモリセルからなるメモリセルアレイと、
   前記ビット線の信号レベルを検知・増幅する複数のセンスアンプ回路と、
   レプリカワード線、前記レプリカワード線に交差するレプリカビット線、前記レプリカワード線及びレプリカビット線の各交差部に設けられたレプリカメモリセルからなり、前記メモリセルの読み出し動作を模擬するレプリカ回路と、
   基準タイミングから前記レプリカビット線が変化するまでの時間であるレプリカ遅延時間を量子化し、その結果に基づいて、前記センスアンプ回路の活性化タイミングを生成するタイミング発生回路と
   を有し、
   前記タイミング発生回路は、
   所定数のゲートからなる単位回路（ステージ）を複数接続してなる往路回路を備え、
   前記基本タイミングが前記複数のステージを順次伝搬されるタイミングと、前記レプリカビット線が変化するタイミングとを比較し、前記ステージ毎に生じる遅延時間単位で前記レプリカ遅延時間を量子化する
   ことを特徴とする半導体記憶装置。
2. 複数のワード線、前記ワード線に交差する複数のビット線、前記ワード線及び前記ビット線の各交差部に設けられた複数のメモリセルからなるメモリセルアレイと、
   前記ビット線の信号レベルを検知・増幅する複数のセンスアンプ回路と、
   レプリカワード線、前記レプリカワード線に交差するレプリカビット線、前記レプリカワード線及びレプリカビット線の各交差部に設けられたレプリカメモリセルからなり、前記メモリセルの読み出し動作を模擬するレプリカ回路と、
   基準タイミングから前記レプリカビット線が変化するまでの時間であるレプリカ遅延時間を量子化し、その結果に基づいて、前記センスアンプ回路の活性化タイミングを生成するタイミング発生回路と
   を有し、
   前記タイミング発生回路は、
   前記基準タイミングを入力する縦続接続された第１及び第２のゲート、並びに、前記第２のゲートの出力が第１の入力端に入力され、前記レプリカビット線が変化するタイミングが第２の入力端に入力される第３のゲートを備えた第１の単位回路（ステージ）を複数縦続接続してなる往路回路と、
   縦続接続された第４及び第５のゲートを備えた第２の単位回路（ステージ）を有し、前記第２の単位回路は、前記第１の単位回路と対応させて複数縦続接続され、前記第４のゲートの第１の入力端に前記第３のゲートの出力が入力され、前記第４のゲートの第２の入力端に前段の前記第２の単位回路の出力が入力され、最終段の前記第２の単位回路の出力の変化から、前記センスアンプ回路の活性化タイミングを生成する復路回路と
   を有する
   ことを特徴とする半導体記憶装置。
3. 複数のワード線、前記ワード線に交差する複数のビット線、前記ワード線及び前記ビット線の各交差部に設けられた複数のメモリセルからなるメモリセルアレイと、
   前記ビット線の信号レベルを検知・増幅する複数のセンスアンプ回路と、
   レプリカワード線、前記レプリカワード線に交差するレプリカビット線、前記レプリカワード線及びレプリカビット線の各交差部に設けられたレプリカメモリセルからなり、前記メモリセルの読み出し動作を模擬するレプリカ回路と、
   基準タイミングから前記レプリカビット線が変化するまでの時間であるレプリカ遅延時間を量子化し、その結果に基づいて、前記センスアンプ回路の活性化タイミングを生成するタイミング発生回路と
   を有し、
   前記タイミング発生回路は、
   前記基準タイミングを入力する縦続接続された第１及び第２のゲート、並びに、前記第２のゲートの出力が第１の入力端に入力され、前記レプリカビット線が変化するタイミングが第２の入力端に入力される第３のゲートを備えた第１の単位回路（ステージ）を複数縦続接続してなる往路回路と、
   縦続接続された第４乃至第７のゲートを備えた第２の単位回路（ステージ）を有し、前記第２の単位回路は、前記第１の単位回路と対応させて複数縦続接続され、前記第４のゲートの第１の入力端に前記第３のゲートの出力が入力され、前記第４のゲートの第２の入力端に前段の前記第２の単位回路の出力が入力され、最終段の前記第２の単位回路の出力の変化から、前記センスアンプ回路の活性化タイミングを生成する復路回路と
   を有する
   ことを特徴とする半導体記憶装置。
4. 複数のワード線、前記ワード線に交差する複数のビット線、前記ワード線及び前記ビット線の各交差部に設けられた複数のメモリセルからなるメモリセルアレイと、
   前記ビット線の信号レベルを検知・増幅する複数のセンスアンプ回路と、
   レプリカワード線、前記レプリカワード線に交差するレプリカビット線、前記レプリカワード線及びレプリカビット線の各交差部に設けられたレプリカメモリセルからなり、前記メモリセルの読み出し動作を模擬するレプリカ回路と、
   基準タイミングから前記レプリカビット線が変化するまでの時間であるレプリカ遅延時間を量子化し、その結果に基づいて、前記センスアンプ回路の活性化タイミングを生成するタイミング発生回路と
   を有し、
   前記タイミング発生回路は、
   前記基準タイミングが入力される第１のゲート、この第１のゲートの出力が第１の入力端に入力され、前記レプリカビット線が変化するタイミングが第２の入力端に入力される第２のゲートを備えた第１の単位回路（ステージ）、並びに、前記第１の単位回路の出力が入力される第３のゲート、この第３のゲートの出力が第１の入力端に入力され、前記レプリカビット線が変化するタイミングを逆論理にした信号が第２の入力端に入力される第４のゲートを備えた第２の単位回路（ステージ）を交互に複数縦続接続してなる往路回路と、
   前記第１のゲートに対応する第５のゲートを備えた第３の単位回路（ステージ）、並びに、前記第３のゲートに対応する第６のゲートを備えた第４の単位回路（ステージ）が前記第１及び第２の単位回路に対応させて交互に複数縦続接続され、前記第５のゲートの第１の入力端に前記第２のゲートの出力が入力され、前記第５の第２の入力端に前段の前記第４の単位回路の出力が入力され、前記第６のゲートの第１の入力端に前記第４のゲートの出力が入力され、前記第６のゲートの第２の入力端に前段の前記第３の単位回路の出力が入力され、最終段の第４の単位回路の出力の変化から、前記センスアンプ回路の活性化タイミングを生成する復路回路と
   を有する
   ことを特徴とする半導体記憶装置。
   

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