CN110660419B - 存储电路及操作该电路的方法 - Google Patents

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Abstract

本发明的实施例提供了一种存储电路及其操作方法。一种存储电路，包括第一存储单元、第二存储单元、预充电电路和感测放大器。所述预充电电路连接至第一位线和第二位线。所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平。所述感测放大器通过所述第一位线连接至所述第一存储单元，并且通过所述第二位线连接至所述第二存储单元。所述感测放大器响应第二信号和第三信号。所述第二信号和所述第三信号与所述第一信号不同。

Description

存储电路及操作该电路的方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及存储电路及其操作方法。
背景技术
半导体集成电路(IC)工业已经生产了各种各样的数字器件以解决许多不同领域中的问题。这些数字器件中的一些(比如，存储宏)被配置用于存储数据。随着IC变得越来越小和越来越复杂，这些数字器件中的导线的电阻也会发生变化，从而影响这些数字器件的工作电压和整体IC性能。
发明内容
根据本发明的一个方面，提供了一种存储电路，包括：第一存储器单元，连接至第一位线；第二存储器单元，连接至第二位线；预充电电路，连接至所述第一位线和所述第二位线，所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平；以及感测放大器，通过所述第一位线连接至所述第一存储单元，并且通过所述第二位线连接至所述第二存储单元，所述感测放大器响应第二信号和第三信号，所述第二信号和所述第三信号与所述第一信号不同，所述感测放大器包括：头部开关，连接至第一电源电压，并且被配置为响应于所述第二信号而将所述第一电源电压提供至所述感测放大器。
根据本发明的另一个方面，提供了一种存储电路，包括：字线；第一位线；第二位线；存储阵列，具有布置在第一行中的第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元连接至所述字线；以及输入输出电路，包括：预充电电路，连接至所述第一位线和所述第二位线，所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平；和感测放大器，通过所述第一位线连接至所述第一存储单元，并且通过所述第二位线连接至所述第二存储单元，所述感测放大器响应第一感测放大器信号和第二感测放大器信号，所述第二感测放大器信号与所述第一感测放大器信号不同。
根据本发明的又一个方面，提供了一种操作存储电路的方法，所述方法包括：将数据写入第一存储单元和第二存储单元；从所述第一存储单元和所述第二存储单元读取数据，其中，读取所述数据包括：基于第一信号，通过预充电电路将第一位线和第二位线预充电至预充电电压电平，所述预充电电路连接至所述第一位线和所述第二位线；响应于第二信号和第三信号而导通感测放大器，所述第二信号和所述第三信号与所述第一信号不同；和将所述第一位线的第一电压电平与所述第二位线的第二电压电平进行比较；以及基于存储在所述第一存储单元和所述第二存储单元中且分别在所述第一位线和所述第二位线上反映的数据，输出数据集。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1是根据一些实施例所述的存储电路的电路示意图。
图2是根据一些实施例所述的可用在图1中的存储电路的电路示意图。
图3是根据一些实施例所述的可用在图1中的存储电路的电路示意图。
图4是根据一些实施例所述的可用在图3中的存储电路的电路示意图。
图5是根据一些实施例所述的可用在图3中的锁存器电路的电路示意图。
图6是根据一些实施例所述的波形图。
图7是根据一些实施例所述的操作感测放大器的方法的流程图。
具体实施方式
以下公开内容提供了用于实现所提供主题的特征的不同实施例或示例。以下描述组件、材料、值、步骤、布置等的具体示例以简化本公开。当然，这些仅是实例并且不意欲限制本发明。还预期其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可能会在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同方位。该装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
根据一些实施例，一种存储电路，包括第一存储单元、第二存储单元、预充电电路和感测放大器。所述预充电电路连接至第一位线和第二位线。所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平。所述感测放大器通过所述第一位线连接至所述第一存储单元，并通过所述第二位线连接至所述第二存储单元。所述感测放大器响应第二信号和第三信号。在一些实施例中，所述第一存储单元和所述第二存储单元之间的工艺、电压和温度(PVT)变化引起所述第一位线和所述第二位线之间的放电速度的差异。在一些实施例中，所述感测放大器被配置为基于所述第一和第二存储器单元之间的PVT变化来生成随机序列。在一些实施例中，所述感测放大器被配置为基于所述第一和第二存储单元之间的PVT变化来确定所述第一和第二存储单元以及对应的所述第一和第二位线中的哪一个朝向电源参考电压更快地放电。
在一些实施例中，所述感测放大器包括具有第一尺寸的第一组N型晶体管和具有第二尺寸的第二组P型晶体管。在一些实施例中，所述第二尺寸大于或等于所述第一尺寸。
在一些实施例中，所述感测放大器包括头部开关和尾部开关。在一些实施例中，所述头部开关的尺寸大于或等于所述尾部开关的尺寸。在一些实施例中，通过使用本发明公开的感测放大器，与其他方法相比，改善了读取裕度。
存储电路
图1是根据一些实施例所述，存储电路100的电路示意图。在图1的实施例中，存储电路100是静态随机存取存储器(SRAM)电路。SRAM用于说明，但其他类型的存储器也在各种实施例的范围内。
存储器电路100包括具有M行和N列存储单元MCB的存储单元阵列102，其中，N是与存储单元阵列102中的列数对应的正整数，M是与存储单元阵列102中的行数对应的正整数。存储单元阵列102中的单元行沿第一方向X排列。存储单元阵列102中的单元列沿第二方向Y排列。所述第二方向Y与所述第一方向X不同。在一些实施例中，所述第二方向Y垂直于所述第一方向X。存储器单元102a是存储单元阵列102的列1和行1中的单个存储单元。存储单元102b是存储单元阵列102的列2和行1中的单个存储单元。在一些实施例中，存储单元阵列102中的每个存储单元MCB被配置为存储一位数据。在一些实施例中，存储电路100是基于逻辑的存储器。
存储单元阵列102中的行数M等于或大于1。存储单元阵列102中的列数N等于或大于2。在一些实施例中，存储单元阵列102包括一个或多个单端口(SP)SRAM单元。在一些实施例中，存储单元阵列102包括一个或多个双端口(DP)SRAM单元。存储单元阵列102中不同类型的存储单元在本发明的预期范围内。
存储电路100还包括N条位线BL[1]、...BL[N](统称为“位线BL”)和N反相位线BLB[1]、...BLB[N](统称为“反相位线BLB”)。存储单元阵列102中的每列列1，...，列N重叠且连接至对应的位线BL[1]，...，BL[N]和对应的反相位线BLB[1]，...，BLB[N]。每个位线BL或反相位线BLB在第二方向Y上和一列单元(例如，列1，...，列N)上延伸。
在一些示例中，术语“反相(bar)”表示逻辑反转的信号。在这些实施例中，例如，反相位线BLB[1]，...BLB[N]承载的信号是位线BL[1]，......BL[N]承载的信号的逻辑反转。
存储电路100还包括M根字线WL[1]，......WL[M](统称为“字线WL”)。存储单元阵列102中的每行行1，...，行M重叠且连接至对应的字线WL[1]，...，WL[M]。每条字线WL在第一方向X上和一行单元(例如，行1，......，M)上延伸。
存储电路100还包括连接至存储单元阵列102的输入/输出(IO)电路104。
IO电路104被配置为向存储单元阵列102读取数据或从存储单元阵列写入数据。在一些实施例中，IO电路104被配置为基于存储在存储单元阵列102中的数据生成随机码序列或一组随机数据(例如，一组输出数据Q)。IO电路104包括一个或多个IO电路104[1]、104[2]、......，104[X]，这些电路排列成具有1行和X列的IO电路阵列，其中，X是对应于IO电路104中的列数的正整数，且由公式1表示。
X＝N/2 (1)
IO电路104中的每列对应于存储单元阵列102中的一对列。例如，存储单元阵列102中的列1和2对应于IO电路104中的列1。每个IO电路104[1]、104[2]、......、104[X]被配置为输入或输出相应的数据Q[1]、Q[2]、...、Q[X](统称为“输出数据Q集”)。每个IO电路104[1]、104[2]、......、104[X]通过相应的一对位线BL连接至存储单元阵列102中的相应存储器单元对。每个IO电路104[1]、104[2]、...、104[X]与一对位线BL重叠。IO电路104的其他配置在本公开的范围内。
每个IO电路104[1]、104[2]、......、104[X]包括相应的感测放大器106[1]、106[2]，...、106[X](统称为“感测放大器组106”)、相应的锁存电路108[1]、
108[2]、...、108[X](统称为“锁存电路组108”)以及相应的预充电和均衡电路110[1]、110[2]、......、110[X](统称为“预充电和均衡电路组110”)。
每个感测放大器106[1]、106[2]、......、106[X]通过相应的一对位线BL连接至存储单元阵列102中的相应存储器单元对。例如，在一些实施例中，感测放大器106[1]通过位线BL[1]连接至存储单元102a，并且通过位线BL[2]连接至存储单元102b。
在一些实施例中，每个感测放大器106[1]、106[2]、...、106[X]不连接至反相位线BLB。例如，在一些实施例中，感测放大器106[1]不连接至反相位线BLB[1]和BLB[2]。
至少一个感测放大器106[1]、106[2]，...、106[X]被配置为通过在相应的一对位线BL之间的位线分裂(bit line split)来感测或读取存储在存储单元阵列102的一对存储单元中的数据。例如，在一些实施例中，感测放大器106[1]被配置为通过在对应位线BL[1]和BL[2]之间的位线分裂来感测或读取存储在存储单元102a和102b中的数据。感测放大器组106的其他配置在本公开的范围内。
至少一个锁存电路108[1]、108[2]、......、108[X]被配置为输出从相应的感测放大器106[1]、106[2]、...、106[X]接收的相应数据Q[1]、Q[2]、...，Q[X]。
每个锁存电路108[1]、108[2]、......、108[X]通过位线BL中相应的位线连接至相应的感测放大器106[1]、106[2]、...、106[X]。例如，在一些实施例中，锁存电路108[1]通过位线BL[1]的部分连接至感测放大器106[1]。锁存电路108的其他配置在本公开的范围内。
每个预充电和均衡电路110[1]、110[2]、...、110[X]连接至相应的一对位线BL。例如，在一些实施例中，预充电和均衡电路110[1]连接至位线BL[1]和BL[2]。
至少一个预充电和均衡电路110[1]、110[2]、......、110[X]被配置为将对应的一对位线BL预充电和均衡为电源电压VDD的值。例如，在一些实施例中，预充电和均衡电路110[1]被配置为将位线BL[1]和BL[2]预充电和均衡到预定电压电平。在一些实施例中，预定电压电平对应于逻辑值，比如，逻辑高值或逻辑低值。在一些实施例中，预定电压电平对应于电源电压VDD或参考电压VSS的值。预充电和均衡电路组110的其他配置在本公开的范围内。在一些实施例中，存储电路100还包括为简单起见而未描述的其他电路(例如，驱动器电路、定时电路等)。
在一些实施例中，通过使用一个或多个感测放大器106[1]、106[2]、...、106[X]，存储电路100具有比其他方法更好的读取裕度。
存储单元
图2是根据一些实施例所述的可用在图1中的存储单元200的电路示意图。
存储单元200可用作图1中存储单元阵列102中的一个或多个存储单元MCB。
存储单元200是用于说明的六晶体管(6T)单端口(SP)SRAM存储单元。在一些实施例中，存储单元200采用除六个之外的多个晶体管。其他类型的存储器在各种实施例的范围内。
存储单元200包括两个P型金属氧化物半导体(PMOS)晶体管P1和P2，以及四个N型金属氧化物半导体(NMOS)晶体管N1、N2、N3和N4。晶体管P1、P2、N1和N2形成交叉锁存器或一对交叉连接的反相器。例如，PMOS晶体管P1和NMOS晶体管N1形成第一反相器，而PMOS晶体管P2和NMOS晶体管N2形成第二反相器。
每个PMOS晶体管P1和P2的源极端子被配置为电压供应节点NODE_1。每个电压供应节点NODE_1连接至第一电压源VDDI。PMOS晶体管P1的漏极端子与NMOS晶体管N1的漏极端子、PMOS晶体管P2的栅极端子、NMOS晶体管N2的栅极端子以及NMOS晶体管N3的源极端子连接，并且被配置为存储节点ND。
PMOS晶体管P2的漏极端子与NMOS晶体管N2的漏极端子、PMOS晶体管P1的栅极端子、NMOS晶体管N1的栅极端子以及NMOS晶体管N4的源极端子连接，并且被配置为存储节点NDB。NMOS晶体管N1和N2中每个的源极端子被配置为具有电源参考电压VSS的电源参考电压节点(未标记)。NMOS晶体管N1和N2中每个的源极端子也连接至电源参考电压VSS。
字线WL与NMOS晶体管N3和N4中每个的栅极端子连接。字线WL也称为写控制线，这是因为NMOS晶体管N3和N4被配置为由字线WL上的信号控制，以便在位线BL、BLB与对应的节点ND、NDB之间传输数据。
NMOS晶体管N3的漏极端子连接至位线BL。NMOS晶体管N4的漏极端子连接至位线BLB。位线BL和BLB被配置为存储单元200的数据输入和输出。在一些实施例中，在写入操作中，将逻辑值施加到第一位线BL并将相反的逻辑值施加到另一位线BLB，使得能够将位线上的逻辑值写入存储单元200。位线BL和BLB中的每个被称为数据线，这是因为位线BL和BLB上承载的数据被写入相应的节点ND和NDB且从相应的节点ND和NDB读取。
字线WL对应于图1中的一个或多个字线WL[1]、WL[2]、...、WL[M]。位线BL对应于图1中的一个或多个位线BL[1]、BL[2]、...、BL[N]。反相位线BLB对应于图1中的一个或多个反相位线BLB[1]、BLB[2]、...、BLB[N]。
图3是根据一些实施例所述的可用在图1中的存储电路300的电路示意图。与图1至图5中的一个或多个中的组件相同或相似的组件被赋予相同的附图标记，因此省略其详细描述。
存储电路300可用作存储电路100的部分。例如，存储电路300包括存储单元阵列102的两列(例如，列1，列2)和一列IO电路104(图1)。在一些实施例中，存储电路300可用作存储阵列102和IO电路104的其他列。
存储电路300包括存储单元阵列102的列1和列2以及IO电路104的列1。存储电路300包括字线WL[1]、位线BL[1]和BL[2]、反相位线BLB[1]和BLB[2]以及来自图1的存储电路100的存储单元102a和102b。
存储电路300被配置为生成输出数据集Q。在一些实施例中，该输出数据集Q是存储电路300特有的随机比特序列。在一些实施例中，存储电路300是物理上不可克隆的功能(PUF)安全系统。在一些实施例中，存储电路300被配置为基于存储单元102a和102b之间的工艺电压和温度(PVT)变化来生成该输出数据集Q。
字线WL[1]连接至存储单元102a和102b。字线WL[1]被配置为接收字线信号WL’。
位线BL[1]和反相位线BLB[1]均连接至存储单元102a。位线BL[2]和反相位线BLB[2]均连接至存储单元102b。反相位线BLB[1]或反相位线BLB[2]的至少一端是电浮置的。位线BL[1]或BL[2]被配置为接收对应的位线信号BL1’或对应的位线信号BL2’。在一些实施例中，反相位线BLB[1]或BLB[2]被配置为接收对应的反相位线信号BLB1’或对应的反相位线信号BLB2’。
存储器电路300还包括预充电和均衡电路302、感测放大器304和锁存电路306。预充电和均衡电路302、感测放大器304和锁存电路306对应于图1的IO电路104[1]。
预充电和均衡电路302是图1的预充电和均衡电路110[1]。在一些实施例中，预充电和均衡电路302可用作图1中的预充电和均衡电路110[2]、......、110[X]中的一个或多个。
感测放大器304是图1的感测放大器106[1]。在一些实施例中，感测放大器404可用作图1中的感测放大器106[2]、......、106[X]中的一个或多个。
锁存电路306是图1中的锁存电路108[1]。在一些实施例中，锁存电路306可用作图1中的锁存电路108[2]、......、108[X]中的一个或多个。
预充电和均衡电路302连接至位线BL[1]和BL[2]。预充电和均衡电路302被配置为接收信号BLEQ。预充电和均衡电路302被配置为响应于信号BLEQ将一对位线(例如，位线BL[1]和BL[2])预充电和均衡至预定电压电平。在一些实施例中，预定电压电平对应于逻辑值，诸如，逻辑高值或逻辑低值。在一些实施例中，预定电压电平对应于电源电压VDD或参考电压VSS的值。
在一些实施例中，预充电和均衡电路302连接至反相位线BLB[1]和BLB[2]，并且被配置为响应于信号BLEQ将一对反相位线(例如，反相位线BLB[1]和BLB[2])预充电和均衡至预定电压电平。预充电和均衡电路302的其他配置在本公开的范围内。
感测放大器304被配置为接收至少感测放大器使能信号SAEP或SAE。响应于至少感测放大器使能信号SAEP或SAE，使能或导通感测放大器304。
感测放大器304通过相应的一对位线BL连接至相应存储单元对。例如，感测放大器106[1]通过位线BL[1]连接至存储单元102a，并且通过位线BL[2]连接至存储单元102b。感测放大器304不连接至反相位线BLB[1]和BLB[2]。
在一些实施例中，感测放大器304被配置为通过在对应位线BL[1]和BL[2]之间的位线分裂来感测或读取存储在存储单元102a和102b中的数据。
在一些实施例中，位线BL[1]和BL[2]不连接至感测放大器304。在一些实施例中，反相位线BLB[1]和BLB[2]连接至感测放大器304，感测放大器304被配置为通过在对应反相位线BLB[1]和BLB[2]之间的反相位线分裂来感测或读取存储在存储单元102a和102b中的数据。感测放大器304的其他配置在本公开的范围内。
锁存电路306通过位线BL[1]连接至感测放大器304。锁存电路306被配置为输出从感测放大器304接收的数据Q[1]。锁存电路306的其他配置在本公开的范围内。
图4是根据一些实施例所述的可用在图3中的存储电路400的电路示意图。
存储电路400是图3中的存储电路300的一个实施例。与图3中的存储电路300相比，预充电和均衡电路402替换了存储电路300的预充电和均衡电路302，并且感测放大器404替换了存储电路300的感测放大器304。
预充电和均衡电路402是图3中的预充电和均衡电路302的一个实施例。在一些实施例中，预充电和均衡电路402可用作图1中的预充电和均衡电路110[1]、110[2]、......、110[X]中的一个或多个。
感测放大器404是图3中的感测放大器304的实施例。在一些实施例中，感测放大器404可用作图1中的感测放大器106[1]、106[2]、......、106[X]中的一个或多个。
预充电和均衡电路402被配置为响应于信号BLEQ，将位线BL[1]和BL[2]预充电并均衡至电压VBL。在一些实施例中，电压VBL等于电源电压VDD。在一些实施例中，电压VBL等于电源参考电压VSS。
预充电和均衡电路402包括三个PMOS晶体管P3a、P3b和P4。PMOS晶体管P3a和P3b是预充电电路。PMOS晶体管P3a和P3b被配置为响应于信号BLEQ将位线BL[1]和BL[2]预充电至电压VBL。PMOS晶体管P4是均衡电路。PMOS晶体管P4被配置为响应于信号BLEQ将位线BL[1]和BL[2]的电压均衡至电压VBL。PMOS晶体管P3a、P3b和P4的栅极连接在一起，并且被配置为接收信号BLEQ。在一些实施例中，信号BLEQ至少是预充电信号或均衡信号。
PMOS晶体管P3a和P3b的源极分别与位线BL[1]和BL[2]连接。PMOS晶体管P3a和P3b的漏极连接在一起，并且被配置成接收电压VBL。例如，当将低逻辑值施加给信号BLEQ时，晶体管P3a和P3b导通，并将相应的位线BL[1]和BL[2]拉到电压VBL的电压电平。结果，位线BL[1]和BL[2]被预充电至电压VBL的电压电平。
PMOS晶体管P4连接在位线BL[1]和BL[2]之间。PMOS晶体管P4的源极连接至位线BL[1]。PMOS晶体管P4的漏极连接至位线BL[2]。例如，当将低逻辑值施加给信号BLEQ时，晶体管P4导通，并且将位线BL[1]连接至位线BL[2]。结果，位线BL[1]和BL[2]的电压被均衡至电压VBL的电压电平。在一些实施例中，每个PMOS晶体管P3a、P3b和P4的漏极和源极可互换使用。
预充电和均衡电路402的其他配置在本公开的范围内。为了说明，PMOS晶体管P3a、P3b和P4中的一个或多个用于预充电和/或均衡位线BL[1]和BL[2]。其他电路和/或其他类型的晶体管，比如，NMOS晶体管，或晶体管的数量，用于对位线BL[1]和BL[2]进行预充电和/或均衡，这些都在各种实施例的范围内。电压VBL的其他值在各种实施例的范围内。
感测放大器404被配置为通过在对应位线BL[1]和BL[2]之间的位线分裂来感测或读取存储在存储单元阵列102中的存储单元102a和102b中的数据。
感测放大器404包括三个PMOS晶体管P5、P6和P7，以及三个NMOS晶体管N5、N6和N7。晶体管P5、P6、N5和N6形成交叉锁存器或一对交叉连接的反相器。例如，PMOS晶体管P5和NMOS晶体管N5形成第一反相器，而PMOS晶体管P6和NMOS晶体管N6形成第二反相器。
PMOS晶体管P5的漏极端子、NMOS晶体管N5的漏极端子、PMOS晶体管P6的栅极端子和NMOS晶体管N6的栅极端子中的每个在节点ND1处连接在一起。节点ND1与位线BL[1]连接。在一些实施例中，节点ND1被配置为存储节点。PMOS晶体管P5和NMOS晶体管N5中每个的漏极端子以及PMOS晶体管P6和NMOS晶体管N6中每个的栅极端子连接至位线BL[1]。
PMOS晶体管P7的漏极端子在节点NODE_2处连接至PMOS晶体管P5和P6中每个的源极端子。PMOS晶体管P7的源极端子被配置为电压供应节点NODE_3。电压供应节点NODE_3连接至第一电源电压VDD。PMOS晶体管P7的栅极端子被配置为接收感测放大器信号SAEP。在一些实施例中，PMOS晶体管P7被称为“头部(header)开关”。
PMOS晶体管P6的漏极端子、NMOS晶体管N6的漏极端子、PMOS晶体管P5的栅极端子和NMOS晶体管N5的栅极端子中的每个在节点ND2处连接在一起。节点ND2连接至位线BL[2]。在一些实施例中，节点ND2被配置为存储节点。PMOS晶体管P6和NMOS晶体管N6中每个的漏极端子以及PMOS晶体管P5和NMOS晶体管N5中每个的栅极端子连接至位线BL[2]。
NMOS晶体管N7的漏极端子在节点NODE_4处连接至NMOS晶体管N5和N6中每个的源极端子。NMOS晶体管N7的源极端子被配置为具有电源参考电压VSS的电源参考电压节点(未标记)。NMOS晶体管P7的栅极端子被配置为接收感测放大器使能信号SAE。在一些实施例中，感测放大器使能信号SAE从感测放大器使能信号SAEP反相。在一些实施例中，NMOS晶体管N7被称为“尾部(footer)开关”。
在一些实施例中，当感测放大器使能信号SAEP是低逻辑值且感测放大器使能信号SAE是高逻辑值时，感测放大器404被使能。例如，当感测放大器使能信号SAEP施加到具有低逻辑值的PMOS晶体管P7时，PMOS晶体管P7导通，并将节点NODE_2拉向供应电压VDD的电压电平。
类似地，例如，当具有高逻辑值的感测放大器使能信号SAE施加至NMOS晶体管N7时，NMOS晶体管N7导通，并将节点NODE_4拉向电源参考电压VSS的电压电平。结果，感测放大器404被使能且被配置为放大位线BL[1]和BL[2]处的电压电平，并且被配置为将读取数据输出至锁存电路306。
存储单元102a和102b之间的PVT变化引起位线BL[1]和BL[2]之间的放电速度的差异。在一些实施例中，感测放大器404被配置为基于存储单元102a和102b之间的PVT变化来确定哪个存储单元102a和102b以及对应的位线BL[1]和BL[2]朝向电源参考电压VSS更快地放电。在一些实施例中，感测放大器404被配置为：如果存储单元102a和BL[1]比存储器单元102b和位线BL[2]更快地向电源参考电压VSS放电，则输出低逻辑值。在一些实施例中，感测放大器404被配置为：如果存储单元102a和BL[1]比存储器单元102b和位线BL[2]更慢地向电源参考电压VSS放电，则输出高逻辑值。在一些实施例中，导致位线BL[1]和BL[2]之间的不同放电速度的存储单元102a和102b之间的PVT变化被感测放大器用于产生随机序列的数据位Q[1](例如，输出信号Q)。在一些实施例中，每个生成的数据位是由可用于PUF应用或安全系统的图1的IO电路104所生成的较大随机数据序列(例如，输出数据集Q)的部分。
在一些实施例中，PMOS晶体管P5、P6和P7中的一个或多个被表征为“大PMOS晶体管”。在一些实施例中，NMOS晶体管N5、N6和N7中的一个或多个被表征为“大NMOS晶体管”。在一些实施例中，大PMOS晶体管具有等于或大于大NMOS晶体管的尺寸的尺寸。在一些实施例中，至少大NMOS晶体管或大PMOS晶体管是具有一个或多个鳍部或指部的Fin场效应晶体管(FinFET)。在一些实施例中，鳍部被称为指部。在一些实施例中，大PMOS晶体管的尺寸至少包括大PMOS晶体管的沟道宽度或大PMOS晶体管的多个鳍部。在一些实施例中，大NMOS晶体管的尺寸至少包括大NMOS晶体管的沟道宽度或大NMOS晶体管的多个鳍部。在一些实施例中，大PMOS晶体管具有从大约16个鳍部到大约100个鳍部的多个鳍部。在一些实施例中，大PMOS晶体管的沟道宽度范围为约800nm至约8000nm。在一些实施例中，大NMOS晶体管具有从大约16个鳍部到大约100个鳍部的多个鳍部。在一些实施例中，大NMOS晶体管的沟道宽度范围为约800nm至约8000nm。
在一些实施例中，反相位线BLB[1]和BLB[2]连接至感测放大器404，且位线BL[1]和BL[2]不连接至感测放大器404。感测放大器404的其他配置在本公开的范围内。PMOS晶体管P5、P6和P7或NMOS晶体管N5、N6和N7用于说明。其他电路和/或其他类型的晶体管，比如，NMOS晶体管或PMOS晶体管，可彼此替代，并且在各种实施例的范围内。其他类型的信号SAEP或SAE在各种实施例的范围内。
在一些实施例中，通过使用感测放大器404作为PUF应用的部分，与其他方法相比，感测放大器404的偏置点被移位。例如，在一些实施例中，感测放大器404的偏置点基本上等于电源电压VDD除以2(例如，VDD/2)，这低于其它方法。在一些实施例中，当感测放大器404导通时，与其他方法相比，感测放大器404的偏置点减小到小于或等于Vdd/2。在一些实施例中，在位线BL[1]或BL[2]的电压小于VDD/2之后，感测放大器404导通，从而感测放大器404的偏置点移位为低于其他方法的。在一些实施例中，在位线BL[1]或BL[2]的电压小于或等于PMOS晶体管P5、P6和P7中一个或多个的阈值电压Vth之后，感测放大器404导通，从而移位感测放大器404的偏置点。换句话说，感测放大器404被配置为具有小于感测放大器404的阈值电压Vth的偏置点。
通过使用PMOS晶体管P7作为头部开关，由于PMOS晶体管P7截止，当位线BL[1]和BL[2]之间的数据分裂(在导通感测放大器404之前)发展时，存储在感测放大器404中的节点ND1和ND2处的初始数据不与相应位线BL[1]和BL[2]上的数据作斗争。因此，当感测放大器使能信号SAE和SAEP导通感测放大器404时，位线BL[1]或BL[2]比其他方法更快地向参考电压VSS放电，从而产生更好的读取裕度。
与其他方法相比，通过在感测放大器404中使用更大的PMOS晶体管和头部开关(例如，PMOS晶体管P7)，当感测放大器使能信号SAE和SAEP使能感测放大器404时，PMOS晶体管P5、P6和P7能够比其他方法更快地将位线BL[1]或BL[2]拉向电源电压VDD，从而产生更好的读取裕度。
锁存电路
图5是根据一些实施例所述的可用在图3中的锁存电路500的电路示意图。
锁存电路500是图3和4中的锁存电路306的一个实施例。在一些实施例中，锁存电路500可用作图1中的锁存电路108[1]、108[2]......、108[X]中的一个或多个。
锁存电路500被配置为存储信号IN的逻辑状态。锁存电路500被配置为接收信号IN和感测放大器使能信号SAE和SAEP，并且响应于感测放大器使能信号SAE和感测放大器使能信号SAEP而输出信号OUT。信号IN对应于图4中的位线BL[1]的电压。信号OUT对应于图4中的数据Q[1]。
在一些实施例中，锁存电路500被配置为在感测放大器使能信号SAE和SAEP使能感测放大器之后存储信号IN的逻辑状态。在一些实施例中，在感测放大器使能信号SAE和SAEP使能感测放大器之后，输出信号OUT对应于信号IN的逻辑状态。
在一些实施例中，信号IN对应于图1中的一个或多个位线BL[1]、BL[2]、...、BL[N]的电压。在一些实施例中，信号OUT对应于图1中的数据集Q的一个或多个数据。
锁存电路500包括NMOS晶体管N8、N9、N10和N11，PMOS晶体管P8、P9、P10和P11以及反相器I1。
PMOS晶体管P8的栅极和NMOS晶体管N8的栅极连接在一起，并且被配置为接收输入信号IN。输入信号IN使PMOS晶体管P8截止或导通，并且分别导通或截止NMOS晶体管N8。
PMOS晶体管P8的漏极在节点NODE_5处与NMOS晶体管N8的漏极连接。
PMOS晶体管P8的源极与PMOS晶体管P9的漏极连接。PMOS晶体管P9的源极连接至且接收电源电压VDD。PMOS晶体管P9的栅极被配置为接收感测放大器使能信号SAEP。感测放大器使能信号SAEP导通或截止PMOS晶体管P9。
NMOS晶体管N8的源极与NMOS晶体管N9的漏极连接。NMOS晶体管N9的源极连接至且接收电源参考电压VSS。NMOS晶体管N9的栅极被配置为接收感测放大器使能信号SAE。感测放大器使能信号SAE导通或截止NMOS晶体管N9。
在一些实施例中，当感测放大器使能信号SAE逻辑高时，则感测放大器使能信号SAEP逻辑低，反之亦然。
PMOS晶体管P8和NMOS晶体管N8被配置为输出信号INB。在一些实施例中，信号INB从信号IN反相。当PMOS晶体管P9和NMOS晶体管N9导通时，PMOS晶体管P8和NMOS晶体管N8具有类似反相器的配置，且信号INB从信号IN反相。例如，当感测放大器使能信号SAEP逻辑低时，导致PMOS晶体管P9导通，从而将PMOS晶体管P8的源极连接至电源电压VDD，且当感测放大器使能信号SAE逻辑高时，导致NMOS晶体管N9导通，从而将NMOS晶体管N8的源极连接至参考电压VSS。结果，当输入信号IN逻辑低电平时，PMOS晶体管P8导通，且通过PMOS晶体管P8和P9将节点NODE_5拉至电源电压VDD，信号INB逻辑高。相反，当输入信号IN逻辑高时，NMOS晶体管N8导通，且通过NMOS晶体管N8和N9将节点NODE_5拉至参考电压VSS，信号INB逻辑低。
PMOS晶体管P10的漏极、NMOS晶体管N10的漏极、反相器I1的输入端子、PMOS晶体管P8的漏极和NMOS晶体管N8的漏极中的每个彼此连接。PMOS晶体管P10的漏极、NMOS晶体管N10的漏极和反相器I1的输入端子被配置为在节点NODE_6处接收信号INB。
PMOS晶体管P10的栅极被配置为接收感测放大器使能信号SAE。感测放大器使能信号SAE导通或截止PMOS晶体管P10。PMOS晶体管P10的源极与PMOS晶体管P11的漏极连接。PMOS晶体管P11的源极连接至且接收电源电压VDD。
NMOS晶体管P10的栅极被配置为接收感测放大器使能信号SAEP。感测放大器使能信号SAEP导通或截止NMOS晶体管N10。NMOS晶体管N10的源极与NMOS晶体管N11的漏极连接。NMOS晶体管N11的源极连接至且接收参考电压VSS。
反相器I1被配置为接收信号IN，并且输出信号OUT。反相器I1的输入端子连接至PMOS晶体管P10的漏极、NMOS晶体管N10的漏极、PMOS晶体管P8的漏极和NMOS晶体管N8的漏极。反相器I1的输入端子被配置为接收信号INB。反相器I1的输出端子与PMOS晶体管P11的栅极和NMOS晶体管N11的栅极连接。反相器I1的输出端子被配置为响应于信号INB而输出信号OUT。信号OUT从信号INB反转。
NMOS晶体管N11的栅极、PMOS晶体管P11的栅极和反相器I1的输出端子连接在一起。NMOS晶体管N11的栅极和PMOS晶体管P11的栅极被配置为接收信号OUT。信号OUT分别使PMOS晶体管P11和NMOS晶体管N11截止或导通。
在一些实施例中，当感测放大器使能信号SAE逻辑低时，则感测放大器使能信号SAEP逻辑高，反之亦然。
PMOS晶体管P10和NMOS晶体管N10被配置为同时导通或截止。相反，PMOS晶体管P11和NMOS晶体管N11被配置为以互补的方式导通或截止。
例如，当感测放大器使能信号SAE逻辑低时，PMOS晶体管P10导通，感测放大器使能信号SAEP逻辑高导致NMOS晶体管N10导通，从而将NMOS晶体管N11的漏极和PMOS晶体管P11的漏极连接至节点NODE_6。当信号INB逻辑低时，信号OUT逻辑高，导致NMOS晶体管N11导通，节点NODE_6被NMOS晶体管N10和N11拉至参考电压VSS。当信号INB逻辑高时，随后信号OUT逻辑低，导致PMOS晶体管P11导通，节点NODE_6被PMOS晶体管P10和P11拉至电源电压VDD。
相反，当感测放大器使能信号SAE逻辑高时，导致PMOS晶体管P10截止，从而将PMOS晶体管P11的漏极与节点NODE_6断开，且当感测放大器使能信号SAEP逻辑低时，导致NMOS晶体管N10截止，从而将NMOS晶体管N11的漏极从节点NODE_6断开。反相器I1、一个或多个NMOS晶体管N8、N9、N10、N11和/或PMOS晶体管P8、P9、P10、P11的其他数量或配置在本公开的范围内。锁存电路500用于说明。具有与锁存电路500类似功能的其他电路在本公开的预期范围内。
波形
图6是根据一些实施例所述的波形图600。波形600包括由图4的感测放大器404执行的存储单元102a和102b的读取操作中的信号波形。在该图示中，最初，存储单元102a和102b各自存储低逻辑值。在该图示中，电压VBL等于电源电压VDD。
在一些实施例中，曲线602表示图4的字线WL[1]的字线信号WL’；曲线604表示由预充电和均衡电路402接收的信号BLEQ；曲线606表示由感测放大器404接收的感测放大器使能信号SAEP；曲线608表示由感测放大器404接收的感测放大器使能信号SAE；曲线610表示位线信号BL[1]；曲线612表示位线信号BL[2]。
在时间T0处，曲线604是低逻辑值，使得预充电和均衡电路402导通。结果，通过预充电和均衡电路402将位线BL[1]和BL[2]预充电至高逻辑值。
在时间T0处，曲线602是低逻辑值，导致每个存储单元102a和102b中的NMOS晶体管N3和N4截止，并且位线BL[1]和BL[2]不连接至相应的存储单元102a和102b。
在时间T1处，曲线602和604从低逻辑值转变为高逻辑值，使得存储单元102a和102b中每个中的NMOS晶体管N3和N4开始导通，并使得预充电和均衡电路402中的PMOS晶体管P3a、P3b和P4开始截止。
在时间T2处，曲线602和604是高逻辑值，且曲线610和612从高逻辑值转变为低逻辑值。作为曲线602的结果，存储单元102a和102b中每个中的NMOS晶体管N3导通，使得位线BL[1]和BL[2]连接至相应的存储单元102a和102b。作为曲线604的结果，预充电和均衡电路402中的PMOS晶体管P3a、P3b和P4截止。作为曲线610和612从高逻辑值转变到低逻辑值的结果，PMOS晶体管P5和P6稍微导通。然而，由于PMOS晶体管P7截止，PMOS晶体管P5和P6不会将位线BL[1]和BL[2]拉向逻辑高。
在时间T3处，曲线606从高逻辑值转变至低逻辑值，并且曲线608从低逻辑值转变为高逻辑值。结果，NMOS晶体管N7和PMOS晶体管P7开始导通，导致感测放大器404开始导通。
在时间T4处，曲线608是高逻辑值，且曲线606是低逻辑值。结果，NMOS晶体管N7由感测放大器使能信号SAE导通，并且在节点NODE_4和参考电源电压VSS之间提供电流路径。类似地，PMOS晶体管P7由感测放大器使能信号SAEP导通，并且在节点NODE_2和节点NODE_3之间提供电流路径。换句话说，感测放大器404导通。在一些实施例中，感测放大器404导通并且将位线BL[1]拉向电源参考电压VSS，并且将位线BL[2]拉向电源电压VDD。在一些实施例中，感测放大器404导通并且将位线BL[1]拉向电源电压VDD，并且将位线BL[2]拉向电源参考电压VSS。
在一些实施例中，在位线BL[1]和BL[2]之间的数据分裂大于预定值ΔV之后，感测放大器使能信号SAE或SAEP激活或导通感测放大器404。在一些实施例中，在时间T4处，曲线610和612之间的差异基本上等于预定值ΔV。
在一些实施例中，在时刻T4处，如曲线610所示，位线BL[1]的电压值小于或等于感测放大器404的阈值电压Vth减去预定值ΔV。在一些实施例中，在时刻T4处，如曲线612所示，位线BL[2]的电压值小于或等于感测放大器404的阈值电压Vth。因此，在一些实施例中，在位线BL[1]或BL[2]的电压小于感测放大器404的阈值电压Vth之后，感测放大器404导通。换句话说，感测放大器404被配置为具有小于感测放大器404的阈值电压Vth的偏置点。如图6所示，椭圆620表示在时间T5之前的曲线610和612之间的差异(例如，预定值ΔV)。例如，在时刻T5之前，位线BL[1]被NMOS晶体管N7拉向电源参考电压VSS，位线BL[2]被PMOS晶体管P7拉向电源电压VDD，使得预定值ΔV增加，导致感测放大器404的读取裕度比其他方法更好。在一些实施例中，通过将大PMOS晶体管用于PMOS晶体管P5、P6和P7中的一个或多个，感测放大器404的预定值ΔV大于其他方法，产生更好的读取裕度。
在时间T5处，曲线608从高逻辑值转变至低逻辑值，且曲线606从低逻辑值转变为高逻辑值。结果，NMOS晶体管N7和PMOS晶体管P7开始截止，导致感测放大器404开始截止。
在时间T6处，曲线608是低逻辑值，且曲线606是高逻辑值。结果，NMOS晶体管N7由感测放大器使能信号SAE截止，PMOS晶体管P7由感测放大器使能信号SAEP截止。换句话说，感测放大器404截止。
在时间T7处，曲线602和曲线604转变为低逻辑值。曲线602至低逻辑值的转变导致每个存储单元102a和102b中的NMOS晶体管N3截止，使得位线BL[1]和BL[2]与相应的存储单元102a和102b断开。曲线604至低逻辑值的转变导致预充电和均衡电路402导通。
在时间T8处，曲线604是低逻辑值，且曲线610和612转变至高逻辑值。曲线604至低逻辑值的转变导致预充电和均衡电路402导通。随着预充电和均衡电路402开始接通，预充电和均衡电路402开始将位线BL[1]和BL[2]预充电至高逻辑值(如曲线610和612所示)。换句话说，导通预充电和均衡电路402使得曲线610和612转变为高逻辑值。
在时间T9处，曲线610和曲线612是高逻辑值。换句话说，位线BL[1]和BL[2]被预充电至高逻辑值。
方法
图7是根据一些实施例所述的操作存储单元400的感测放大器404的方法700的流程图。应理解，可在图7中描绘的方法700之前、期间和/或之后执行附加操作，且这里仅简要描述一些其他操作，并省略图7中的一个或多个操作。
在一些实施例中，方法700可用于操作感测放大器，比如，一组感测放大器106(图1)中的一个或多个感测放大器或感测放大器304(图3)或感测放大器404(图4)。在以下操作中，参考图1、2和4。为了说明，图2中的节点ND存储低逻辑值，而节点NDB存储高逻辑值。
在方法700的操作702中，将数据写入第一存储单元(例如，存储单元102a)和第二存储单元(例如，存储单元102b)。在一些实施例中，操作702包括将第一逻辑值写入存储单元102a，以及将第一逻辑值写入存储单元102b。在一些实施例中，操作702包括将逻辑低写入存储单元102a和存储单元102b中的每个。在一些实施例中，操作702包括将高逻辑低写入存储单元102a和存储单元102b中的每个。
在方法700的操作704中，从第一存储单元(例如，存储单元102a)和第二存储单元(例如，存储单元102b)读取数据。在一些实施例中，操作704包括操作706、708和710中的一个或多个。
在方法700的操作706中，第一位线BL[1]和第二位线BL[2]基于第一信号(例如，信号BLEQ)，由预充电和均衡电路404预充电至预充电电压电平。在一些实施例中，预充电电压电平是电压VBL。在一些实施例中，电压VBL等于电源电压VDD。在一些实施例中，电压VBL等于电源参考电压VSS。
在一些实施例中，操作706包括：响应于第一信号(BLEQ)而导通PMOS晶体管P3a，从而将第一位线BL[1]拉向预充电电压电平；响应于第一信号(BLEQ)而导通PMOS晶体管P3b，从而将第二位线BL[2]拉向预充电电压电平；以及响应于第一信号(BLEQ)而导通PMOS晶体管P4，从而将第一位线BL[1]与第二位线BL[2]连接。
在方法700的操作708中，响应于第二信号(例如，信号SAE)和第三信号(例如，信号SAEP)而导通感测放大器404。在一些实施例中，第二信号(SAE)和第三信号(SAEP)与第一信号(BLEQ)不同。在一些实施例中，操作708包括响应于第二信号(SAE)而导通NMOS晶体管N7从而将节点NODE_4拉向第一电压电平(VSS)，以及响应于第三信号(SAEP)而导通PMOS晶体管P7从而将节点NODE_4拉向不同于第一电压电平(VSS)的第二电压电平(VDD)。
在方法700的操作710中，将第一位线BL[1]的第一电压电平与第二位线BL[2]的第二电压电平进行比较。在一些实施例中，操作710由感测放大器404执行。在一些实施例中，操作710包括：如果第一位线BL[1]被拉向第一电压电平(VSS)比第二位线BL[2]被拉向第一电压电平(VSS)更快，则感测放大器404输出第一逻辑值(逻辑低)。在一些实施例中，操作710包括：如果第一位线BL[1]被拉向第一电压电平(VSS)比第二位线BL[2]被拉向第一电压电平(VSS)更慢，则感测放大器404输出第二逻辑值(逻辑高)。在一些实施例中，第二逻辑值(逻辑高)与第一逻辑值(逻辑低)不同。由感测放大器组404输出的其他配置和值在本公开的范围内。
在方法700的操作712中，由锁存电路500基于第一存储单元102a和第二存储单元102b中存储的数据(例如，逻辑低)输出随机数据集Q。在一些实施例中，操作712包括关于图5的锁存电路500描述的一个或多个操作。
在一些实施例中，操作712包括导通PMOS晶体管P9从而将PMOS晶体管P8的源极连接至电源电压VDD，以及导通NMOS晶体管N9从而将NMOS晶体管N8的源极连接至参考电压VSS。在一些实施例中，操作712包括导通PMOS晶体管P8，从而通过PMOS晶体管P8和P9将节点NODE_5拉至电源电压VDD。在一些实施例中，操作712包括导通NMOS晶体管N8，从而通过NMOS晶体管N8和N9将节点NODE_5拉至参考电压VSS。
在一些实施例中，操作712包括导通PMOS晶体管P10从而将PMOS晶体管P11的漏极连接至节点NODE_6，以及导通NMOS晶体管N10从而将NMOS晶体管N11的漏极连接至节点NODE_6。在一些实施例中，操作712包括导通PMOS晶体管P10和P11，从而通过PMOS晶体管P10和P11将节点NODE_6拉至电源电压VDD。在一些实施例中，操作712包括导通NMOS晶体管N10和N11，从而通过NMOS晶体管N10和N11将节点NODE_6拉至参考电压VSS。
在一些实施例中，方法700包括一种操作感测放大器304、404以基于从存储器电路400的存储单元102a和102b读取的数据而产生随机数(例如，输出信号Q)的方法。在一些实施例中，方法700由该组感测放大器106中的每个感测放大器执行，以基于从存储电路100中的存储单元阵列102的对应存储单元对读取的数据，来生成数据集Q的对应随机数(例如，信号Q[1]、...、Q[X])。
在一些实施例中，方法700的第一存储单元或第二存储单元包括存储阵列102或存储单元200中的一个或一个以上存储单元MCB。在一些实施例中，方法700的感测放大器包括一组感测放大器106中的一个或多个或304。在一些实施例中，方法700的预充电和均衡电路包括预充电和均衡电路110或302中的一个或多个。在一些实施例中，方法700的锁存电路包括锁存电路108或306中的一个或多个。
在一些实施例中，使用方法700的电路(例如，感测放大器404)具有比其他方法更好的读取裕度。
本说明书的一个方面涉及一种存储电路。一种存储电路，包括第一存储单元、第二存储单元、预充电电路和感测放大器。所述预充电电路连接至第一位线和第二位线。所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平。所述感测放大器通过所述第一位线连接至所述第一存储单元，并通过所述第二位线连接至所述第二存储单元。所述感测放大器响应第二信号和第三信号。所述第二信号和所述第三信号与所述第一信号不同。在一些实施例中，所述存储电路还包括锁存器，所述锁存器通过所述第一位线连接至所述感测放大器，并被配置为基于存储在所述第一存储单元和所述第二存储单元中的数据而输出随机数据集。在一些实施例中，所述预充电电路还包括第一类第一晶体管和第二类第二晶体管。在一些实施例中，所述第一类第一晶体管包括所述第一晶体管的第一端，所述第一晶体管的第一端被配置为接收第一信号；所述第一晶体管的第二端，所述第一晶体管的第二端连接至所述第一位线；以及所述第一晶体管的第三端，所述第一晶体管的第三端连接至至少第一电源电压。在一些实施例中，所述第一类第二晶体管包括所述第二晶体管的第一端，所述第二晶体管的第一端被配置为接收所述第一信号；所述第二晶体管的第二端，所述第二晶体管的第二端连接至所述第二位线；以及所述第二晶体管的第三端，所述第二晶体管的第三端连接至所述第一电源电压和所述第一晶体管的第三端。在一些实施例中，所述第一晶体管和所述第二晶体管是P型晶体管。在一些实施例中，所述感测放大器包括第一组具有第一尺寸的第一类晶体管；和第二组具有第二尺寸的第二类晶体管，所述第二尺寸大于或等于所述第一尺寸。在一些实施例中，所述第一类是N型晶体管，所述第二类是P型晶体管。在一些实施例中，所述感测放大器包括连接至所述第一位线的第一交叉连接反相器；连接至所述第二位线的第二交叉连接反相器；具有第一沟道宽度并连接在第一节点和第一电源电压之间的头部开关；具有第二沟道宽度并连接在第二节点和第二电源电压之间的尾部开关，所述第二电源电源与所述第一电源电压不同，所述第一沟道宽度大于或等于所述第二沟道宽度。在一些实施例中，所述头部开关包括P型晶体管，所述P型晶体管具有所述P型晶体管的第一端、所述P型晶体管的第二端和所述P型晶体管的第三端，所述P型晶体管的第一端被配置为接收所述第二信号；所述P型晶体管的第二端连接至所述第一电源电压；以及所述P型晶体管的第三端连接至所述第一节点。在一些实施例中，所述尾部开关包括N型晶体管，所述N型晶体管具有所述N型晶体管的第一端、所述N型晶体管的第二端和所述N型晶体管的第三端，所述N型晶体管的第一端被配置为接收所述第三信号；所述N型晶体管的第二端连接至所述第二电源电压；以及所述N型晶体管的第三端连接至所述第二节点。在一些实施例中，所述第一存储单元和所述第二存储单元是静态随机存取存储器(SRAM)。
本说明书的另一个方面涉及一种存储电路。所述存储电路包括字线、第一反相位线、第二反相位线、存储阵列和输入输出电路。所述存储阵列具有布置在第一行中的第一存储单元和第二存储单元。所述第一存储单元和所述第二存储单元连接至所述字线。所述输入输出电路包括预充电电路和感测放大器。所述预充电电路连接至所述第一反相位线和所述第二反相位线。所述预充电电路被配置为响应于第一信号而将所述第一反相位线和所述第二反相位线充电至预充电电压电平。所述感测放大器通过所述第一反相位线连接至所述第一存储单元，并通过所述第二反相位线连接至所述第二存储单元。所述感测放大器响应第一感测放大器信号和不同于所述第一感测放大器信号的第二感测放大器信号。在一些实施例中，所述第一存储单元和所述第二存储单元是逻辑器件。在一些实施例中，所述输入输出电路还包括锁存器，所述锁存器通过所述第一反相位线连接至所述感测放大器，并被配置为基于存储在所述第一存储单元和所述第二存储单元中的数据而输出随机数据集。在一些实施例中，所述感测放大器包括具有第一尺寸的第一P型晶体管；具有第二尺寸的第二P型晶体管；具有第三尺寸的第三P型晶体管；具有第四尺寸的第一N型晶体管；具有第五尺寸的第二N型晶体管；以及具有第六尺寸的第三N型晶体管；所述第一尺寸、所述第二尺寸或所述第三尺寸中的至少一个等于所述第四尺寸、所述第五尺寸或所述第六尺寸中的至少一个。在一些实施例中，所述感测放大器包括连接至所述第一反相位线的第一交叉连接反相器；连接至所述第二反相位线的第二交叉连接反相器；具有第一数量指并连接在第一节点和第一电源电压之间的头部开关；具有第二数量指并连接在第二节点和第二电源电压之间的尾部开关，所述第二电源电压与所述第一电源电压不同，所述第一数量指大于或等于所述第二数量指。在一些实施例中，所述头部开关包括P型晶体管，所述P型晶体管具有所述P型晶体管的第一端、所述P型晶体管的第二端和所述P型晶体管的第三端，所述P型晶体管的第一端被配置为接收所述第二信号；所述P型晶体管的第二端连接至所述第一电源电压；以及所述P型晶体管的第三端连接至所述第一节点。在一些实施例中，所述尾部开关包括N型晶体管，所述N型晶体管具有所述N型晶体管的第一端、所述N型晶体管的第二端和所述N型晶体管的第三端，所述N型晶体管的第一端被配置为接收所述第三信号；所述N型晶体管的第二端连接至所述第二电源电压；以及所述N型晶体管的第三端连接至所述第二节点。
本公开的又一方面涉及一种形成存储阵列电路的方法。所述方法包括将数据写入第一存储单元和第二存储单元、从所述第一存储单元和所述第二存储单元读取数据，以及基于存储在所述第一存储单元和所述第二存储单元中的数据而输出随机数据集。在一些实施例中，所述读取数据包括基于第一信号通过预充电电路将第一位线和第二位线预充电至预充电电压电平，所述预充电电路连接至所述第一位线和所述第二位线；响应于第二信号和第三信号而导通感测放大器，所述第二信号和所述第三信号与所述第一信号不同；以及将所述第一位线的第一电压电平与所述第二位线的第二电压电平进行比较。在一些实施例中，所述将第一位线的第一电压电平与第二位线的第二电压电平进行比较包括：如果所述第一位线被拉向第一电压电平比所述第二位线被拉向所述第一电压电平更快，则输出第一逻辑值；以及如果所述第一位线被拉向所述第一电压电平比所述第二位线被拉向所述第一电压电平更慢，则输出第二逻辑值，所述第二逻辑值与所述第一逻辑值不同。在一些实施例中，所述将数据写入第一存储单元和第二存储单元包括将第一逻辑值写入所述第一存储单元；以及将所述第一逻辑值写入所述第二存储单元。在一些实施例中，所述响应于第二信号和第三信号而导通感测放大器包括：响应于所述第二信号而导通第一晶体管，从而将第一节点拉向第一电压电平；以及响应于所述第三信号而导通第二晶体管，从而将第二节点拉向第二电压电平，所述第二电压电平与所述第一电压电平不同。在一些实施例中，所述将第一位线和第二位线预充电包括：响应于所述第一信号而导通第一晶体管，从而将所述第一位线拉向所述预充电电压电平；以及响应于所述第一信号而导通第二晶体管，从而将所述第二位线拉向所述预充电电压电平。
前述概述了若干实施例的特征，使得本领域技术人员可更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本发明介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (20)

1.一种存储电路，包括：
第一存储单元，连接至第一位线；
第二存储单元，连接至第二位线；
预充电电路，连接至所述第一位线和所述第二位线，所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平；以及
感测放大器，通过所述第一位线连接至所述第一存储单元，并且通过所述第二位线连接至所述第二存储单元，所述感测放大器响应第二信号和第三信号，所述第二信号和所述第三信号与所述第一信号不同，所述感测放大器包括：
头部开关，连接至第一节点和第一电源电压，并且被配置为响应于所述第二信号而将所述第一电源电压提供至所述感测放大器，所述头部开关具有第一沟道宽度；
尾部开关，连接至第二节点和第二电源电压之间，所述第二电源电压与所述第一电源电压不同，所述尾部开关具有第二沟道宽度，所述第一沟道宽度大于所述第二沟道宽度；
第一交叉连接反相器，连接至所述第一位线；和
第二交叉连接反相器，连接至所述第二位线；
其中，所述头部开关包括第一数量的鳍片；
所述尾部开关包括第二数量的鳍片，所述第一数量的鳍片大于所述第二数量的鳍片。
2.根据权利要求1所述的存储电路，还包括：
锁存器，通过所述第一位线连接至所述感测放大器，并且被配置为基于存储在所述第一存储单元和所述第二存储单元中的数据而输出随机数据集。
3.根据权利要求1所述的存储电路，其中，所述预充电电路包括：
第一类型的第一晶体管，包括：
所述第一晶体管的第一端，被配置为接收所述第一信号；
所述第一晶体管的第二端，连接至所述第一位线；和
所述第一晶体管的第三端，连接至至少第一电源电压；
所述第一类型的第二晶体管，包括：
所述第二晶体管的第一端，被配置为接收所述第一信号；
所述第二晶体管的第二端，连接至所述第二位线；和
所述第二晶体管的第三端，连接至所述第一电源电压和所述第一晶体管的第三端；以及
所述第一类型的第三晶体管，包括：
所述第三晶体管的第一端，被配置为接收所述第一信号；
所述第三晶体管的第二端，连接至所述第一位线；和
所述第三晶体管的第三端，连接至所述第二位线。
4.根据权利要求3所述的存储电路，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管是P型晶体管。
5.根据权利要求1所述的存储电路，其中，
所述第一交叉连接反相器包括具有第一类型和第二类型的第一组晶体管，所述第一交叉连接反相器具有第三尺寸；以及
所述第二交叉连接反相器包括具有所述第一类型和所述第二类型的第二组晶体管，所述第二交叉连接反相器具有第四尺寸，所述第四尺寸大于所述第三尺寸。
6.根据权利要求5所述的存储电路，其中
所述第一类型是N型晶体管；以及
所述第二类型是P型晶体管。
7.根据权利要求1所述的存储电路，其中，所述第一存储单元和所述第二存储单元是逻辑器件。
8.根据权利要求1所述的存储电路，其中
所述头部开关包括P型晶体管，包括：
所述P型晶体管的第一端，被配置为接收所述第二信号，
所述P型晶体管的第二端，连接至所述第一电源电压，和
所述P型晶体管的第三端，连接至所述第一节点；
所述尾部开关包括N型晶体管，包括：
所述N型晶体管的第一端，被配置为接收所述第三信号，
所述N型晶体管的第二端，连接至所述第二电源电压，和
所述N型晶体管的第三端，连接至所述第二节点。
9.根据权利要求1所述的存储电路，其中，所述第一存储单元和所述第二存储单元是静态随机存取存储器(SRAM)。
10.一种存储电路，包括：
字线；
第一位线；
第二位线；
存储阵列，具有布置在第一行中的第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元连接至所述字线；以及
输入输出电路，包括：
预充电电路，连接至所述第一位线和所述第二位线，所述预充电电路被配置为响应于第一信号而将所述第一位线和所述第二位线充电至预充电电压电平；和
感测放大器，通过所述第一位线连接至所述第一存储单元，并且通过所述第二位线连接至所述第二存储单元，所述感测放大器响应第一感测放大器信号和第二感测放大器信号，所述第二感测放大器信号与所述第一感测放大器信号不同，所述感测放大器包括：
头部开关，连接在第一节点和第一电源电压，所述头部开关具有第一尺寸；
尾部开关，连接在第二节点和第二电源电压之间，所述第二电源电压与所述第一电源电压不同，所述尾部开关具有第二尺寸，所述第一尺寸大于所述第二尺寸；
第一交叉连接反相器，连接至所述第一位线；和
第二交叉连接反相器，连接至所述第二位线；
其中，所述第一尺寸包括第一数量的鳍片；
所述第二尺寸包括第二数量的鳍片，所述第一数量的鳍片大于所述第二数量的鳍片。
11.根据权利要求10所述的存储电路，其中，所述第一存储单元和所述第二存储单元是逻辑器件。
12.根据权利要求10所述的存储电路，其中，所述输入输出电路还包括：
锁存器，通过所述第一位线连接至所述感测放大器，并且被配置为基于存储在所述第一存储单元和所述第二存储单元中的数据而输出随机数据集。
13.根据权利要求10所述的存储电路，其中，所述感测放大器包括：
所述头部开关包括第一P型晶体管，所述第一P型晶体管具有所述第一尺寸；
所述尾部开关包括第一N型晶体管，所述第一N型晶体管具有所述第二尺寸；
所述第一交叉连接反相器包括：
第二P型晶体管，具有第三尺寸；和第二N型晶体管，具有第四尺寸；以及
所述第二交叉连接反相器包括：
第三P型晶体管，具有第五尺寸；和
第三N型晶体管，具有第六尺寸，
其中所述第四尺寸和所述第三尺寸中的至少一个等于所述第五尺寸和所述第六尺寸中的至少一个。
14.根据权利要求10所述的存储电路，其中，所述第一存储单元和所述第二存储单元是静态随机存取存储器(SRAM)。
15.根据权利要求10所述的存储电路，其中
所述头部开关包括P型晶体管，包括：
所述P型晶体管的第一端，被配置为接收第二信号，
所述P型晶体管的第二端，连接至所述第一电源电压，和
所述P型晶体管的第三端，连接至所述第一节点；以及
所述尾部开关包括N型晶体管，包括：
所述N型晶体管的第一端，被配置为接收第三信号，
所述N型晶体管的第二端，连接至所述第二电源电压，和
所述N型晶体管的第三端，连接至所述第二节点。
16.一种操作感测放大器的方法，所述感测放大器包括：
头部开关，连接在第一节点和第一电源电压之间，所述头部开关具有包括第一数量的鳍片的第一尺寸；
尾部开关，连接在第二节点和第二电源电压之间，所述第二电源电压与所述第一电源电压不同，所述尾部开关具有包括第二数量的鳍片的第二尺寸，所述第一数量的鳍片大于所述第二数量的鳍片；
第一交叉连接反相器，连接至第一位线；和
第二交叉连接反相器，连接至第二位线，其中，所述方法包括：
将数据写入第一存储单元和第二存储单元；
从所述第一存储单元和所述第二存储单元读取数据，其中，读取所述数据包括：
基于第一信号，通过预充电电路将所述第一位线和所述第二位线预充电至预充电电压电平，所述预充电电路连接至所述第一位线和所述第二位线；
响应于第二信号和第三信号而导通所述感测放大器，所述第二信号和所述第三信号与所述第一信号不同；和
将所述第一位线的第一电压电平与所述第二位线的第二电压电平进行比较；以及
基于存储在所述第一存储单元和所述第二存储单元中且分别在所述第一位线和所述第二位线上反映的数据，输出数据集。
17.根据权利要求16所述的方法，其中，将所述第一位线的第一电压电平与所述第二位线的第二电压电平进行比较包括：
如果所述第一位线被拉向第一电压电平比所述第二位线被拉向所述第一电压电平更快，则输出第一逻辑值；以及
如果所述第一位线被拉向所述第一电压电平比所述第二位线被拉向所述第一电压电平更慢，则输出第二逻辑值，所述第二逻辑值与所述第一逻辑值不同。
18.根据权利要求16所述的方法，其中，将所述数据写入所述第一存储单元和所述第二存储单元包括：
将第一逻辑值写入所述第一存储单元；以及
将所述第一逻辑值写入所述第二存储单元。
19.根据权利要求16所述的方法，其中，响应于所述第二信号和所述第三信号而导通所述感测放大器包括：
响应于所述第二信号而导通第一晶体管，从而将第一节点拉向第一电压电平；以及
响应于所述第三信号而导通第二晶体管，从而将第二节点拉向第二电压电平，所述第二电压电平与所述第一电压电平不同。
20.根据权利要求16所述的方法，其中，将所述第一位线和所述第二位线预充电包括：
响应于所述第一信号而导通第一晶体管，从而将所述第一位线拉向所述预充电电压电平；以及
响应于所述第一信号而导通第二晶体管，从而将所述第二位线拉向所述预充电电压电平。
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