KR20080053463A - 클리어 동작을 갖는 저장 소자 및 그 방법 - Google Patents

클리어 동작을 갖는 저장 소자 및 그 방법 Download PDF

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라빈드라라즈 라마라주
프라샨트 유. 켄카르
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프리스케일 세미컨덕터, 인크.
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Abstract

저장 장치(18), 저장 소자(18)에서의 방법이 제공되고, 여기서 저장 소자는 제1 데이터 저장 노드(70) 및 제2 데이터 저장 노드(60)를 갖고, 제1 데이터 저장 노드는 제1 패스 트랜지스터(50)를 통해 비트 라인에 연결되고, 제2 데이터 저장 노드는 제2 패스 트랜지스터(40)를 통해 보수 비트 라인에 연결된다. 본 방법은, 제1 데이터 저장 노드(70)에 연결된 제1 클리어 트랜지스터 및 제2 데이터 저장 노드(60)에 연결된 제2 클리어 트랜지스터(80)에 클리어 신호를 제공함으로써 제1 데이터 저장 노드(70) 및 제2 데이터 저장 노드(60)에서 클리어 동작을 수행하는 단계를 포함한다.
저장 노드, 비트 라인, 클리어 신호, MOS, 패스 트랜지스터

Description

클리어 동작을 갖는 저장 소자 및 그 방법{STORAGE ELEMENT WITH CLEAR OPERATION AND METHOD THEREOF}
본 발명은 일반적으로 반도체에 관한 것이며, 특히 정보를 저장하는 반도체 장치에 관한 것이다.
SRAM(static random access memory)과 같은, 데이터 저장 장치는 초기화, 파워-업(power-up) 동작 동안 또는 다른 시간에 클리어(clear) 동작에 의해 클리어되는 그 저장 소자의 콘텐츠를 가질 수 있다. 메모리 저장 소자의 하나의 공지된 구현례로서 크로스-커플드(cross-coupled) 인버터 쌍이 있는데, 여기서, 제1 인버터의 출력은 제2 인버터의 입력에 연결되고, 제2 인버터의 출력은 제1 인버터의 입력에 연결된다. 크로스-커플드 인버터 쌍은 2개의 데이터 저장 노드를 갖는다. 제1 데이터 저장 노드는 제1 인버터의 입력에 있고, 제2 데이터 저장 노드는 제1 인버터의 출력에 있다. 결과적으로, 데이터 비트는 트루(true) 및 보수 형태(complement form)로 저장된다. 데이터 비트는, 데이터 비트의 2개의 형태 중 하나를 그라운드 전위로 함으로써 0 (또는 1) 비트 값으로 클리어된다. 클리어 라인 컨덕터는 메모리 저장 소자의 컬럼(column)을 지나 구현된다.
본 발명은 첨부 도면에 따라 일례로서 설명되며, 이에 제한되는 것은 아니며, 도면에서 동일한 참조 번호는 유사한 엘리먼트를 나타낸다.
도 1은 본 발명의 일 형태에 따라 구현된 메모리에 대한 블록도.
도 2는 본 발명의 일 형태에 따른 도 1의 메모리의 저장 소자에 대한 개략도.
도 3은 본 발명의 다른 형태에 따라 구현된 메모리에 대한 블록도.
도 4는 본 발명의 일 형태에 따른 도 3의 메모리의 저장 소자에 대한 개략도.
도 5는 본 발명의 다른 형태에 따른 도 3의 메모리의 저장 소자에 대한 개략도.
당업자는 도면내의 엘리먼트는 단순화 및 명확화를 위해 도시되었고, 축적대로 도시된 것은 아니라는 것을 알아야 한다. 예컨대, 도면내의 몇몇 엘리먼트의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 엘리먼트에 비해 과장될 수 있다.
본 발명의 일 형태에 따라 클리어 동작 및 클리어 회로를 갖는 메모리(10)가 도 1에 도시된다. 다양한 메모리들은 클리어 동작을 이용한다. 전형적으로 클리어 동작은 초기화 또는 파워-업이 발생할 때 이용된다. 클리어 동작은, 클리어링을 위해 선택된 저장 소자가 이전에 프로그램되었는지 여부에 무관하게 메모리의 소정 부분(즉, 몇몇) 또는 모든 저장 소자를 클리어하게 된다. 저장 소자를 클리 어하기 위해, 저장 소자는 0인 논리 상태를 유지하도록 클리어된다. 그러나, 여기서 이용되는 방법은 1인 논리 상태로도 클리어될 수 있다는 것을 알 수 있다. 메모리(10)는, (N+1) 로우(row) 및 (M+1) 컬럼(column)(N 및 M은 정수)으로 배열된, 저장 소자(18)와 같은, 개별적인 저장 소자의 어레이(12)를 구비한다. 로우 로직 회로(14) 및 컬럼 로직 회로(16)는 어레이(12)에 연결된다. 입력 데이터를 수신하기 위한 복수의 비트 입력 데이터 경로는 컬럼 로직 회로(16)에 연결된다. 컬럼 로직 회로(16)는 또한 출력 데이터를 제공하기 위한 복수의 비트 출력 데이터 경로를 구비한다. CLEAR CONTROL 신호는, 클리어 동작이 수행될 때 인에이블링하기 위해 컬럼 로직 회로(16)의 제어 입력 단자에 연결된다. 일 형태에서, M개의 컬럼의 각각에 대해, 어레이(12)는 컬럼의 길이로 이어지는 2개의 클리어 컨덕터를 구비한다. 2개의 클리어 컨덕터는 트루 및 보수 클리어 컨덕터이다. 예컨대, 제1 컬럼 0에서, CLEAR0 및 CLEARB0로 명칭되는(labeled) 클리어 컨덕터는 0번째 컬럼내의 각 저장 소자를 통해 컬럼 로직(16)으로부터 연장된다. 또한, 컬럼의 길이 연장은 트루 및 보수 형태가 되는 BL0 및 BLB0로 각각 명칭되는 2비트 라인 컨덕터이다. M번째 컬럼에 대해, 2개의 클리어 컨덕터는 CLEARM 및 CLEARBM으로 명칭되고, 비트 라인 컨덕터는 BLM 및 BLBM으로 명칭된다. (M+1) 컬럼의 각각은 2개의 클리어 컨덕터를 포함할 수 있고, 또는 컬럼의 일부만이 각 컬럼내의 2개의 클리어 컨덕터를 갖도록 구현될 수 있다는 것을 알 수 있다. 로우 로직 회로(14)는 입력 어드레스를 수신한다. 로우 로직 회로(14)는 입력 어드레스를 디코딩하도록 기능하고, 워드 라인 WL0 내지 WLN 중 소정의 하나를 어서트하는 로우 드라이버 기능을 구현한다. 워드 라인 및 비트 라인 모두가 교차할 때 저장 소자의 어레이(12)내의 저장 소자는 기입 또는 판독되도록 선택되고, 저장 소자는 어서트된다. 기입 또는 판독 동작이 인에이블되는지 여부에 기초하여, 컬럼 로직(16)은 선택된 저장 장치로부터의 데이터를 출력하고, 프로그래밍을 위해 선택된 저장 소자로 데이터를 소스(source)하게 된다. 메모리(10)의 클리어 동작은 CLEAR CONTROL 신호에 응답하여 발생한다. 어레이(12)의 모든 컬럼은 동시에 클리어될 수 있다. 다른 형태에서, 어레이(12)의 클리어링은 단계들로 구현되고, 또는 어레이(12)내의 저장 소자의 일부만이 클리어된다. 설명의 편의를 위한 목적으로, 컬럼을 지나 연장하는 모든 도전 라인이 도시되지는 않았다는 것을 알아야 한다. 특히, 제1 컬럼에서 클리어 라인만이 컬럼을 지나 연장하는 것으로 도시되고, 그러나 비트 라인 컨덕터는 또한 전체 컬럼을 지나 연장된다.
도 1의 저장 엘리먼트(18)의 일 형태가 도 2에 도시된다. 제1 크로스-커플드 인버터(20) 및 제2 크로스-커플드 인버터(30)는 크로스-커플드 인버터 쌍을 형성하여, 제1 데이터 저장 노드(70)에 데이터 비트를 저장하고, 제2 데이터 저장 노드(60)에 데이터의 보수 비트를 저장하도록 기능한다. 제1 패스 트랜지스터(50)는 로우 로직 회로(14)에 의해 공급되는 워드 라인 WL0에 연결되는 게이트를 구비한다. 제1 패스 트랜지스터(50)의 소스는 비트 라인 BL0에 연결되고, 제1 패스 트랜지스터(50)의 드레인은 제1 데이터 저장 노드(70)에서의 제1 크로스-커플드 인버터(20) 의 출력에 연결된다. 제2 패스 트랜지스터(40)는 워드 라인 WL0에 연결된 게이트, 보수 비트 라인 BLB0에 연결된 소스, 및 제2 데이터 저장 노드(60)에서의 제1 크로스-커플드 인버터(20)의 입력에 연결된 드레인을 갖는다. 제1 크로스-커플드 인버터(20)의 입력은 제2 데이터 저장 노드(60)에 연결되고, 제1 크로스-커플드 인버터(20)의 출력은 제1 데이터 저장 노드(70)에 연결된다. 제2 크로스-커플드 인버터(30)의 입력은 제1 데이터 저장 노드(70)에 연결되고, 제2 크로스-커플드 인버터(30)의 출력은 제2 데이터 저장 노드(60)에 연결된다. 제1 클리어 트랜지스터(90)는 CLEAR0로 명칭되는 제1 클리어 컨덕터에 연결되는 게이트를 갖는다. 제1 클리어 트랜지스터(90)의 소스는 그라운드 기준 전압 단자에 연결되고, 제1 클리어 트랜지스터(90)의 드레인은 제1 데이터 저장 노드(70)에 연결된다. 제2 클리어 트랜지스터(80)는 CLEARB0로 명칭되는 제2 클리어 컨덕터에 연결되는 게이트를 갖는다. 제2 클리어 트랜지스터(80)의 소스는 VDD로 명칭되는 전원 전압 단자에 연결된다. 제2 클리어 트랜지스터(80)의 드레인은 제2 데이터 저장 노드(60)에 연결된다. 도시된 형태에서, 트랜지스터(40, 50 및 90)는 N채널 MOS 또는 NMOS 트랜지스터이고, 트랜지스터(80)는 P채널 MOS 또는 PMOS 트랜지스터이다.
동작중에, 저장 소자(18)의 판독 또는 기입은 워드 라인 WL0를 어서팅함으로써 로우 로직 회로(14) 및 컬럼 로직 회로(16)의 제어하에 수행된다. 판독 동작을 위해, 비트 라인 BL0 및 BLB0는 논리 하이 상태로 프리차지된다. 제1 데이터 저장 노드(70) 및 제2 데이터 저장 노드(60)에서 미리 저장된 데이터 값은, 프리차치된 논리 하이 상태가 비트 라인 BL0 및 BLB0에 유지되어 있는지 여부를 판정한다. 예컨대, 제1 데이터 저장 노드(70)가 논리 로우(low) 상태를 저장하고 있으면, 비트 라인 BL0 는 패스 트랜지스터(50)의 도전을 통해 논리 로우 상태로 변하게 된다. 비트 라인 BL0 의 논리 로우 상태는 컬럼 로직(16)에 의해 감지될 수 있고, 저장 소자(18)는 로우 논리 상태로 판독된다.
기입 동작을 위해, 기입 워드 라인 WL0는 하이 논리 상태로 되고, 어서트된다. 결과적으로, 패스 트랜지스터(40 및 50)은 도전된다. 컬럼 로직 회로(16)에 의해 어서트되는 보수 비트 라인 BL0 및 BLB0는 논리 상태를 전송하여 데이터 저장 노드(70 및 60)에 각각 기입되도록 한다.
클리어 동작을 위해, CLEAR CONTROL 신호에 응답하여 컬럼 로직 회로(16)에 의해 신호 CLEAR0가 논리 하이 상태로 어서트된다. 컬럼 로직 회로(16)는 또한 P채널 클리어 트랜지스터(80)의 게이트에 인가되는 보수 클리어 신호를 생성한다. 클리어 트랜지스터(80) 및 클리어 트랜지스터(90)는 도전된다. 결과적으로, 데이터 저장 노드(70)는 그라운드 기준 전위로 연결된다. 데이터 저장 노드(60)는 전원 전압 VDD로 연결된다. 결과적으로, 저장 소자(18)는 논리 0값으로 프로그램된다.
여기 개시된 클리어 동작은 듀얼-엔디드(dual-ended) 방법을 제공하고, 여기서 저장 소자(18)의 각각의 저장 노드는 고정 기준 전위에 연결된다는 것을 유의한 다. 이러한 방식에서, 저장 노드 중 하나가 적절하게 클리어되지 않는 가능성을 회피할 수 있다. 전술한 클리어 동작 구현례에서, 클리어 신호는 하나의 데이터 저장 노드에 인가되고, 클리어된 값은 보수 노드에 반영되어야 한다. 그러나, 낮은 전압의 전원 전압이 이용되는 구현례에서, 클리어 동작으로부터 결정되지 않은 논리 상태 또는 부정확한 논리 상태가 발생할 가능성이 증가할 수 있다. 또한, 트랜지스터의 크기가 감소함에 따라, 트랜지스터 크기 및 장치 강도(device strength)에서 더 큰 변동이 발생할 수 있다. 결과적으로, 트랜지스터 강도 비는, 메모리내의 수많은 저장 소자의 모든 비트가 클리어 동작후에 저장 노드에서 불확정인 논리 상태가 되는 것을 회피할 수 있을 만큼 충분하게 정확하지 않을 수 있다. 이들 트랜지스터 변동 이슈는 여기 개시된 클리어 방법을 이용하여 해결될 수 있다. 특히, 클리어 트랜지스터(80)는 클리어 동작에 응답하여 명확한 하이 논리 상태에 저장 노드(60)가 위치하도록 보장하고, 반면 클리어 트랜지스터(90)는 데이터 저장 노드(70)가 명확한 로우 논리 상태에 위치하는 것을 보장한다.
본 발명의 다른 형태에 따른 클리어 동작 및 클리어 회로를 갖는 메모리(100)가 도 3에 도시된다. 메모리(100)는 (N+1) 로우 및 (M+1) 컬럼(N 및 M은 정수)으로 배열된, 저장 소자(108)와 같은, 개별적인 저장 소자의 어레이(102)를 구비한다. 로우 로직 회로(104) 및 컬럼 로직 회로(106)는 어레이(102)에 연결된다. 입력 데이터를 수신하기 위한 복수의 비트 입력 데이터 경로는 컬럼 로직 회로(106)에 연결된다. 컬럼 로직 회로(106)는 또한 출력 데이터를 제공하기 위한 복수의 비트 출력 데이터 경로를 구비한다. CLEAR CONTROL 신호는, 클리어 동작이 수행될 때 인에이블링하기 위해 컬럼 로직 회로(106)의 제어 입력 단자에 연결된다. 일 형태에서, M개의 컬럼의 각각에 대해, 어레이(102)는 컬럼의 길이로 이어지는 1개의 클리어 컨덕터를 구비한다. 예컨대, 제1 컬럼 0에서, 클리어 컨덕터 CLEAR0는 0번째 컬럼내의 각 저장 소자를 통해 컬럼 로직(106)으로부터 연장된다. 또한, 컬럼의 길이 연장은, 기입을 위한 2 비트 및 판독을 위한 1비트인, 3비트 라인 컨덕터이다. 기입 비트 라인 컨덕터는 각각 WBL0 및 WBLB0로 명칭되고, 이것은 트루 및 보수 형태가 된다. 판독 비트 라인 컨덕터는 RBL0로 명칭된다. M번째 컬럼에 대해, 클리어 컨덕터는 CLEARM 으로 명칭되고, 기입 비트 라인 컨덕터는 WBLM 및 WBLBM으로 명칭되며, 판독 비트 라인 컨덕터는 RLBM으로 명칭된다. (M+1) 컬럼의 각각은 1개의 클리어 컨덕터를 포함한다는 것을 알 수 있다. 다른 형태에서, 컬럼의 일부만이 각 컬럼내에 클리어 컨덕터를 갖는 것으로 구현될 수 있다. 로우 로직 회로(104)는 입력 어드레스를 디코딩하고, 워드 라인 WWL0 내지 WWLN 및 RWL0 내지 RWLN 중 소정의 하나를 어서트하는 로우 드라이버 기능을 구현한다. 워드 라인 및 비트 라인 모두가 교차할 때 저장 소자의 어레이(102)내의 저장 소자는 기입 또는 판독되도록 선택되고, 저장 소자는 어서트된다. 판독 또는 기입 동작이 인에이블되는지 여부에 기초하여, 컬럼 로직 회로(106)는 선택된 저장 장치로부터의 데이터를 출력하고, 프로그래밍을 위해 선택된 저장 소자로 데이터를 소스(source)하게 된다. 메모리(100)의 클리어 동작은 CLEAR CONTROL 신호에 응답하여 발생한다. 어레이(102)의 모든 컬럼은 동시에 클리어될 수 있다. 다른 형태에서, 어레이(102)의 클리어링은 단계들로 구현되고, 또는 어레이(102)내의 저장 소자의 일부만이 클리어된다.
동작시에, 메모리(100)는, 주로 어레이(102)의 각 컬럼내에 단일의 클리어 라인이 구현된다는 점에서 도 1의 메모리(10)로부터 수정된다는 것을 유의한다. 예컨대, 제1 컬럼은 클리어 라인 CLEAR0를 이용한다. 부가적으로, 컬럼 당 3개의 비트 라인이 구현된다. 컬럼 당 2개의 비트 라인은 기입 동작에 전용되고, 컬럼 당 단일 비트 라인은 판독 동작에 전용된다. 유사하게, 로우 로직 회로(104)의 로우 제어 회로에 대하여, 메모리(10)로부터 몇몇 변형이 존재한다. 특히, 로우 당 2개의 워드 라인이 메모리(100)에 구현된다. 각 로우에 대하여, 기입 워드 라인 및 판독 워드 라인이 제공된다. 기입 워드 라인 및 판독 워드 라인은 각 로우의 전제 길이를 지나 연장된다. 기입 라인, 비트 라인 및 각 컬럼에 대한 클리어 컨덕터의 상호 작용은 저장 소자의 상세한 설명과 관련하여 이하 더 명확하게 된다.
도 3의 메모리(100)의 저장 소자(108)의 일 형태가 도 4에 도시된다. 제1 크로스-커플드 인버터(120) 및 제2 크로스-커플드 인버터(130)의 형태로 크로스-커플드 인버터 쌍이 제공된다. 제1 크로스-커플드 인버터(120)의 출력은 제1 데이터 저장 노드(170)에서의 제2 크로스-커플드 인버터(130)의 입력에 연결된다. 인버터(130)의 출력은 제2 데이터 저장 노드(160)에서의 인버터(120)의 입력에 연결된다. 제1 패스 트랜지스터(150)는 제1 데이터 저장 노드(170)에 연결된 소스, 로우 로직 회로(104)로부터의 워드 라인 WWL0 에 연결된 게이트, 및 기입 비트 라인 WBL0에 연결된 드레인을 갖는다. 제2 패스 트랜지스터(140)는 보수 기입 비트 라인 WBLB0에 연결된 드레인, 기입 워드 라인 WWL0에 연결된 게이트, 및 인버터(120)의 입력에 연결된 소스를 갖는다. 클리어 트랜지스터(190)는 제1 데이터 저장 노드(170)에 연결된 드레인, 클리어 라인 또는 클리어 신호 CLEAR0를 수신하기 위한 클리어 컨덕터에 연결된 게이트 및 기준 그라운드 단자에 연결된 소스를 갖는다. 클리어 트랜지스터(180)는 전원 전압 VDD를 수신하기 위한 전원 전압 단자에 연결된 소스, 인버터(200)의 출력에 연결된 게이트 및 제2 데이터 저장 노드(160)에 연결된 드레인을 갖는다. 인버터(200)는 CLEAR0로 명칭되는 클리어 라인에 연결된 입력을 갖는다. 판독 비트 라인 RBL0는 트랜지스터(220)의 드레인에 연결된다. 트랜지스터(220)의 게이트는 판독 워드 라인 RWL0에 연결된다. 트랜지스터(220)의 소스는 트랜지스터(230)의 드레인에 연결된다. 트랜지스터(230)의 게이트는 인버터(130)의 입력에 연결된다. 트랜지스터(230)의 소스는 그라운드 기준 전압에 연결된다. 트랜지스터(220) 및 트랜지스터(230)의 조합은 READ 포트(210)를 형성한다. 도시된 형태에서 트랜지스터(140, 150, 190, 220 및 230)는 N채널 MOS 또는 NMOS 트랜지스터이고, 클리어 트랜지스터(180)는 P채널 MOS 또는 PMOS 트랜지스터이다.
판독 동작을 위해, 로우 로직 회로(104)는 판독 워드 라인 RWL0을 논리 하이 상태로 어서트한다. 응답에서, 트랜지스터(220)는 도전성이 된다. 데이터 저장 노드(170)에 저장된 논리 상태는 트랜지스터(230)의 도전 상태를 판정한다. 논리 하이 상태가 데이터 저장 노드(170)에 저장되면, 트랜지스터(230)는 도전성이 된다. 결과적으로, 판독 비트 라인 RBL0는 그라운드에 연결되고, 논리 하이 상태로 어서트되는 RWL0에 응답하여 로우 논리 상태가 된다. 논리 로우 상태가 데이터 저장 노드(170)에 저장되면, 트랜지스터(230)는 비도전성이 된다. 결과적으로, 판독 비트 라인 RBL0는 프리차지 또는 논리 하이 상태로 유지된다. 직렬로 연결된 트랜지스터(220 및 230)는 저장 소자(108)의 READ 포트(210)를 형성한다. READ 포트(210)는 이에 따라 저장 소자(108)의 저장된 데이터 값의 판독을 허용한다.
기입 동작을 위해, 기입 워드 라인 WWL0는 하이 논리 상태로 되고, 어서트된다. 결과적으로, 패스 트랜지스터(140 및 150)는 도전성이 된다. 보수 비트 라인 WBL0 및 WBLB0는 논리 상태를 전송하여 데이터 저장 노드(170 및 160)에 각각 기입되도록 한다.
클리어 동작을 위해, CLEAR CONTROL 신호에 응답하여 컬럼 로직 회로(106)에 의해 논리 하이 상태로 신호 CLEAR0가 어서트된다. 인버터(200)는 P채널 클리어 트랜지스터(180)의 게이트에 인가되는 보수 클리어 신호를 생성한다. 클리어 트랜지스터(180) 및 클리어 트랜지스터(190)는 도전성이 된다. 결과적으로, 데이터 저장 노드(170)는 그라운드 기준 전위에 연결된다. 데이터 저장 노드(160)는 전원 전압 VDD에 연결된다. 그 결과 저장 소자(108)는 논리 0 값으로 프로그램된다. 클리어 동작을 구현하기 위해 이용되는 컬럼 당 단일의 컨덕터는, 여분의 도전성 라인이 설계 제한으로 인해 실용적이지 않은 설계에서 장점을 갖는다는 것을 유의한다.
메모리(10) 또는 메모리(100) 중 하나에서 이용되는 저장 소자(300)의 다른 형태가 도 5에 도시된다. 저장 소자(300)는 인버터의 크로스-커플드 쌍을 갖는다. 인버터(320)는 제1 저장 노드(370)에 연결된 출력을 갖는다. 인버터(320)의 입력은 제2 저장 노드(360)에 연결된다. 인버터(330)의 입력은 제1 저장 노드(370)에 연결된다. 인버터(330)의 출력은 제2 저장 노드(360)에 연결된다. 제1 패스 트랜지스터(350)는 비트 라인 BL0에 연결된 소스, 로우 로직 회로(14)로부터의 워드 라인 WL0에 연결된 게이트, 및 제1 저장 노드(370)에 연결된 드레인을 갖는다. 제2 패스 트랜지스터(340)는 제2 저장 노드(360)에 연결된 소스, 워드 라인 WL0에 연결된 게이트, 및 보수 비트 라인 BLB0에 연결된 드레인을 갖는다. 제1 클리어 트랜지스터(390)는 제1 저장 노드(370)에 연결된 드레인, 클리어 신호 CLEAR0에 연결된 게이트, 및 그라운드 기준 전압 단자에 연결된 소스를 갖는다. 제2 클리어 트랜지스터(380)는 제2 저장 노드(360)에 연결된 드레인, 클리어 신호 CLEAR0에 연결된 게이트, 및 VDD로 명칭되는 전압을 수신하기 위한 전원 전압 단자에 연결된 소스를 갖는다. 도시된 형태에서, 트랜지스터(340, 350, 380, 및 390)는 모두 N채널 MOS 트랜지스터이다.
동작중에, 저장 소자(300)의 판독 및 기입은 도 2의 저장 소자(18)의 판독 및 기입과 유사하다. 클리어 동작을 위해, 단일의 클리어 라인이 이용된다. 그러나, 2개의 클리어 트랜지스터가 구현되고, 그 하나는 단일 저장 소자의 각 데이터 저장 노드와 연관된다. CLEAR0 라인은 도 1의 CLEAR CONTROL 신호에 응답하여 컬럼 회로(도시되지 않음)에 의해 어서트된다. CLEAR0 라인이 논리 하이 상태로 어서트될 때, 클리어 트랜지스터(380 및 390)은 도전성이 된다. 클리어 트랜지스터(390)는 제1 저장 노드(370)를 그라운드 기준 전압 단자에 연결하고, 고체 논리(solid logic) 0 값이 제1 저장 노드(370)상에 위치되는 것을 보장한다. 클리어 트랜지스터(380)는 또한 도전성이고, 제2 저장 노드(360)상에 위치한다(VDD에서 N채널 클리어 트랜지스터(380)의 임계 전압을 뺌). 이 전압은 고체 하이 논리 상태 전압이고, 저장 소자(300)가 제1 저장 노드(370)에서 0 논리 상태 값으로 클리어되는 것을 보장한다.
이제, 정확하고 신뢰성이 있는 클리어 메커니즘을 갖는 메모리 어레이내에 데이터 저장 회로가 제공된다는 것을 알 수 있다. 일 형태에서, 2개의 클리어 라인이 2개의 클리어 트랜지스터와 함께 이용된다. 제1 고정 기준 전위를 제1 데이터 저장 노드에 연결하는 제1 도전형의 제1 클리어 트랜지스터를 이용하고, 제2 고정 기준 전위를 제2 데이터 저장 노드에 연결하는 제2 및 반대 도전형의 제2 클리어 트랜지스터를 이용함으로써, 정확한 전압이 데이터 저장 노드상에 위치하고, 저장되는 클리어된 값의 정확성을 보장한다. 듀얼-엔디드 클리어 동작을 수행하여, 확고한 고속 신뢰성 클리어가 수행되어, 1V이하와 같은 낮은 동작 전압에서 동작할 수 있는 고속 메모리 시스템이 얻어진다. 따라서, 확고하고 신뢰성있는 클리어 동작이 저장 소자의 비트 셀 영역을 증가시키지 않고 제공된다.
전술한 설명에서, 본 발명은 특정 실시예에 따라 기술되었다. 그러나, 당업자는 이하 개시된 특허청구범위에 따른 본 발명의 범주로부터 벗어남이 없이 다양한 수정 및 변경이 행해질 수 있다는 것을 알 수 있다. 예컨대, 여기 개시된 저장 소자는 바이폴라 및 갈륨 비소와 같은 MOS 이외에 다양한 반도체 기술로 구현될 수 있다. 회로는 벌크 실리콘(bulk silicon)으로 구성될 수 있고, 또는 SOI(silicon on insulator)로 알려진, 절연체위에 구현될 수 있다. 여기 개시된 저장 소자 방법은, 전원이 더 이상 인가되지 않을 때 데이터가 없어지는 임의의 유형의 휘발성 메모리에 적용될 수 있다. 여기서 기술된 회로 및 방법은 독립형 메모리 설계, 캐쉬 메모리 설계 및 데이터 프로세서, 디지털 신호 처리기, 그래픽 프로세싱 유닛 및 마이크로 컨트롤러와 함께 다른 유형의 데이터 컴퓨팅 제품과 결합되어 이용되는 여러 유형의 저장 회로에 적용될 수 있다.
일 형태에서, 제1 데이터 저장 노드 및 제2 데이터 저장 노드를 갖는 저장 소자가 제공된다. 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수 비트 라인에 연결된다. 클리어 라인은 제1 클리어 트랜지스터를 통해 제1 데이터 저장 노드에 연결되어, 제1 데이터 저장 노드에 대한 클리어 동작을 수행하고, 보수 클리어 라인은 제2 클리어 트랜지스터를 통해 제2 데이터 저장 노드에 연결되어, 제2 데이터 저장 노드에 대한 클리어 동작을 수행한다. 일 형태에서, 제1 클리어 트랜지스 터는 NMOS 트랜지스터이고, 여기서 제2 클리어 트랜지스터는 PMOS 트랜지스터이다. 다른 형태에서, 제1 클리어 트랜지스터는 그라운드에 연결되고, 제2 클리어 트랜지스터는 전압 소스에 연결된다. 다른 형태에서, 클리어 동작은 제1 데이터 저장 노드를 논리 로우 상태로 설정하고, 제2 데이터 저장 노드를 논리 하이 상태로 설정한다. 다른 형태에서 판독 포트는 제1 데이터 저장 노드에 연결된다. 또 다른 형태에서, 여기 개시된 저장 소자의 N × M 어레이가 제공되며, 여기서 N 및 M은 각각 정수이다.
또한, 제1 데이터 저장 노드 및 제2 데이터 저장 노드를 갖는 저장 소자가 제공된다. 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수 비트 라인에 연결된다. 클리어 라인은 제1 클리어 트랜지스터를 통해 제1 데이터 저장 노드에 연결되어, 제1 데이터 저장 노드에 대한 클리어 동작을 수행하고, 인버터는 클리어 라인에 연결되어 인버트된 클리어 라인 신호를 생성한다. 인버트된 클리어 라인 신호는 제2 클리어 트랜지스터에 연결되어, 제2 데이터 저장 노드에 대한 클리어 동작을 수행한다. 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 여기서 제2 클리어 트랜지스터는 PMOS 트랜지스터이다. 일 형태에서, 제1 클리어 트랜지스터는 그라운드에 연결되고, 제2 클리어 트랜지스터는 전압 소스에 연결된다. 다른 형태에서, 클리어 동작이 수행되어, 제1 데이터 저장 노드를 논리 로우 상태로 설정하고, 제2 데이터 저장 노드를 논리 하이 상태로 설정한다. 또 다른 형태에서, 판독 포트는 제1 데이터 저장 노드에 연결된다. 다른 형태에서, 여기 개시된 저장 소자의 N × M 어레이가 제공되며, 여기서 N 및 M은 각각 정수이다.
일 형태에서, 제1 데이터 저장 노드 및 제2 데이터 저장 노드를 갖는 저장 소자가 제공된다. 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수 비트 라인에 연결된다. 클리어 라인은 제1 클리어 트랜지스터를 통해 제1 데이터 저장 노드에 연결되어, 제1 데이터 저장 노드에 대한 클리어 동작을 수행한다. 클리어 라인은 제2 클리어 트랜지스터를 통해 제2 데이터 저장 노드에 연결되어, 제2 데이터 저장 노드에 대한 클리어 동작을 수행한다. 일 형태에서, 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 여기서 제2 클리어 트랜지스터는 NMOS 트랜지스터이다. 다른 형태에서, 제1 클리어 트랜지스터는 그라운드에 연결되고, 제2 클리어 트랜지스터는 전압 소스에 연결된다. 다른 형태에서, 클리어 동작은 제1 데이터 저장 노드를 논리 로우 상태로 설정하고, 제2 데이터 저장 노드를 논리 하이 상태로 설정한다. 또 다른 형태에서, 여기 개시된 저장 소자의 N × M 어레이가 제공되며, 여기서 N 및 M은 각각 정수이다. 다른 형태에서, 제1 데이터 저장 노드에 연결되는 판독 포트가 제공된다.
일 형태에서, 제1 데이터 저장 노드 및 제2 데이터 저장 노드를 갖는 저장 소자가 제공된다. 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수 비트 라인에 연결된다. 제1 클리어 트랜지스터는 제1 데이터 저장 노드에 연결된다. 제2 클리어 트랜지스터는 제2 데이터 저장 노드에 연결된다. 제1 데이터 저장 노드 및 제 데이터 저장 노드상에서의 클리어 동작은 클리어 신호를 제1 클리어 트랜지스터 및 제2 클리어 트랜지스터에 제공함으로써 수행된다. 일 형태에서 클리어 동작은, 클리어 신호로서 논리 하이 값을 제1 클리어 트랜지스터에 제공하고, 클리어 신호로서 논리 로우 값을 제2 클리어 트랜지스터에 제공함으로써 수행된다. 일 형태에서, 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 제2 클리어 트랜지스터는 PMOS 트랜지스터이다. 다른 형태에서, 클리어 동작은, 클리어 신호로서 논리 하이 값을 제1 클리어 트랜지스터 및 제2 클리어 트랜지스터의 각각에 제공하는 것을 더 포함한다. 일 형태에서, 제1 클리어 트랜지스터 및 제2 클리어 트랜지스터 각각은 NMOS 트랜지스터이다.
문제에 대한 이점, 여러 장점 및 솔루션이 전술한 특정 실시예에 따라 기술되었다. 그러나, 문제에 대한 이점, 장점 및 솔루션 및 이러한 임의의 이점, 장점, 및 솔루션이 발생하거나 또는 더 알려질 수 있도록 하는 임의의 엘리먼트(들)는 어느 청구항 또는 모든 청구항에 대해 중요하고, 필수적이고, 근본적인 특징 또는 엘리먼트로 해석되어서는 안된다. 여기서 이용되는 용어, "포함하는", "포함함" 또는 이들의 임의의 다른 변형은 비 배타적인 포함을 커버하도록 의도되었으며, 이에 따라 엘리먼트의 리스트를 포함하는 프로세스, 방법, 및 아티클은 이들 엘리먼트 만을 포함하는 것은 아니며, 이러한 프로세스, 방법, 아티클 또는 장치와같이 명백하게 열거되거나 내재되지 않은 다른 엘리먼트도 포함할 수 있다. 여기서 이용된 용어 "a", "an"는 하나 또는 그 이상으로서 정의된다. 여기서 이용된 용어 "다른"은 적어도 제2 또는 그 이상으로서 정의된다. 여기서 이용된 용어 "포 함하는" 및/또는 "갖는"은 포함함(즉, 개방형 언어)으로서 정의된다. 여기서 이용된 용어 "연결된"은 반드시 직접적이거나, 반드시 기계적인것은 아니라도 연결되는 것으로서 정의된다. 따라서, 명세서 및 도면은 제한적이라기보다 예시적인 것으로 간주되고, 모든 수정은 본 발명의 범주내에 포함되는 것으로 의도된다.

Claims (23)

  1. 저장 소자(storage element)로서,
    제1 데이터 저장 노드 및 제2 데이터 저장 노드와 - 상기 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 상기 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수(complementary) 비트 라인에 연결됨 -,
    제1 클리어 트랜지스터를 통해 상기 제1 데이터 저장 노드에 연결되어, 상기 제1 데이터 저장 노드에 대한 클리어 동작을 수행하는 클리어 라인과,
    제2 클리어 트랜지스터를 통해 상기 제2 데이터 저장 노드에 연결되어, 상기 제2 데이터 저장 노드에 대한 클리어 동작을 수행하는 보수 클리어 라인
    을 포함하는 저장 소자.
  2. 제1항에 있어서,
    상기 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 클리어 트랜지스터는 PMOS 트랜지스터인 저장 소자.
  3. 제1항에 있어서,
    상기 제1 클리어 트랜지스터는 그라운드에 연결되고, 상기 제2 클리어 트랜지스터는 전압 소스에 연결되는 저장 소자.
  4. 제1항에 있어서,
    상기 클리어 동작은 상기 제1 데이터 저장 노드를 논리 로우(logic low) 상태로 설정하고, 상기 제2 데이터 저장 노드를 논리 하이(logic high) 상태로 설정하도록 수행되는 저장 소자.
  5. 제1항에 있어서,
    상기 제1 데이터 저장 노드에 연결되는 판독 포트를 더 포함하는 저장 소자.
  6. 제1항의 저장 소자의 N × M 어레이로서,
    상기 N 및 M은 각각 정수인 N × M 어레이.
  7. 저장 소자로서,
    제1 데이터 저장 노드 및 제2 데이터 저장 노드와 - 상기 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 상기 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수(complementary) 비트 라인에 연결됨 -,
    제1 클리어 트랜지스터를 통해 상기 제1 데이터 저장 노드에 연결되어, 상기 제1 데이터 저장 노드에 대한 클리어 동작을 수행하는 클리어 라인과,
    상기 클리어 라인에 연결되어 인버트된 클리어 라인 신호를 생성하는 인버터를 포함하고,
    상기 인버트된 클리어 라인 신호는 제2 클리어 트랜지스터에 연결되어, 상기 제2 데이터 저장 노드에 대한 클리어 동작을 수행하는 저장 소자.
  8. 제7항에 있어서,
    상기 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 클리어 트랜지스터는 PMOS 트랜지스터인 저장 소자.
  9. 제7항에 있어서,
    상기 제1 클리어 트랜지스터는 그라운드에 연결되고, 상기 제2 클리어 트랜지스터는 전압 소스에 연결되는 저장 소자.
  10. 제7항에 있어서,
    상기 클리어 동작은 상기 제1 데이터 저장 노드를 논리 로우(logic low) 상태로 설정하고, 상기 제2 데이터 저장 노드를 논리 하이(logic high) 상태로 설정하도록 수행되는 저장 소자.
  11. 제7항에 있어서,
    상기 제1 데이터 저장 노드에 연결되는 판독 포트를 더 포함하는 저장 소자.
  12. 제7항의 저장 소자의 N × M 어레이로서,
    상기 N 및 M은 각각 정수인 N × M 어레이.
  13. 저장 소자로서,
    제1 데이터 저장 노드 및 제2 데이터 저장 노드와 - 상기 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 상기 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수 비트 라인에 연결됨 -,
    제1 클리어 트랜지스터를 통해 상기 제1 데이터 저장 노드에 연결되어, 상기 제1 데이터 저장 노드에 대한 클리어 동작을 수행하며, 제2 클리어 트랜지스터를 통해 상기 제2 데이터 저장 노드에 연결되어, 상기 제2 데이터 저장 노드에 대한 클리어 동작을 수행하는 클리어 라인
    을 포함하는 저장 소자.
  14. 제13항에 있어서,
    상기 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 클리어 트랜지스터는 NMOS 트랜지스터인 저장 소자.
  15. 제13항에 있어서,
    상기 제1 클리어 트랜지스터는 그라운드에 연결되고, 상기 제2 클리어 트랜지스터는 전압 소스에 연결되는 저장 소자.
  16. 제13항에 있어서,
    상기 클리어 동작은 상기 제1 데이터 저장 노드를 논리 로우(logic low) 상태로 설정하고, 상기 제2 데이터 저장 노드를 논리 하이(logic high) 상태로 설정하도록 수행되는 저장 소자.
  17. 제13항의 저장 소자의 N × M 어레이로서,
    상기 N 및 M은 각각 정수인 N × M 어레이.
  18. 제13항에 있어서,
    상기 제1 데이터 저장 노드에 연결되는 판독 포트를 더 포함하는 저장 소자.
  19. 제1 데이터 저장 노드 및 제2 데이터 저장 노드를 포함하는 저장 소자에서의 방법으로서,
    상기 제1 데이터 저장 노드는 제1 패스 트랜지스터를 통해 비트 라인에 연결되고, 상기 제2 데이터 저장 노드는 제2 패스 트랜지스터를 통해 보수 비트 라인에 연결되며, 상기 방법은,
    상기 제1 데이터 저장 노드에 제1 클리어 트랜지스터를 연결하는 단계와,
    상기 제2 데이터 저장 노드에 제2 클리어 트랜지스터를 연결하는 단계와,
    클리어 신호를 상기 제1 클리어 트랜지스터 및 상기 제2 클리어 트랜지스터에 제공함으로써 상기 제1 데이터 저장 노드와 상기 제2 데이터 저장 노드에서 클리어 동작을 수행하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 클리어 동작을 수행하는 단계는,
    상기 클리어 신호로서 논리 하이 값을 상기 제1 클리어 트랜지스터에 제공하고, 상기 클리어 신호로서 제공되는 논리 로우 값을 상기 제2 클리어 트랜지스터에 제공하는 단계
    를 더 포함하는 방법.
  21. 제20항에 있어서,
    상기 제1 클리어 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 클리어 트랜지스터는 PMOS 트랜지스터인 방법.
  22. 제19항에 있어서,
    상기 클리어 동작을 수행하는 단계는,
    상기 클리어 신호로서 논리 하이 값을 상기 제1 클리어 트랜지스터 및 상기 제2 클리어 트랜지스터의 각각에 제공하는 단계
    를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 제1 클리어 트랜지스터 및 상기 제2 클리어 트랜지스터 각각은 NMOS 트랜지스터인 방법.
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