DE69024921T2

DE69024921T2 - Halbleiterspeicheranordnung mit rückstellbaren Speicherzellen

Info

Publication number: DE69024921T2
Application number: DE69024921T
Authority: DE
Inventors: Yasuo Shibue
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-11-24
Filing date: 1990-11-23
Publication date: 1996-09-05
Anticipated expiration: 2010-11-24
Also published as: EP0430101B1; EP0430101A3; US5285420A; EP0430101A2; DE69024921D1

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Halbleiterspeicheranorndung und insbesondere eine Schaltungsanordnung einer Direktzugriffs-Speicherzelle, die in einer Halbleiter speicheranordnung eingebaut ist.

Beschreibung des Standes der Technik

Ein typisches Beispiel einer Direktzugriffsspeicheranordnung ist in der Fig. 1 gezeigt, und es sind eine Vielzahl von Speicherzellen M11, M1n, M21, M2n, Mm1 und Mmn in Matrixform angeordnet. Wortleitungen W1, W2 und Wm jeweils an die Zeilen der Speicherzellen M11 bis Mmn gekoppelt, und eine Adressdekoderschaitung 1 schiebt auf der Basis von Adressenbits, die Adressignalanschlüssen ADD zugeführt werden, eine der Wortleitungen W1 bis Wm auf einen aktiv hohen Spannungspegel. Ein Paar Dateneinschreibleitungen WD11 und WD12 oder WDn1 und WDn2, eine Einschreibmodus-Signalleitung WE1 oder WEn und eine Datenherausleseleitung RD1 oder RDn sind weiterhin den Spalten der Speicherzellen M11 bis Mmn zugeordnet, und die Speicherzellen M11 bis Mmn treten selektiv in einen Einschreibmodus des Betriebs und einen Herauslesemodus des Betriebs unter Steuerung der Einschreibsteuerschaltungen 2 ein. Wenn nämlich ein Einschreiben-möglich-Signal mit einem aktiv niedrigen Spannungspegel von einer externen Anordnung an einen Einschreiben-möglich-Anschluß WE angelegt wird, schieben die Einschreibsteuerschaltungen 2 die Einschreibmodus-Signalleitungen WE1 bis WEn auf einen aktiv hohen Spannungspegel und es werden Datenbits an den Eingangsdatenanschlüssen DI1 bis DIn zu Eingangsdatensignalen an den Einschreibdatenleitungen WD11 bis WDn1 und die komplementären Signale an den Einschreibdatenleitungen WD12 bis WDn2 mittels der Datenpufferschaltungen 3 erzeugt. Die Datenbits, die so den Einschreibdatenleitungen WD11 bis WDn2 zugeführt sind, werden in eine Zeile der Speicherzellen eingeschrieben, die durch eine der Wortleitungen aktiviert ist. Wenn andererseits das Einschreibenmöglich-Signal WE auf einen inaktiv hohen Spannungspegel verschoben ist, ermöglichen die Einschreibsteuerschaltungen 2, daß die Einschreibmodus-Signalleitungen WE1 bis WEn vom aktiv hohen Spannungspegel in einen inaktiv niederen Spannungspegel gelangen und es werden Datenbits aus den Speicherzellen herausgelesen, die mit einer der Wortleitungen W1 bis Wm gekoppelt sind, die zu den Herauslese-Datenleitungen RD1 bis RDn aktiviert sind. Die so herausgelesenen Datenbits der Herauslesedatenleitungen RD1 bis RDn werden zu Ausgangsdatenpufferschaltungen 4 transferiert und die Ausgangsdatenpufferschaltungen 4 leiten die Datenbits zu Ausgangsdatenanschlüssen D01 bis D0n. Somit treten die Speicherzellen M11 bis Mmn selektiv in den Einschreibmodus des Betriebs und den Herauslesemodus des Betriebs ein.
Alle der Speicherzellen M11 bis Mmn sind bezüglich ihrer Anordnung ähnlich und die Schaltungsanordnung der Speicherzelle M11 ist beispielsweise anhand der Fig. 2 beschrieben. Ein Datenbit wird in einer Speicherschleife gespeichert, bestehend aus zwei Inverterschaltungen IV1 und IV2, und es sind jeweils zwei Reihenkombinationen von Schalttransistoren QN1, QN2, QN3 und QN4 zwischen die Speicherschleife und die Einschreibdatenleitungen WD11 und WD12 gekoppelt. Die Schalttransistoren QN1 und QN4 werden laufend durch die Einschreibmodus-Signalleitung WE1 logisch angesteuert, und die Schalttransistoren QN2 und QN3 werden durch die Wortleitung W1 zwischen dem Ein-Zustand und dem Aus-Zustand verschoben. Eine Reihenkombination aus einer Inverterschaltung IV3 und einem Schalttransistor QN5 ist zwischen die Speicherschleife und die Datenherausleseleitung RT1 gekoppelt, und der Schalttransistor QN5 wird durch die Wortleitung W1 ausgelöst.
Wenn die Einschreibmodus-Signalleitung WE1 auf dem inaktiven niederen Spannungspegel bleibt, der den Herauslesemodus der Operation anzeigt, werden die Schalttransistoren QN1 und QN4 ausgeschaltet, und die Speicherschleife ist gegenüber den Einschreibdatenleitungen WD11 und WD12 blockiert, wenn die Wortleitung W1 auf einen aktiven hohen Spannungspegel geschoben ist. Obwohl die Schalttransistoren QN1 und QN4 ausgeschaltet sind, ermöglicht die Wortleitung W1 auf dem aktiven hohen Spannungspegel, daß der Schalttransistor QN5 einschaltet, und ein Datenbit, das in der Speicherschleife gespeichert ist, wird auf die Datenherausleseleitung RD1 transferiert. Wenn die Einschreibmodus-Signalleitung WE1 auf den aktiv hohen Spannungspegel steigt, schalten die Schalttransistoren QN1 und QN4 ein. Wenn die Wortleitung W1 aktiviert wird, was ebenfalls ein Einschalten der Schalttransistoren QN2 und QN3 verursacht, dann werden ein Eingangsdatensignal und das Komplementärsignal dazu an den Dateneinschreibleitungen WD11 und WD12 durch die Schalttransistoren QN1 bis QN4 zur Speicherschleife geleitet, und ein Eingangsdatenbit, welches durch das Eingangsdatensignal und das Komplementarsignal dazu repräsentiert ist, wird in der Speicherschleife gespeichert.
Die in der Fig. 1 gezeigte Halbleiterspeicheranordnung tritt weiterhin in einen Rückstellmodus des Betriebs, und in der Schaltung ist eine Rückstell-Steuerschaltung 5 eingebaut. Die Rückstellsteuerschaltung 5 spricht auf ein Rücksteil-Steuersignal mit aktiv niederem Spannungspegel am Rückstellanschluß CLR an und erzeugt zwei Steuersignale, die über die Steuersignalleitungen CTL1 und CTL2 geleitet werden. Die Steuersignalleitung CTL1 ist an die Einschreibsteuerschaltungen 2 sowie auch an die Eingangsdatenpufferschaltungen 3 gekoppelt, und die Steuersignalleitung CTL2 ist an die Adressdekoderschaltung 1 gekoppelt. Wenn nun davon ausgegangen wird, daß das Rückstellsteuersignal auf den aktiv niederen Spannungspegel geschoben ist, dann speist die Rückstellsteuerschaltung 5 die Steuersignalleitungen CTL1und CTL2 mit den Steuersignalen, und die Adressdekoderschaltung 1 schiebt laufend alle Wortleitungen W1 bis Wm in den aktiv hohen Spannungspegel, ungeachtet der Adressenbits an den Adressenanschlüssen ADD, bei Anwesenheit des Steuersignals an der Signalleitung CTL2. Während alle Wortleitungen W1 bis Wm auf dem aktiv hohen Spannungspegel bleiben, werden die Schalttransistoren QN2 und QN3 aller Speicherzellen M11 bis Mmn eingeschaltet. Mit dem Steuersignal an der Signalleitung CTL1 schieben die Einschreibsteuerschaltungen 2 alle Einschreibmodus-Signalleitungen WE1 bis WEn auf den aktiv hohen Spannungspegel, und demgemäß werden die Schalttransistoren QN1 und QN4 aller Speicherzellen M11 bis Mmn eingeschaltet, wodurch Datenwege zwischen den Speicherschleifen der Zellen M11 bis Mmn und der zugeordneten Einschreibdatenleitungen WD11, WD12, WDn1 bzw. WDn2 gebildet werden. Die Eingangdatenpufferschaltungen 3 leiten laufend Rückstelldatensignale mit dem Pegel von entweder logisch "1" oder "0" und das Komplementarsignal dazu zu den Einschreibdatenleitungen Wdil bis WDn2, und zwar ungeachtet der Eingangsdatenbits an den Eingangsdatenanschlüssen DI1 bis DIn. Die Rückstelldatensignale werden dann über die Schalttransistoren Q1 bis Q4 an die Speicherschleifen aller Speicherzellen M11 bis Mmn geleitet, und alle Speicherzellen M11 bis Mmn werden auf den vorbestimmten logischen Pegel zurückgestellt. Bei Beendigung des Rücksteilmodus kehren die Adressdekoderschaltung 1, die Einschreibsteuerschaltungen 2 und die Eingangsdatenpufferschaltungen 3 zu den vorherigen Zuständen zurück, und die Halbleiterspeicheranordnung kann entweder in den Einschreib- oder Herauslese-Modus eintreten.
Andere Beispiele solcher Speicheranordnungen wie vorstehend beschrieben sind durch die EP-A-0257938 und EP-A-0140235 gegeben.
Bei der Halbleiterspeicheranordnung gemäß dem Stand der Technik treten insofern Probleme auf, als der Rückstellmodus der Operation eine lange Zeitdauer benötigt, und die Dateneingangspufferschaitungen 3 manchmal dabei versagen, die Rückstelldatenbits an alle der zugeordneten Speicherzellen zu geben. Dies ist deshalb der Fall, weil die Eingangsdaten-Pufferschaltungen ein kleines Stromtreibvermögen haben. Das kleine Stromtreibvermögen ist unter dem Aspekt der Besetzungsfläche der Eingangsdatenpufferschaltungen 3 vernünftig, weil jede der Eingangsdatenpufferschaltungen 3 lediglich die zugehörige Einschreibdatenleitung für eine der Speicherzellen, die mit dieser gekoppelt ist, beim Einschreibmodus treibt. Ein derartig kleines Stromtreibvermögen ist jedoch nicht genug, um die zugeordnete Einschreibdatenleitung für alle der daran angekoppelten Speicherzellen zu treiben, und die Probleme werden bei Erhöhung der Anzahl der Speicherzellenkomponenten ernst.

Zusammenfassung der Erfindung

Es ist daher ein wichtiges Ziel der vorliegenden Erfindung, eine Halbleiterspeicheranordnung zu schaffen, deren Speicherzellen sicher ohne Fehler rückgestellt werden können.
Um dieses Ziel zu erreichen, wird durch die vorliegende Erfindung eine Halbleiterspeicheranordnung gemäß dem Oberbegriff des einzigen Patentanspruches vorgeschlagen, die gemäß den Merkmalen des einzigen Patentanspruches gekennzeichnet ist.

Kurze Beschreibung der Figuren

Die Merkmale und Vorteile einer Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung werden durch die folgende Beschreibung anhand der begleitenden Figuren klarer verständlich, in welchen zeigt:
Fig. 1 ein Blockschaltbild der Schaltungsanordnung einer Halbleiterspeicheranordnung gemäß dem Stand der Technik;
Fig. 2 ein Schaitbild der Anordnung jeder Speicherzelle, die in der Halbleiterspeicheranordnung gemäß dem Stand der Technik eingebaut ist;
Fig. 3 ein Blockschaltbild der Anordnung einer statischen Direktzugriffsspeicheranordnung gemäß der vorliegenden Erfindung;
Fig. 4 ein Schaltbild der Anordnung jeder Speicherzelle, die den Schalttransistoren einer Rückstelleinheit zugeordnet ist, die in der in der Fig. 3 gezeigten statischen Direktzugriffsspeicheranordnung eingebaut ist;
Fig. 5 ein Schaltbild der Anordnung einer anderen Speicherzelle, die einem einzigen Schalttransistor zugeordnet ist;
Fig. 6 ein Blockschaltbild der Anordnung einer anderen statischen Direktzugriffsspeicheranordnung gemäß der vorliegenden Erfindung;
Fig. 7 ein Schaltbild der Anordnung einer Speicherzelle, die in der in der Fig. 6 gezeigten statischen Direktzugriffsspeicheranordnung eingebaut ist;
Fig. 8 ein Biockschaltbild der Schaltungsanordnung einer anderen statischen Direkzugriffsspeicheranordnung gemäß der vorliegenden Erfindung; und
Fig. 9 ein Schaltbild der Anordnung einer Speicherzelle, die in der in der Fig. 8 gezeigten statischen Direktzugriffsspeicheranordnung eingebaut ist.

Beschreibung der bevorzugten Ausführungsformen

Erste Ausführungsform

Es wird zuerst auf die Fig. 3 der Zeichnungen Bezug genommen, die eine statische Direktzugriffsspeicheranordnung zeigt, weiche auf einem Halbleitersubstrat hergestellt ist, und ein Speicherzellenfeld 32 hat. Obwohl das Speicherzellenfeld 32 durch eine große Anzahl von Speicherzellen gebildet ist, die in Zeilen und Spalten angeordnet sind, sind in der Fig. 3 nur sechs Speicherzellen M11, M1n, M21, M2n, Mm1 und Mmn der Einfachheit halber gezeigt. Die statische Direktzugriffsspeicheranordnung tritt selektiv in einen Einschreibmodus, einen Herauslesemodus und einen Rücksteilmodus der Operation ein. Bei Anwesenheit eines Einschreiben-möglich-Signals mit aktiv niederem Spannungspegel, das an einem Einschreiben-möglich-Anschluß WE zugeführt wird, tritt die statische Direktzugriffsspeicheranordnung nämlich in den Einschreibmodus der Operation ein. Während der Einschreiben-möglich-Anschluß WE auf einem inaktiv hohen Spannungspegel bleibt, ist die statische Direkzugriffsspeicheranordnung in dem Herauslesemodus der Operation zugänglich. Ein Rückstellsignal an einem Rückstellanschluß CLR bewirkt, daß die statische Direktzugriffsspeicheranordnung in den Rückstellmodus der Operation eintritt, und alle Speicherzellen auf einen vorbestimmten Rückstellpegel rückgestellt werden. Bei diesem Beispiel ist der vorbestimmte Rücksteilpegel aquivalent einem Datenbit von logisch "0", das aus jeder Speicherzelle herausgelesen wird.
Die Reihen der Speicherzellen M11 bis Mmn sind jeweils an die Wortleitungen W1, W2 und Wm gekoppelt, und eine Adressdekoderschaltung 33 treibt eine der Wortleitungen W1 bis Wm auf der Basis der Adressenbits, die den Adressenanschlüssen ADD im Einschreibmodus und im Herauslesemodus der Operation zugeführt werden. Wenn eine der Wortleitungen W1 bis Wm auf einen aktiv hohen Spannungspegel getrieben wird, werden die Speicherzellen, die an die Wortleitungen auf dem aktiv hohen Spannungspegel gekoppelt sind, laufend aktiviert, so daß Datenbits in die aktivierten Speicherzellen eingeschrieben oder aus diesen herausgelesen werden.
Eine Vielzahl von ersten Einschreibdatenleitungspaaren sind an die Spalten der Speicherzellen M11 bis Mmn gekoppelt, und jedes der Einschreibdatenleitungspaare ist durch eine erste Einschreibdatenleitung WD11 oder WDn1 gebildet, die mit einer zweiten Einschreibdatenleitung WD12 oder WDn2 zu einem Paar gebildet ist. Die Spalten der Speicherzellen M11 bis Mmn sind weiterhin an eine Vielzahl von Einschreibmodus-Signalleitungen WE1 bis WEn gekoppelt, und eine Einschreib-Steuerschaltung 34 bewirkt, daß eine Vielzahl von Pufferschaltungen 351 bis 35n die Einschreibmodus-Signalleitungen WE1 bis WEn auf einen aktiv hohen Spannungspegel schieben. Während die Einschreibmodus -Signalleitungen WE1 bis WEn in dem aktiv hohen Spannungspegel bleiben, sind die Speicherzellen M11 bis Mmn in dem Einschreibmodus der Operation. Wenn jedoch die Einschreibmodus-Signaileitungen WE1 bis WEn wieder auf einen inaktiv niederen Spannungspegel gebracht werden, werden die Speicherzellen M11 bis Mmn auf den Herauslesemodus der Operation geschoben. Zusätzlich sind der Einschreibmodus der Operation und der Herauslesemodus der Operation bei Abwesenheit des Rückstellsignals errichtet. Eine Vielzahl von Eingangspufferschaltungen 361 bis 36n sind jeweils zwischen den Eingangsdatenanschlüssen DI1 bis DIn und den Einschreibdatenleitungspaaren gekoppelt, und jede der Eingangspufferschaltungen 361 bis 36n treibt selektiv entweder die erste oder zweite Einschreibdatenleitung des zugehörigen Paares auf einen hohen Spannungspegel. Wenn eine der ersten und zweiten Einschreibdatenleitungen auf den hohen Spannungspegel steigt, bleibt die andere Einschreibdatenleitung auf dem niederen Spannungspegel. In diesem Zustand bilden die Einschreibsteuerschaltungen 34, die Pufferschaltungen 351 bis 35n und die Eingangsdatenpufferschaltungen 361 bis 36n insgesamt eine Einschreibeinheit.
Die Spalten der Speicherzellen M11 bis Mmn sind weiterhin jeweils an eine Vielzahl von Herauslesedatenleitungen RD1 bis RDn gekoppelt, und zwischen die Herauslesedatenleitungen RD1 bis RDn und die Ausgangsdatenanschlüsse DO1 bis DOn sind Ausgangsdatenpufferschaltungen 371 bis 371 eingesetzt. Wenn aus den Speicherzellen, die an eine der Wortleitungen W1 bis Wm auf aktiv hohem Spannungspegel Datenbits herausgelesen werden, werden die Datenbits zeitweilig in den Ausgangsdatenpufferschaltungen 371 bis 37n gespeichert und dann den Ausgangsdatenanschlüssen D0 bis D0n übertragen. In diesem Zustand bilden die Ausgangsdatenpufferschaltungen 371 bis 37n in Kombination eine Herausleseeinheit.
Eine Rücksteilsteuerschaltung 38 spricht auf das Rückstellsignal mit aktiv niederem Spannungspegel an, das dem Rückstellanschluß CLR zugeführt wird, und erzeugt ein erstes Steuersignal an der ersten Steuersignalleitung CTL1 und ein zweites Steuersignal mit aktivniederem Spannungspegel und das Komplementärsignal dazu an einem zweiten Steuersignalleitungspaar CTL2. Das erste Steuersignal macht die Einschreibsteuerschaltung 34 inaktiv und alle Einschreibmodussignalleitungen WE1 bis WEn gehen dann zwangsweise nach unten auf den inaktiv niederen Spannunggspegel. Das zweite Steuersignal und das Komplementarsignal dazu stellen andererseits die Speicherzellen M11 bis Mmn, wie im folgenden im einzelnen beschrieben, zurück.
Jede der Speicherzellen M11 bis Mmn hat eine Speicherschaltung 41, die durch eine Schleife aus ersten und zweiten Inverterschaltungen IV1 und IV2 ausgeführt ist, und die Eingangsknoten der ersten und zweiten Inverterschaltungen IV1 und IV2 dienen als erste und zweite Speicherknoten N41 und N42. Eine erste Reihenschaltung aus ersten und zweiten Schalttransistoren Q41 und Q42 ist zwischen den ersten Speicherknoten N41 und die zugehörige erste Einschreibdatenleitung WD11 oder WDn1 gekoppelt, und eine zweite Reihenschaltung aus dritten und vierten Schalttransistoren Q43 und Q44 ist zwischen den zweiten Speicherknoten N42 und die zugehörige zweite Einschreibdatenleitung WD12 oder WDn2 gekoppelt. Jede Speicherzelle hat weiterhin eine dritte Reihenschaltung aus einer dritten Inverterschaltung IV3 und einem fünften Schalttransistor Q45, die zwischen den zweiten Speicherknoten N42 und die zugehörige Herauslesedatenleitung RD1 oder RDn gekoppelt ist. Alle Schalttransistoren Q41bis Q45, die in jede Speicherzelle eingebaut sind, sind ein n-Kanal-Feldeffekttransistor vom Anreicherungstyp. Die Gate-Elektroden der ersten und vierten Schalttransistoren Q41 und Q44 sind an die zugehörige Einschreibmodus-Signalleitung WE1 oder WEn gekoppelt, und die zugehörige Wortleitung W1, W2 oder Wm ist an die Gateelektroden der zweiten, dritten und fünften Schalttransistoren Q42, Q43 und Q45 gekoppelt. Wenn die Einschreibmodus-Signalleitung WEL oder WEn und die Wortleitung WE1, W2 oder Wm auf den aktiv hohen Spannungspegel geschoben werden, wird die Speicherschaltung 41 zu dem zugehörigen Einschreibdatenleitungspaar geführt und demgemäß wird ein neues Datenbit in Form des Eingangssignals, komplementär verschoben in der Speicherschaltung 41 gespeichert. Wenn jedoch nur die Wortleitung W1, W2 oder Wm auf den aktiv hohen Spannungspegel geschoben ist, wird das Datenbit aus der Speicherschaltung 41 über die dritte Reihenschaltung der zugehörigen Herauslesedatenleitung RD1 oder RDn herausgelesen.
Die so angeordnete Speicherzelle ist sechsten und siebten Schalttransistoren Q46 und Q47 zugeordnet, die jeweils zwischen die ersten und zweiten Speicherknoten N41 und N42 und erste und zweite Spannungspegelquellen gekoppelt sind. Die erste Quelle des Spannungspegels erzeugt einen positiven Spannungspegel Vcc und die zweite Quelle des Spannungspegeis speist den siebten Schalttransistor Q47 mit einem Massespannungspegel. Bei diesem Beispiel ist der sechste Schalttransistor Q46 ein p-Kanal-Feldeffekttransistor vom Anreicherungstyp, und der siebte Schalttransistor Q47 wird durch den n-Kanal-Feldeffekttransistor vom Anreicherungstyp gebildet. Wie vorstehend beschrieben erzeugt die Rückstell steuerschaitung 38 das zweite Steuersignal mit aktiv niederem Spannungspegel und das Komplementarsignal dazu und leitet diese Signale an das zweite Steuerleitungspaar CTL2 bei Anwesenheit des Rückstellsignals auf aktiv niederem Spannungspegel. Das zweite Steuersignal wird durch eine erste Leitung CTL2a des Steuerleitungspaares CTL2 weitergeleitet und eine zweite Leitung CTL2b leitet das komplementäre Signal weiter. Die sechsten und siebten Schalttransistoren Q46, Q47 werden durch die ersten und zweiten Leitungen CTLa und CTLb logisch angesteuert und erlauben, daß die ersten und zweiten Speicherknoten N41 und N42 den Massespannungspegel bzw. den positiven Spannungspegel Vcc haben. Der positive Spannungspegel Vcc am zweiten Speicherknoten N42 wird durch die dritte Inverterschaltung IV3 auf den Massespannungspegel umgekehrt und der Massespannungspegel ist äquivalent dem Pegel logisch "0". Wenn die Speicherknoten N41 und N42 auf den Massespannungspegel und den positiven Spannungspegel Vcc geschoben sind, wird das zweite Steuersignal wieder auf den inaktiv hohen Spannungspegel gebracht und demgemäß geht das Komplementärsignal dazu auf den inaktiv niederen Spannungspegel. Dann schalten die sechsten und siebten Schalttransistoren Q46 und Q47 aus und der Rückstellpegel oder der Pegel logisch "0" wird in der Speicherschaltung 41 gespeichert. Bei diesem Beispiel bilden die sechsten und siebten Schalttransistoren Q46 und Q47 in Kombination eine Rückstellschaltung, und die Rückstellsteuerschaltung 38 und die Rückstellschaltungen, die jeweils den Speicherzellen M11 bis Mmn zugeordnet sind, bilden insgesamt eine Rückstelleinheit.
Wie aus der vorstehenden Beschreibung hervorgeht, bilden die sechsten und siebten Schalttransistoren Q46 und Q47 den Rückstellpegel für die zugeordneten Speicherzellen und demgemäß erzielen sie einen Hochgeschwindigkeitsrückstellmodus der Operation, weil der Strom direkt der Speicherschaltung 41 zugeführt oder von dieser abgegeben wird, ohne daß er über irgendeine lange Signalleitung laufen muß. Da die ersten und vierten Schalttransistoren Q41 und Q44 die Speicherknoten N41 und N42 gegenüber der großen Menge von Störkapazität, die an die Einschreibdatensignalleitung gekoppelt ist, blockieren, haben die Schalttransitoren Q46 und Q47 eine kleine Größe und demgemäß nimmt die Rückstelleinheit ein kleines Maß an Platz ein.
Jede der Speicherzellen M11 bis Mmn, die in der in der Fig. 3 gezeigten statischen Direktzugriffsspeicheranordnung eingebaut ist, ist sechsten und siebten Schalttransistoren Q46 und Q47 zugeordnet. Eine andere statische Direktzugriffsspeicheranordnung hat jedoch Speicherzellen, die jeweils einem sechsten Schalttransistor Q51 zugeordnet sind, die zwischen der Quelle des positiven Spannungspegels Vcc und dem zweiten Speicherknoten Q42 gekoppelt sind, wie dies in der Fig. 5 gezeigt ist. In der Rückstellsteuerschaltung 38 wird kein Komplementärsignal des zweiten Steuersignals erzeugt, und die Schaltungsanordnung ist einfacher als die in der Fig. 3 gezeigte statische Direktzugriffsspeicheranordnung. Der positive Spannungspegel Vcc wird dern zweiten Speicherknoten N42 zugeführt, und durch die dritte Inverterschaltung IV3 zum Massespannungspegel umgewandelt, und der Rückstellpegel, der in jeder Speicherzelle gespeichert wird, ist äquivalent dem Pegel logisch "0". Der sechste Schalttransistor Q51 kann durch einen siebten Schalttransistor Q52 ersetzt werden und die Rückstellsteuerschaltung 38 erzeugt das zweite Steuersignal vom aktiv niederen Spannungspegel für den siebten Schalttransistor Q52. Bei diesem Beispiel dienen entweder sechste oder siebte Schalttransistoren Q51 oder Q52 als eine Rückstellschaltung.

Zweite Ausführungsform

Es wird auf die Fig. 6 der Zeichnungen Bezug genommen, die eine andere statische Direktzugriffsspeicheranordnung gemäß der vorliegenden Erfindung zeigt. Die statische Direktzugriffsspeicheranordnung gemäß Fig. 6 ist ähnlich wie die in der Fig. 3 gezeigte, mit Ausnahme einer Rückstelleinheit, und aus diesem Grund sind die entsprechenden Schaltungen und Transistoren mit den gleichen Bezugsziffern und Markierungen wie in der Fig. 3 verwendet, versehen. Die Rückstelleinheit besteht aus einer Rückstellsteuerschaltung 38 und zwei Arten von Rückstellschaltungen. Die erste Art der Rückstellschaltung ist zugeordnet zu einem Teil des Speicherzellenfeldes 32 angeordnet, beispielsweise den Speicherzellen M11 bis M1n und Mm1 bis Mmn, und ist in der Schaltungsanordnung ähnlich wie die in der Fig. gezeigte ist. Der verbleibende Teil des Speicherzeilenfeldes 32, der die Speicherzeilen M21 bis M2n enthält, ist vom zweiten Typ der Rücksteilschaltung, wie in der Fig. 7 gezeigt, begleitet. Der zweite Typ der Rückstelischaltung hat einen achten Schalttransistor Q61 vom p-Kanal-Anreicherungstyp, und ist zwischen die Quelle für den positiven Spannungspegei Vcc und den ersten Speicherknoten N41 gekoppelt, und der neunte Schalttransistor vom n-Kanal-Anreicherungstyp ist zwischen den zweiten Speicherknoten N42 und die Quelle für den Massespannungspegel geschaltet.
Der Einschreibmodus und der Herauslesemodus sowie der Rückstellmodus des Betriebs an den Speicherzellen M11 bis M1n und Mm1 bis Mmn ist ähnlich wie bei der ersten Ausführungsform, und daher wird im folgenden keine Beschreibung gegeben. Der Rückstellmodus der Operation an den Speicherzellen M21 bis M2n unterscheidet sich von dem der anderen Speicherzellen. Wenn nämlich das zweite Rückstell-Steuersignal auf den aktiv niederen Spannungspegel geht und demgemäß das komplementäre Signal auf den hohen Spannungspegel steigt, werden die achten und neunten Schalttransistoren Q61 und Q62 laufend eingeschaltet, um zwischen den ersten und zweiten Speicherknoten N41 und N42 und den positiven und Massespannungsqueiien einen Stromweg zu schaffen. Dann wird der erste Speicherknoten N41 auf den positiven Spannungspegel Vcc geladen und der zweite Speicherknoten N42 wird auf den Massespannugspegel entladen. Der Massespannungspegel am zweiten Speicherknoten N42 wird durch die dritte Inverterschaltung IV3 in den positiven Spannungspegei Vcc umgewandelt, und ein vorbestimmter Rückstellpegel ist dem Pegel logisch "1" für die Speicherzellen M21 bis M2n äquivalent. Infolge der ersten und zweiten Arten der Rückstellschaltung, werden zwei Arten von Bitketten, d.h. (000.. .0) und (111 ...1) in dem Speicherzellenfeld 32 bei Beendigung des Rückstelimodus der Operation erzeugt.

Dritte Ausführungsform

Es wird nun auf die Fig. 8 der Zeichnungen Bezug genommen, die eine statische Direktzugriffsspeicheranordnung gemäß der vorliegenden Erfindung zeigt, die durch eine Rückstelleinheit gekennzeichnet ist, welche einen Rückstellpegel von entweder logisch "1" oder "0" an jeder der Speicherzellen M11 bis Mmn erzeugt. Die anderen Schaltungskomponenten und Transistoren sind mit den gleichen Bezugsziffern und Markierungen wie in den Figuren 3 und 4 verwendet, bezeichnet, ohne daß sie detailliert beschrieben werden.
Die Rückstelleinheit hat die Rückstellsteuerschaltung 38, die auf das Rückstellsignal mit aktiv niederem Spannungspegel anspricht, und die Rückstellsteuerschaltung 38 erzeugt das erste Rückstell steuersignal, das der Schreibsteuerschaltung 34 zugeführt wird, und ein drittes Steuersignal CTL3, das einer Umschalt-Schaltung 81 zugeführt wird. Bei diesem Beispiel dient das dritte Steuersignal CTL3 als ein Aktivierungssignal. Mit dem dritten Steuersignal CTL3 wird die Umschaltschaltung 81 aktiviert, um auf ein Rückstellpegelsignal anzusprechen, das einen Rückstellpegel von entweder logisch "1" oder "0" angibt. Wenn das Rückstellpegelsignal, das logisch "1" angibt, einem Anschluß R11 zugeführt wird, treibt die Umschaltschaltung 81 die vierte Steuersignalleitung CTL4 auf einen aktiv hohen Spannungspegel. Die Umschaltschaltung 81 treibt jedoch eine fünfte Steuersignalleitung CTL5 auf einen aktiv hohen Spannungspegel bei gleichzeitigem Vorhandensein von dem dritten Steuersignal CTL3 und dem Rückstellpegelsignal, das logisch "0" angibt. Somit treibt die Umschaltschaltung 81 eine der vierten und fünften Steuerleitungen CTL4 und CTL5 in Abhängigkeit von dem Rückstellpegelsignal am Anschluß RL.
Die Rückstelleinheit hat weiterhin eine Vielzahl von Rückstellschaltungen, die jeweils den Speicherzellen M11 bis Mmn zugeordnet sind, und jede der Rückstellschaltungen hat einen zehnten Schalttransistor Q91, der zwischen den Speicherknoten N41 und die Quelle für den Massespannungspegel gekoppelt ist, und einen elften Schalttransistor Q92, der zwischen den zweiten Speicherknoten N42 und die Quelle für den Massespannungspegel gekoppelt ist. Bei diesem Beispiel sind beide, der zehnte und der elfte Schalttransitor, Q91 und Q92, ein n-Kanal-Feideffekttransistor vom Anreicherungstyp.
Da entweder die vierte oder die fünfte Steuersignalleitung CTL4 oder CTL5 auf den aktiv hohen Spannungspegel geschoben wird, schalten der elfte oder zehnte Schalttransistor Q92 oder Q91 ein, um zwischen dem zweiten oder ersten Speicherknoten N42 oder N41 und der Quelle für den Massespannungspegel einen Stromweg zu schaffen. Wenn der erste Speicherknoten N41 an Masse gelegt ist, speichert die Speicherschaltung 41 den Rückstellpegel äquivalent dem Pegel logisch "0". Der Massespannungspegel am zweiten Speicherknoten N42 führt jedoch zu dem Rückstellpegel äquvalent dem Pegel logisch "1". Somit ermöglicht die Rückstelleinheit, die in der in der Fig. 9 gezeigten statischen Direktzugriffsspeicheranordnung eingebaut ist, daß die Speicherzellen M11 bis Mmn entweder auf den Pegel logisch "1" oder "0" in Abhängigkeit von dem Rückstellpegelsignal rückgestellt werden.
Obwohl bestimmte Ausführungsformen der Erfindung gezeigt und beschrieben worden sind, ist klar für den Fachmann zu ersehen, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne daß vom Umfang der vorliegenden Erfindung abgewichen wird. Beispielsweise ist die Speicherschleife durch zwei Inverterschaltungen gebildet, und jede Inverterschaltung kann durch eine Reihenkombination aus einem p-Kanal-Feldeffekttransistor und einem n-Kanal-Feldeffekttransistor bestehen, wobei die Gateelektroden mit dem gemeinsamen Drainknoten der anderen Reihenkombination gekoppelt sind. Es kann jedoch auch eine andere Speicherschaltung von einem Direktzugriffstyp bei einer anderen Haibleiterspeicheranordnung verwendet werden. Darüberhinaus bildet die Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung per se eine integrierte Schaltung. Die vorliegende Erfindung kann jedoch auch zu einer Speicherzelleneinheit gehören, die zusammen mit anderen elektrischen und/oder elektronischen Schaltungen integriert ist. Die n- Kanal-Feldeffekttransistoren und p-Kanal-Feldeffekttransistoren können jeweils durch p-Kanal-Feldeffektransistoren bzw. n-Kanal-Feldeffekttransistoren ersetzt sein.

Claims

1. Halbleiterspeicheranordnung mit

a) einem Speicherzellenfeld (32) mit einer Vielzahl von Speicherzellen (M11 bis Mmn), die in Zeilen und Spalten angeordnet sind, und jeweilige Speicherschaltungen (41) zum Speichern von Datenbits in wiedereinschreibbarer Art und Weise haben, die jeweils auf einem ersten oder zweiten Logikpegel sind,

b) einer Ausleseeinheit (371 bis 37n), die zum selektiven Herauslesen der Datenbits aus den Speicherzellen betrieben werden kann,

c) einer Einschreibeeinheit (35/351 bis 35n/361 bis 36n/WD11-WDn1/WD12-WDn2), die zum selektiven Einschreiben von Datenbits in die Speicherzellen betrieben werden kann,

d) einer Rückstelleinheit mit einer Anzahl von Rückstell schaltungen (Q46/Q47; Q51/Q52; Q46/Q47/Q61/Q62; Q91/Q92), die jeweils an die Speicherschaltungen gekoppelt sind und auf ein externes Rückstell-Steuersignal ansprechen, um zu bewirken, daß die Rückstellschaltungen laufend die Rückstell-Datenbits den Speicherzellen zuführen,

wobei jede der Anzahl Speicherzellen aufweist

eine Speicherschaltung (41) zum Speichern eines der Datenbits, und

eine Wiedereinschreibschaltung (Q46/Q47), die der Speicherschaltung (41) zugeordnet ist, zum Einschreiben eines der Rücksteil-Datenbits in die Speicherschaltung (41) bei einem Rückstellmodus,

dadurch gekennzeichnet, daß jede der Vielzahl Speicherzellen weiterhin eine Umschaltschaltung (Q41/Q44) hat, die zwischen die Speicherschaltung und die Einschreibeinheit gekoppelt ist, und auf ein Steuersignal (WE1-WEn) anspricht, das von der Einschreibeinheit zugeführt wird, um im Rückstellmodus abgeschaltet zu werden.