JP2667941B2 - メモリセル回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリセル回路に関し、
特に書き込みポートと読み出しポートとが独立してアク
セスできるマルチポートメモリに関する。

【０００２】

【従来の技術】

Ａ．従来の技術 （Ａ−１）第１従来例 図３２は、書き込みポート１つと読み出しポート１つと
を有する従来のマルチポートメモリのメモリセル１７ａ
の構成例を示した回路図である。記憶回路２１は、イン
バータ回路１４ａ，１４ｂのそれぞれの出力端子を他方
のインバータ回路の入力端子に接続したフリップフロッ
プ回路で構成され、データを記憶する。よって、記憶回
路２１に記憶されているデータはインバータ回路１４
ａ，１４ｂのそれぞれの出力端子２０１ａ，２０１ｂに
おいて、互いに相補的に現れる。

【０００３】図３３及び図３４は図３２中で用いられて
いるインバータ回路の構成及びその動作を説明する図で
ある。図３３はインバータ回路１４の論理シンボル図で
あり、図３４はインバータ回路１４をＭＯＳトランジス
タで構成した例を示した回路図である。

【０００４】図３４において、ＰチャンネルＭＯＳトラ
ンジスタ５１とＮチャンネルＭＯＳトランジスタ５２の
各々のゲート、ドレインはそれぞれ共通に接続される。
トランジスタ５１のソースには電源線１１１が接続さ
れ、ＶＤＤ電位が与えられる。また、トランジスタ５２
のソースには接地線１１２が接続され、ＧＮＤ電位が与
えられる。このようにして構成されたインバータ回路１
４の入力端子２０２には各トランジスタ５１，５２のゲ
ートが共通に接続され、出力端子２０１には各トランジ
スタ５１，５２のドレインが共通に接続される。

【０００５】インバータ回路１４の入力端子２０２に
「Ｌ」レベルのデータ即ちＧＮＤ電位が与えられると、
トランジスタ５１が導通状態、トランジスタ５２が遮断
状態となり、出力端子２０１はＶＤＤ電位にドライブさ
れる。即ち、入力した「Ｌ」レベルのデータとは逆の
「Ｈ」レベルのデータが出力される。逆に、入力端子２
０２に「Ｈ」レベルのデータ即ちＶＤＤ電位が与えられ
ると、トランジスタ５１が遮断状態、トランジスタ５２
が導通状態となり、出力端子２０１はＧＮＤ電位にドラ
イブされる。即ち、入力した「Ｈ」レベルのデータとは
逆の「Ｌ」レベルのデータが出力される。

【０００６】図３２に戻って、例えばインバータ回路１
４ａの出力が「Ｌ」レベルであれば、インバータ回路１
４ｂの入力は「Ｌ」レベルとなり、その出力は「Ｈ」レ
ベルになる。即ち、記憶回路２１の端子２０１ａ，２０
１ｂの値は各々「Ｌ」レベル、「Ｈ」レベルになる。こ
のようにしてフリップフロップ回路で構成された記憶回
路２１の端子２０１ａ，２０１ｂにおいて、データを保
持することができる。

【０００７】上記記憶回路２１には、書き込みポートに
与えられたデータをメモリセルに書き込むための書き込
みアクセスゲートを設け、書き込みデータを伝達するた
めの書き込みビット線１９１ａ，１９１ｂ、所望のメモ
リセルを選択するための書き込みワード線１８１を接続
する。

【０００８】書き込みアクセスゲートはＮチャンネルＭ
ＯＳトランジスタ１３ａ，１３ｂで構成される。トラン
ジスタ１３ａのドレインを、記憶回路２１の端子２０１
ａに接続し、そのソースを書き込みビット線１９１ａに
接続し、そのゲートは書き込みワード線１８１に接続す
る。同様にして、トランジスタ１３ｂのドレインを、記
憶回路２１の他方の端子２０１ｂに接続し、そのソース
を書き込みビット線１９１ｂに接続し、そのゲートは書
き込みワード線１８１に接続する。

【０００９】更に、記憶回路２１に記憶されているデー
タを読み出すための読み出しバッファ回路２２ａが設け
られ、読み出すデータを伝達するための読み出しビット
線１９２、所望のメモリセルを選択するための読み出し
ワード線１８４を接続する。

【００１０】読み出しバッファ回路２２ａは、入力端子
２０２ｃ，出力端子２０１ｃを備えるインバータ回路１
４ｃと読み出しアクセスゲートであるＮチャンネルＭＯ
Ｓトランジスタ５０で構成される。トランジスタ５０の
ドレインを、インバータ回路１４ｃの出力端子２０１ｃ
に接続し、そのソースを読み出しビット線１９２に接続
し、そのゲートを読み出しワード線１８４に接続する。
インバータ回路１４ｃの入力端子２０２ｃを記憶回路２
１の端子２０１ｂに接続することで、記憶回路２１と読
み出しバッファ回路２２ａを接続し、メモリセル回路１
７ａが構成される。

【００１１】次に、上記メモリセルの動作について説明
する。データを書き込む場合、ビット線１９１ａ，１９
１ｂに接続された図示しない書き込みドライバ回路を用
いて、書き込むデータの値に応じてビット線１９１ａ，
１９１ｂを「Ｌ」レベルまたは「Ｈ」レベルにドライブ
する。ここでビット線１９１ａ，１９１ｂに与えられる
論理レベルは、互いに相補的な関係となるようにする。
即ち、ビット線１９１ａを「Ｌ」レベルにドライブする
ときは、ビット線１９１ｂを「Ｈ」レベルにドライブ
し、逆にビット線１９１ａを「Ｈ」にドライブするとき
は、ビット線１９１ｂを「Ｌ」レベルにドライブする。

【００１２】その後、ワード線１８１を「Ｈ」レベルに
することによって、アクセスゲート１３ａ，１３ｂが導
通状態となる。従って、データを保持している記憶回路
２１の端子２０１ａとビット線１９１ａが電気的に接続
され、記憶回路２１の端子２０１ｂとビット線１９１ｂ
とが電気的に接続される。

【００１３】これにより、記憶回路２１の端子２０１
ａ，２０１ｂにおける論理レベルは、保持されていたデ
ータの論理レベルとは関係なく、各々ビット線１９１
ａ，１９１ｂに与えられている論理レベルと等しくな
る。以上の動作で書き込みが完了する。

【００１４】書き込み完了後、ワード線１８１を「Ｌ」
レベルにすれば、アクセスゲート１３ａ，１３ｂが遮断
され、書き込んだデータが記憶回路２１において保持さ
れる。その後、ビット線１９１ａ，１９１ｂの値が変化
しても、ビット線１９１ａ，１９１ｂと記憶回路２１と
は電気的に非接続状態であるので、保持されているデー
タの論理レベルが変わることはない。

【００１５】次にデータの読み出しについて説明する。
ワード線１８４を「Ｈ」レベルにすることによって、ア
クセスゲート５０が導通状態となる。従って、読み出し
バッファ回路２２ａを構成するインバータ回路１４ｃの
出力端子２０１ｃとビット線１９２とが電気的に接続さ
れ、ビット線１９２に与えられる論理レベルは端子２０
１ｃに与えられる論理レベル（記憶回路２１の端子２０
１ｂにおいて記憶されているデータの論理レベルと相補
的な論理レベル）へとドライブされる。

【００１６】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、ビット線１９２に読み出されたデータが次
段の回路へドライブされる。以上の動作で読み出しが完
了する。

【００１７】読み出し完了後、ワード線１８４を「Ｌ」
レベルにすれば、アクセスゲート５０は遮断状態となっ
て、ビット線１９２は読み出しバッファ回路２２ａと電
気的に非接続状態となる。

【００１８】このように、読み出しバッファ回路２２ａ
をメモリセル１７ａの内部に設けることによって、読み
出し動作による記憶データの破壊が防止されている。ま
た、データの読み出しと書き込みは、独立した別々のポ
ートから行うため、読み出し動作と書き込み動作を同時
に行うことも可能である。

【００１９】（Ａ−２）第２従来例 図３５は、第１従来例に示した読み出しバッファ回路２
２ａのアクセスゲート５０をＣＭＯＳトランジスタペア
に変更した場合を示す回路図である。

【００２０】以下、メモリセル１７ｂの回路構成につい
て説明する。記憶回路２１は第１従来例と同様に構成さ
れる。読み出しバッファ回路２２ｂは、インバータ回路
１４ｃと読み出しアクセスゲートであるＰチャンネルＭ
ＯＳトランジスタ５４、ＮチャンネルＭＯＳトランジス
タ５３とで構成される。

【００２１】トランジスタ５３，５４のドレインはイン
バータ回路１４ｃの出力端子２０１ｃに共通に接続さ
れ、いずれのソースも読み出しビット線１９２に共通に
接続される。トランジスタ５３，５４のゲートは読み出
しワード線１８４，１８５に各々接続されている。

【００２２】インバータ回路１４ｃの入力端子２０２ｃ
を記憶回路２１の端子２０１ｂに接続することで、記憶
回路２１と読み出しバッファ回路２２ｂを接続し、メモ
リセル回路１７ｂが構成されている。

【００２３】上記メモリセル回路の動作において、デー
タの書き込みは第１従来例と同じであるので、データの
読み出しについて説明する。読み出しワード線１８４，
１８５は非反転、反転信号を各々伝達する互いに相補的
な関係にある。ワード線１８４を「Ｈ」レベル、ワード
線１８５を「Ｌ」レベルにすることによって、アクセス
ゲート５３，５４が導通状態となる。

【００２４】従って、読み出しバッファ回路２２ｂを構
成するインバータ回路１４ｃの出力端子２０１ｃと、ビ
ット線１９２とが電気的に接続され、ビット線１９２に
与えられる論理レベルは端子２０１ｃ（記憶回路２１の
端子２０１ｂにおいて記憶されているデータの論理レベ
ルと相補的な論理レベル）に与えられる論理レベルへと
ドライブされる。

【００２５】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、ビット線１９２に読み出されたデータは次
段の回路にドライブされる。以上の動作で読み出しが完
了する。

【００２６】読み出し完了後、ワード線１８４を「Ｌ」
レベル、１８５を「Ｈ」レベルにすれば、アクセスゲー
ト５３，５４は遮断状態となり、ビット線１９２は読み
出しバッファ回路２２ｂと電気的に非接続状態となる。

【００２７】（Ａ−３）第３従来例 図３６は、第２従来例で示したメモリセルの変形例を示
す回路図である。以下、メモリセル１７ｃの回路構成に
ついて説明する。記憶回路２１は第１従来例と同じ構成
である。読み出しバッファ回路２２ｃは、Ｐチャンネル
トランジスタ５５，５６、及びＮチャンネルＭＯＳトラ
ンジスタ５７，５８で構成される。

【００２８】トランジスタ５６のソースと５５のドレイ
ンとは共通に接続され、トランジスタ５５のソースは電
源線１１１に接続されてＶＤＤ電位が与えられる。トラ
ンジスタ５７のソースと５８のドレインとは共通に接続
され、トランジスタ５７のソースは接地線１１２に接続
されてＧＮＤ電位が与えられる。そしてトランジスタ５
５，５８のゲートは共通に接続されて読み出しバッファ
回路２２ｃが構成される。

【００２９】トランジスタ５７，５６のゲートは各々ワ
ード線１８４，１８５に接続される。そしてトランジス
タ５５，５８のゲートを共通して記憶回路２１の端子２
０１ｂと接続することによって、記憶回路２１と読み出
しバッファ回路２２ｃを接続し、メモリセル回路１７ｃ
が構成される。

【００３０】メモリセル回路１７ｃの動作において、デ
ータの書き込みは第１従来例と同じであり、データの読
み出しについて説明する。読み出しワード線１８４，１
８５は第２従来例と同様に、非反転、反転信号を各々伝
達する互いに相補的な関係にある。ワード線１８４を
「Ｈ」レベル、ワード線１８５を「Ｌ」レベルにするこ
とによって、トランジスタ５６，５７は導通状態とな
る。

【００３１】この時、記憶回路２１の端子２０１ｂに与
えられる論理レベルが「Ｌ」レベルの場合は、トランジ
スタ５５は導通状態、５８は遮断状態となる。即ち、ビ
ット線１９２はＶＤＤ電位にドライブされ、「Ｈ」レベ
ルのデータが読み出される。

【００３２】一方、トランジスタ５６，５７が導通状態
であって、記憶回路２１の端子２０１ｂの値が「Ｈ」レ
ベルの場合は、トランジスタ５５は遮断状態、５８は導
通状態となる。即ち、ビット線１９２はＧＮＤ電位にド
ライブされ、「Ｌ」レベルのデータが読み出される。

【００３３】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、ビット線１９２に読み出されたデータは次
段の回路にドライブされる。以上の動作で読み出しが完
了する。

【００３４】読み出し完了後、ワード線１８４を「Ｌ」
レベル、１８５を「Ｈ」レベルにすれば、トランジスタ
５６，５７は遮断状態となってビット線１９２は、読み
出しバッファ回路２２ｃと電気的に非接続状態となる。

【００３５】

【発明が解決しようとする課題】第１従来例で示したメ
モリセル回路１７ａは、１本の読み出しビット線１８４
を用いて「Ｈ」レベルと「Ｌ」レベルの両方のデータを
読み出すものである。しかし、読み出しアクセスゲート
をＮチャンネルＭＯＳトランジスタ５０のみで構成して
いるため、「Ｈ」レベルのデータを完全に伝達すること
ができない。

【００３６】即ち、「Ｈ」レベルのデータを読み出す場
合、読み出しバッファ回路２２ａのインバータ回路１４
ｃの出力がＶＤＤ電位（「Ｈ」レベル）であっても、Ｎ
チャンネルＭＯＳトランジスタ５０を介した読み出しビ
ット線１９２の電位は、ＶＤＤ電位からＭＯＳトランジ
スタ５０のしきい値電圧の分だけ下がった電位までしか
ドライブできない。

【００３７】このようにＶＤＤ電位を完全に伝達するこ
とができないと、ＶＤＤ電位を与える電源電圧が低くな
るにつれて十分な動作マージンが確保できなくなり、場
合によっては誤動作してしまう危険性がある。即ち、第
１の従来例が有する第１の問題点として、「Ｈ」レベル
のデータを読み出しているのにもかかわらず、ビット線
１９２に与えられる電位がＶＤＤ電位まで完全に上がら
ないため、記憶回路２１が記憶するデータの論理レベル
とは逆の論理レベルを次段の回路にドライブしてしまう
危険性がある。

【００３８】また、「Ｈ」レベルのデータを読み出しビ
ット線１９２に読み出す場合、インバータ回路１４ｃを
構成するＰチャンネルＭＯＳトランジスタ５１によって
読み出しビット線１９２がドライブされるが、アクセス
ゲートであるＰチャンネルＭＯＳトランジスタ５０を介
してドライブするために、トランジスタ５０での遅延が
アクセスタイムに加わってしまう。即ちアクセスタイム
の高速化を図る上でトランジスタ５０が障害となるとい
う、第２の問題点があった。

【００３９】第２従来例は第１の問題点を解決するよう
に構成されている。つまりアクセスゲートとしてＰチャ
ンネルＭＯＳトランジスタ５４とＮチャンネルＭＯＳト
ランジスタ５３の両方を用いたＣＭＯＳトランジスタペ
アのトランスファーゲートが用いられている。

【００４０】このため、「Ｈ」レベルのデータを読み出
しビット線１９２に読み出す場合、読み出しビット線１
９２はＶＤＤ電位まで完全にドライブされ、動作マージ
ンについては問題はなくなる。しかし、第１従来例の場
合と同様、アクセスゲートを介してドライブされるため
に、アクセスゲートでの遅延がアクセスタイムに加わる
という第２の問題点は残ってしまう。

【００４１】第３従来例においても、動作マージンにつ
いては改善されている。しかし、ＶＤＤ電位あるいはＧ
ＮＤ電位とビット線１９２との間にはトランジスタが２
個直列に接続されているため、遅延時間が大きいという
問題点が残った。

【００４２】読み出しビット線１９２に「Ｈ」のデータ
を読み出す場合には、ＰチャンネルＭＯＳトランジスタ
５５，５６を介してＶＤＤ電位にドライブされる。一般
的にＮチャンネルＭＯＳトランジスタよりもＰチャンネ
ルＭＯＳトランジスタは動作速度の遅いために、この場
合には特に問題となる。

【００４３】以上を整理すると、従来のメモリセル回路
では読み出し動作の際、（１）動作マージンを十分確保
することができず安定した読み出し動作ができない、
（２）ビット線をドライブする読み出しバッファ回路で
の遅延時間が大きく、結果としてアクセスタイムが遅く
なる、という問題があった。

【００４４】本発明は、上記の問題点を解決するために
提案されたものであり、メモリセル内部に設けた読み出
しバッファ回路において、読み出しビット線の電位をＶ
ＤＤ電位にドライブする能力を高めた回路構成とするこ
とにより、アクセスタイムの高速化を図ったマルチポー
トメモリのメモリセル回路を提供することを目的とす
る。

【００４５】

【課題を解決するための手段】この発明にかかるメモリ
セル回路の第１の態様は、互いに相補的な第１及び第２
の論理値のいずれかをとる記憶論理を記憶し、記憶論理
を出力する正出力端を有する記憶手段と、少なくとも一
つの読み出し手段と、を備える。そして読み出し手段の
各々は、出力端子と、第１の論理値に対応する電位を有
する第１の電位点と、第２の論理値に対応する電位を有
する第２の電位点と、出力端子に記憶論理と同一の論理
である出力論理を与えるか、出力端子をフローティング
の状態にするか、を制御する制御信号を与える制御端子
と、第１の電位点及び出力端子にそれぞれ接続された第
１及び第２の電流電極並びに制御電極を有する第１のＭ
ＯＳトランジスタと、第１の電流電極と、出力端子に接
続された第２の電流電極と、制御信号が与えられる制御
電極とを有し、制御信号によって駆動される第２のＭＯ
Ｓトランジスタと、記憶論理と相補的な反転記憶論理が
与えられる制御電極と、第２の電位点及び出力端子との
間において第２のＭＯＳトランジスタと直列に接続され
る第１及び第２の電流電極を有する第３のＭＯＳトラン
ジスタと、制御信号によって駆動され、記憶論理に基づ
いて第１のＭＯＳトランジスタを駆動する駆動信号を第
１のＭＯＳトランジスタの制御電極に与える論理回路
と、を有するものである。

【００４６】望ましくは、駆動信号は、記憶論理と相補
的な信号である。

【００４７】望ましくは、第１のＭＯＳトランジスタは
第１導電型であり、第２及び第３のＭＯＳトランジスタ
は第１導電型と相補的な第２導電型である。

【００４８】望ましくは、反転記憶論理として第３のＭ
ＯＳトランジスタの制御電極には駆動信号が与えられ
る。

【００４９】あるいは、望ましくは、記憶手段は記憶論
理と相補的な論理値を出力する反出力端を更に有し、第
３のＭＯＳトランジスタの制御電極には、反出力端が接
続される。

【００５０】望ましくは、駆動信号は、記憶論理と相補
的な信号である。

【００５１】望ましくは、第１のＭＯＳトランジスタは
第１導電型であり、第２及び第３のＭＯＳトランジスタ
は第１導電型と相補的な第２導電型である。

【００５２】この発明にかかるメモリセル回路の第２の
態様は、互いに相補的な第１及び第２の論理値のいずれ
かをとる記憶論理を記憶し、記憶論理を出力する正出力
端を各々が有する一組の記憶手段と、少なくとも一つの
読み出し手段と、を備える。そして読み出し手段の各々
は、出力端子と、第１の論理値に対応する電位を有する
第１の電位点と、第２の論理値に対応する電位を有する
第２の電位点と、記憶手段と対応し、出力端子に記憶論
理と同一の論理である出力論理を与えるか、出力端子を
フローティングの状態にするか、を制御する一組の制御
信号を与える一組の制御端子と、少なくとも一つの第１
のＭＯＳトランジスタと、記憶手段と対応する一組の第
２のＭＯＳトランジスタと、一組の第２のＭＯＳトラン
ジスタの第１電流電極と第２の電位点との間に直列に接
続される、少なくとも一つの第３のＭＯＳトランジスタ
と、一組の制御信号によって、複数の記憶論理から一の
記憶論理を選択し、これに基づいて第１のＭＯＳトラン
ジスタを駆動する駆動信号を第１のＭＯＳトランジスタ
の制御電極に与える論理回路と、を有する。そして第１
のＭＯＳトランジスタはその各々が第１の電位点及び出
力端子にそれぞれ接続された第１及び第２の電流電極並
びに制御電極を有し、第２のＭＯＳトランジスタはその
各々が、第１の電流電極と、出力端子に接続された第２
の電流電極と、制御信号が与えられる制御電極とを有
し、第３のＭＯＳトランジスタはその各々が、一の記憶
論理と相補的な反転記憶論理が与えられる制御電極と、
第１及び第２の電流電極を有する。

【００５３】望ましくは、第１のＭＯＳトランジスタは
第１導電型であり、第２及び第３のＭＯＳトランジスタ
は第１導電型と相補的な第２導電型である。

【００５４】望ましくは、駆動信号は、一の記憶論理と
相補的な信号である。

【００５５】望ましくは、反転記憶論理として第３のＭ
ＯＳトランジスタの制御電極には駆動信号が与えられ
る。

【００５６】望ましくは、第１のＭＯＳトランジスタは
単数である。

【００５７】この発明にかかるメモリセル回路の第３の
態様は、互いに相補的な第１及び第２の論理値のいずれ
かをとる記憶論理を記憶し、記憶論理を出力する正出力
端を有する記憶手段と、読み出し手段と、を備える。そ
して読み出し手段は、出力端子と、第１の論理値に対応
する電位を有する第１の電位点と、第２の論理値に対応
する電位を有する第２の電位点と、出力端子に記憶論理
と同一の論理である出力論理を与える場合には第１の論
理値をとり、出力端子をフローティングの状態にする場
合には第２の論理値をとる制御信号を与える制御端子
と、第１の電位点及び出力端子にそれぞれ接続された第
１及び第２の電流電極並びに制御電極を有する第１のＭ
ＯＳトランジスタと、第２の電位点及び出力端子にそれ
ぞれ接続された第１及び第２の電流電極並びに制御電極
を有する第２のＭＯＳトランジスタと、制御信号及び記
憶論理に基づいて、第１及び第２のＭＯＳトランジスタ
の少なくとも一方を遮断状態にする第１及び第２の遮断
信号をそれぞれ第１及び第２のＭＯＳトランジスタの制
御電極に与える論理回路と、を有する。

【００５８】望ましくは、第１のＭＯＳトランジスタは
第１導電型であり、第２のＭＯＳトランジスタは第１導
電型と相補的な第２導電型である。

【００５９】望ましくは、制御信号が、出力端子に記憶
論理と同一の出力論理である出力論理を与えるとの制御
を行う場合には、第１の遮断信号及び第２の遮断信号は
互いに相補的であり、制御信号が、出力端子をフローテ
ィングの状態にするとの制御行う場合には、第１の遮断
信号及び第２の遮断信号はいずれも記憶論理と相補的な
信号である。

【００６０】

【作用】この発明にかかるメモリセル回路の第１及び第
２の態様において、第１のＭＯＳトランジスタは出力端
子を第１の電位点へ接続する。第３のＭＯＳトランジス
タは記憶論理と相補的な反転記憶論理によって制御さ
れ、出力端子を第２の電位点へ接続する。第２のＭＯＳ
トランジスタは第３のＭＯＳトランジスタと直列に接続
され、制御信号によってそのオン・オフが制御される。

【００６１】この発明にかかるメモリセル回路の第３の
態様において、第１及び第２のＭＯＳトランジスタは出
力端子をそれぞれ第１及び第２の電位点へ接続する。第
１及び第２のＭＯＳトランジスタはそれぞれ第１及び第
２の遮断信号に従ってオン・オフし、少なくとも一方が
常にオフしている。

【００６２】

【実施例】

Ｂ．一の導電型のトランジスタに対する改善を行う実施
例の説明 通常、ＰチャネルＭＯＳトランジスタの方がＮチャネル
ＭＯＳトランジスタよりもその動作が遅いため、Ｐチャ
ネルＭＯＳトランジスタについての改善が望ましい。よ
って、以下に述べる第１乃至第１０実施例については、
ＰチャネルＭＯＳトランジスタの部分に着目してこの発
明を適用した場合を中心にして説明する。

【００６３】しかし、幾つかの実施例において補足説明
がされるように、この発明はＰチャネルＭＯＳトランジ
スタについての改善のみに用いられるものではない。

【００６４】（Ｂ−１）第１実施例 図１は、書き込みポート１つと読み出しポート１つを有
するマルチポートメモリのメモリセル回路１７１の構成
を示した回路図である。

【００６５】メモリセル回路１７１は記憶回路２１と、
読み出しバッファ回路２２１とを備えている。

【００６６】記憶回路２１は、インバータ回路１４ａ，
１４ｂの各々の出力端子２０１ａ，２０１ｂを他方のイ
ンバータ回路の入力端子に接続したフリップフロップ回
路で構成され、データを記憶する。記憶回路２１には、
書き込みポートに与えられたデータをメモリセル回路に
書き込むための書き込みアクセスゲートが設けられ、書
き込みデータを伝達するための書き込みビット線１９１
ａ，１９１ｂ、所望のメモリセル回路を選択するための
書き込みワード線１８１が接続される。

【００６７】書き込みアクセスゲートはＮチャンネルＭ
ＯＳトランジスタ１３ａ，１３ｂで構成される。トラン
ジスタ１３ａのドレインは記憶回路２１の端子２０１ａ
に接続され、そのソースは書き込みビット線１９１ａに
接続される。そして、そのゲートは書き込みワード線１
８１に接続される。

【００６８】同様にして、トランジスタ１３ｂのドレイ
ンは記憶回路２１の端子２０１ｂに接続され、そのソー
スは書き込みビット線１９１ｂに接続される。そして、
そのゲートは書き込みワード線１８１に接続する。

【００６９】更に、記憶回路２１に記憶されているデー
タを読み出すための読み出しバッファ回路２２１が設け
られ、読み出すデータを伝達するための読み出しビット
線１９２、所望のメモリセル回路を選択するための読み
出しワード線１８２が接続される。

【００７０】読み出しバッファ回路２２１はＮＡＮＤゲ
ート１５、ＰチャンネルＭＯＳトランジスタ１２３、Ｎ
チャンネルＭＯＳトランジスタ１３３，１３４で構成さ
れる。

【００７１】トランジスタ１２３のソースは電源線１１
１に接続されてＶＤＤ電位が与えられ、トランジスタ１
３３のソースは接地線１１２に接続されてＧＮＤ電位が
与えられる。トランジスタ１３４のソースはトランジス
タ１３３のドレインと接続され、トランジスタ１２３，
１３４のドレインはビット線１９２に共通に接続され
る。トランジスタ１２３，１３３のゲートはＮＡＮＤゲ
ート１５の出力端子２０３に共通に接続され、トランジ
スタ１３４のゲートはワード線１８２に接続される。Ｎ
ＡＮＤゲート１５の一方の入力端子２０４には記憶回路
２１の端子２０１ｂが接続され、他方の入力端子２０５
にはトランジスタ１３４のゲートが接続される。

【００７２】図２及び図３は図１中で示すＮＡＮＤゲー
ト１５の構成及びその動作を説明する図である。図２は
ＮＡＮＤゲート１５の論理シンボル図であり、図３はＮ
ＡＮＤゲート１５をＭＯＳトランジスタで構成した例を
示した回路図である。

【００７３】図３において、ＰチャンネルＭＯＳトラン
ジスタ１２１，１２２のドレインは出力端子２０３に共
通に接続される。また、各々のソースはいずれも電源線
１１１に接続されて、ＶＤＤ電位が与えられる。Ｎチャ
ンネルＭＯＳトランジスタ１３２のソースはＮチャンネ
ルＭＯＳトランジスタ１３１のドレインと接続される。
そしてトランジスタ１３１のソースには接地線１１２が
接続されてＧＮＤ電位が与えられ、トランジスタ１３２
のドレインは、出力端子２０３に接続される。

【００７４】トランジスタ１２１と１３１の各々のゲー
トは入力端子２０４に共通して接続され、トランジスタ
１２２と１３２の各々のゲートは入力端子２０５に共通
して接続されてＮＡＮＤゲート１５が構成される。

【００７５】次に、ＮＡＮＤゲート１５の動作について
説明する。ＮＡＮＤゲート１５の入力端子２０４に
「Ｌ」レベルのデータ（ＧＮＤ電位）が与えられると、
トランジスタ１２１が導通状態、トランジスタ１３１が
遮断状態となり、入力端子２０５の値にかかわらず出力
端子２０３はＶＤＤ電位にドライブされ、「Ｈ」レベル
のデータが出力される。

【００７６】同様に、入力端子２０５に「Ｌ」レベルの
データ（ＧＮＤ電位）が与えられた場合は、トランジス
タ１２２が導通状態、トランジスタ１３２が遮断状態と
なり、入力端子２０４の値にかかわらず出力端子２０３
はＶＤＤ電位にドライブされ、「Ｈ」レベルのデータが
出力される。

【００７７】入力端子２０４，２０５の双方に「Ｈ」レ
ベルのデータが与えられた場合は、トランジスタ１２
１，１２２が遮断状態、トランジスタ１３１，１３２が
導通状態となり、出力端子２０３はＧＮＤ電位にドライ
ブされ、「Ｌ」レベルのデータが出力される。

【００７８】即ちＮＡＮＤゲート１５は、少なくとも２
つの入力端子２０４，２０５のどちらか一方に「Ｌ」レ
ベルのデータが与えられると出力は「Ｈ」レベルにな
り、共に「Ｈ」レベルのデータが与えられた場合のみ
「Ｌ」レベルのデータが出力されるように動作する。

【００７９】次に、図１に戻ってメモリセル回路１７１
の動作について説明する。データを書き込む場合は、第
１従来例と全く同じである。ビット線１９１ａ，１９１
ｂに接続された図示しない書き込みドライバ回路を用い
て、書き込むデータの値に応じてビット線１９１ａ，１
９１ｂを「Ｌ」レベルまたは「Ｈ」レベルにドライブす
る。

【００８０】ビット線１９１ａと１９１ｂは互いに相補
な関係となるようにドライブされる。即ち、ビット線１
９１ａを「Ｌ」レベルにドライブするときは、ビット線
１９１ｂを「Ｈ」レベルにドライブし、逆にビット線と
１９１ａを「Ｈ」にドライブするときは、ビット線１９
１ｂを「Ｌ」レベルにドライブする。

【００８１】その後、ワード線１８１を「Ｈ」レベルに
することによって、アクセスゲート１３ａ，１３ｂが導
通状態となる。これにより、データを保持していた記憶
回路２１の端子２０１ａとビット線１９１ａとが電気的
に接続され、記憶回路２１のの端子２０１ｂとビット線
１９１ｂとが電気的に接続される。よって記憶回路２１
の端子２０１ａ，２０１ｂに与えられる論理レベルは、
そこに保持されていたデータの論理レベルとは関係な
く、各々ビット線１９１ａ，１９１ｂに与えられる論理
レベルに等しくなる。以上の動作で書き込みが完了す
る。

【００８２】書き込み完了後、ワード線１８１を「Ｌ」
レベルにすることにより、アクセスゲート１３ａ，１３
ｂが遮断され、書き込んだデータの論理レベルが記憶回
路２１において保持される。その後、ビット線１９１
ａ，１９１ｂに与えられる論理レベルが変化しても、ビ
ット線１９１ａ，１９１ｂと記憶回路２１とは電気的に
非接続状態であるので、保持されているデータの論理レ
ベルが変わることはない。

【００８３】次にデータの読み出しについて説明する。
ワード線１８２を「Ｈ」レベルにすることによって、読
み出しバッファ回路２２１を構成するトランジスタ１３
４は導通状態となる。また、ＮＡＮＤゲート１５のワー
ド線１８２に接続された入力端子２０５の論理レベルが
「Ｈ」レベルとなり、ＮＡＮＤゲート１５はその出力端
子２０３に記憶回路２１の端子２０１ｂの値と相補的な
論理レベルを出力する。

【００８４】例えば、端子２０１ｂの論理レベルが
「Ｈ」レベルであると、ＮＡＮＤゲート１５の出力端子
２０３の論理レベルは「Ｌ」レベルとなる。よってトラ
ンジスタ１２３が導通状態、トランジスタ１３３が遮断
状態となって、ビット線１９２はＶＤＤ電位にドライブ
され、「Ｈ」レベルのデータが読み出される。

【００８５】逆に、端子２０１ｂの値が「Ｌ」レベルで
あると、ＮＡＮＤゲート１５の出力端子２０３の論理レ
ベルは「Ｈ」レベルとなる。トランジスタ１２３が遮断
状態、トランジスタ１３３が導通状態となり、またトラ
ンジスタ１３４も導通状態であることから、ビット線１
９２はＧＮＤ電位にドライブされる。つまり、「Ｌ」レ
ベルのデータがビット線１９２に読み出される。

【００８６】ビット線１９２には図示しないセンスアン
ブ回路が直接またはトランスファーゲートを介して接続
されており、読み出されたデータは次段の回路にドライ
ブされる。以上の動作で読み出しが完了する。

【００８７】読み出し完了後、ワード線１８２を「Ｌ」
レベルにすれば、ＮＡＮＤゲートの出力端子２０３の値
は「Ｈ」レベルとなり、トランジスタ１２３が遮断状態
となる。また、トランジスタ１３４も遮断状態となるた
め、ビット線１９２は、読み出しバッファ回路２２１と
電気的に非接続状態となる。

【００８８】このように、データの読み出しと書き込み
は、独立した別々のポートから行うため、読み出し動作
と書き込み動作を同時に行うことも可能である。また、
読み出しバッファ回路１７１をメモリセル回路２２１の
内部に設けることによって、読み出し動作による記憶デ
ータの破壊が防止されている。

【００８９】ビット線１９２は記憶回路２１の端子２０
１ｂに与えられる論理レベルに応じて「Ｈ」レベルと
「Ｌ」レベルとの間をフルスイングする。よって、電源
線１１１及び接地線１１２がそれぞれ与えるＶＤＤ電位
及びＧＮＤ電位の電位差が小さくなった場合でも、動作
マージンが大きく、安定してビット線１９２からの読み
出し動作を行うことができる。

【００９０】なお、ビット線１９２におけるフルスイン
グが可能であった第２及び第３従来例のような、相補的
な２本の読み出しワード線は必要とされないため、構成
する際に配線数が少なくて済む。

【００９１】また、読み出しバッファ回路２２１の最終
段において、ビット線１９２を「Ｈ」レベルにドライブ
する場合には、ビット線１９２と電源線１１１とを一つ
のＰチャンネルＭＯＳトランジスタ１２３で接続するの
で、高速動作が可能となる。

【００９２】第１実施例の変形例として、Ｎチャンネル
ＭＯＳトランジスタの動作速度の改良を行う場合の回路
図を図４に示す。図４におけるメモリセル回路１７１ｉ
は、図１に示した読み出しバッファ回路２２１の代わり
に読み出しバッファ回路２２１ｉを設けた構成となって
いる。但し、メモリセル回路１７１ｉには、読み出しワ
ード線１８２の代わりに、「Ｌ」レベルで読み出しバッ
ファ回路２２１ｉを駆動する信号が与えられる読み出し
ワード線１８２ｉが接続されている。

【００９３】読み出しバッファ回路２２１ｉは、ＮＯＲ
ゲート１５ｉ、ＮチャンネルＭＯＳトランジスタ１２３
ｉ、ＰチャンネルＭＯＳトランジスタ１３３ｉ，１３４
ｉで構成される。

【００９４】トランジスタ１２３ｉのソースは接地線１
１２に接続されてＧＮＤ電位が与えられ、トランジスタ
１３３ｉのソースは電源線１１１に接続されてＶＤＤ電
位が与えられる。トランジスタ１３４ｉのソースとトラ
ンジスタ１３３ｉのドレインとが接続され、トランジス
タ１２３ｉ，１３４ｉのドレインはビット線１９２に共
通に接続される。トランジスタ１２３ｉ，１３３ｉのゲ
ートはＮＯＲゲート１５ｉの出力端子に共通に接続さ
れ、トランジスタ１３４ｉのゲートはワード線１８２ｉ
に接続される。ＮＯＲゲート１５ｉの一方の入力端子に
は記憶回路２１の端子２０１ｂが接続され、他方の入力
端子にはトランジスタ１３４ｉのゲートが接続される。

【００９５】以上のようにして記憶回路２１と読み出し
バッファ回路２２１ｉとでメモリセル回路１７１ｉが構
成される。このような構成では第１実施例と相補的な動
作が行われる。ビット線１９２を「Ｌ」レベルにドライ
ブする場合には、ビット線１９２と接地線１１２とを一
つのＮチャンネルＭＯＳトランジスタ１２３ｉで接続す
るので、高速動作が可能となる。

【００９６】このような構成は、ＰチャンネルＭＯＳト
ランジスタのドライブ能力が大きい場合や、ビット線１
９２に接続されたセンスアンプ回路のしきい値が充分低
い場合に効果的である。

【００９７】（Ｂ−２）第２実施例 図５は、書き込みポート１つと読み出しポート１つを有
するマルチポートメモリのメモリセル回路１７２の構成
を示した回路図である。

【００９８】図５において、読み出しバッファ回路２２
２を構成するトランジスタ１３３のゲートが、ＮＡＮＤ
ゲート１５の出力端子２０３ではなく記憶回路２１の端
子２０１ａに接続された以外は、図１に示した第１実施
例であるメモリセル回路１７１と同じ構成である。

【００９９】以下、メモリセル回路１７２の動作につい
て説明する。データの書き込みは、第１実施例の場合と
全く同じである。

【０１００】データの読み出しの際には、ワード線１８
２を「Ｈ」レベルにする。これにより、読み出しバッフ
ァ回路２２２を構成するトランジスタ１３４が導通状態
となる。また、ＮＡＮＤゲート１５のトランジスタ１３
４のゲートに接続された入力端子２０５の論理レベルが
「Ｈ」レベルとなり、記憶回路２１の端子２０１ｂに与
えられた論理レベルと相補的な論理レベルがＮＡＮＤゲ
ート１５の出力端子２０３に出力される。

【０１０１】例えば、記憶回路２１の端子２０１ｂに与
えられた論理レベルが「Ｈ」レベルであると、ＮＡＮＤ
ゲート１５の出力端子２０３の論理レベルは「Ｌ」レベ
ルとなる。一方、記憶回路２１の端子２０１ａに与えら
れる論理レベルは「Ｌ」レベルであるから、トランジス
タ１２３が導通状態、トランジスタ１３３が遮断状態と
なり、ビット線１９２はＶＤＤ電位にドライブされる。
即ち「Ｈ」レベルのデータが読み出される。

【０１０２】逆に、端子２０１ｂに与えられる論理レベ
ルが「Ｌ」レベルであると、ＮＡＮＤゲート１５の出力
端子２０３の論理レベルは「Ｈ」レベルとなる。一方、
端子２０１ａに与えられる論理レベルは「Ｈ」レベルで
あるから、トランジスタ１２３が遮断状態、トランジス
タ１３３が導通状態となり、トランジスタ１３４も導通
状態であることから、ビット線１９２はＧＮＤ電位にド
ライブされる。即ち「Ｌ」レベルのデータが読みだされ
る。

【０１０３】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、読み出されたデータは次段の回路にドライ
ブされる。以上の動作で読み出しが完了する。

【０１０４】読み出し完了後、ワード線１８２を「Ｌ」
レベルにすれば、ＮＡＮＤゲート１５の出力端子２０３
の値は「Ｈ」レベルとなり、トランジスタ１２３が遮断
状態となる。また、トランジスタ１３４も遮断状態とな
ってビット線１９２は、読み出しバッファ回路２２２と
電気的に非接続状態となる。

【０１０５】以上のように構成された第２実施例では、
第１実施例と同じ動作を行うので、第１実施例と同じ効
果を得ることができる。

【０１０６】第２実施例の変形例として、Ｎチャンネル
ＭＯＳトランジスタの動作速度の改良を行う場合の回路
図を図６に示す。この第２実施例の変形例では、読み出
しバッファ回路２２２ｉを構成するトランジスタ１３３
ｉのゲートが、ＮＯＲゲート１５ｉの出力端子ではなく
記憶回路２１の端子２０１ａに接続された以外は、図４
に示された第１の実施例の変形例であるメモリセル回路
２２１ｉと同じ構成である。

【０１０７】したがって、図４に示された第１の実施例
の変形例と同様に、ビット線１９２を「Ｌ」レベルにド
ライブする場合には、ビット線１９２と接地線１１２と
を一つのＮチャンネルＭＯＳトランジスタ１２３ｉで接
続するので、高速動作が可能となる。

【０１０８】（Ｂ−３）第３実施例 図７は、書き込みポート１つと読み出しポート１つを有
するマルチポートメモリのメモリセル回路１７３の構成
を示した回路図である。

【０１０９】メモリセル回路１７３の回路構成について
説明する。メモリセル回路１７３は、記憶回路２１と、
読み出しバッファ回路２２３とを備えている。

【０１１０】記憶回路２１は第１実施例と同様にして構
成される。また読み出しバッファ回路２２３において
は、トランジスタ１２１，１２２，１３１，１３２が図
３に示すように接続され、ＮＡＮＤゲートが構成され
る。

【０１１１】具体的には、トランジスタ１２２，１３２
のゲートは共通して接続されてＮＡＮＤゲートの入力端
子２０４を構成し、入力端子２０４には記憶回路２１の
端子２０１ａが接続される。またトランジスタ１２１，
１３１のゲートは共通して接続されてＮＡＮＤゲートの
入力端子２０５を構成し、入力端子２０５にはワード線
１８２が接続される。

【０１１２】トランジスタ１２３のソースは電源線１１
１に接続されてＶＤＤ電位が与えられ、トランジスタ１
３３のソースはトランジスタ１３１のドレインに接続さ
れる。そして、トランジスタ１２３，１３３のドレイン
はビット線１９２に共通に接続される。トランジスタ１
２３のゲートは、ＮＡＮＤゲートの出力端子である端子
２０３に接続され、トランジスタ１３３のゲートは、記
憶回路２１の端子２０１ａに接続される。

【０１１３】読み出しバッファ回路２２３は以上のよう
に構成されているので、第２実施例におけるトランジス
タ１３４がトランジスタ１３１と兼用されているような
構成となっている。

【０１１４】以下、メモリセル回路１７３の動作につい
て説明する。データの書き込みは、第１実施例の場合と
全く同様である。データの読み出しの際には、ワード線
１８２を「Ｈ」レベルにする。これにより、トランジス
タ１２１が遮断状態、トランジスタ１３１が導通状態と
なる。従って、記憶回路２１の端子２０１ｂの論理レベ
ルと相補的な論理レベルがＮＡＮＤゲートの出力端子２
０３に出力される。

【０１１５】即ち、記憶回路の端子２０１ａ，２０１ｂ
の論理レベルが各々「Ｌ」レベル、「Ｈ」レベルである
場合には、トランジスタ１２２が遮断状態、トランジス
タ１３２が導通状態となって、ＮＡＮＤゲートの出力端
子２０３の論理レベルは「Ｌ」レベルとなる。このため
トランジスタ１２３は導通状態となる。

【０１１６】一方、トランジスタ１３３は遮断状態であ
るので、ビット線１９２はＶＤＤ電位にドライブされ、
「Ｈ」レベルのデータが読み出される。

【０１１７】逆に、記憶回路の端子２０１ａ，２０１ｂ
の値が各々「Ｈ」レベル、「Ｌ」レベルであると、トラ
ンジスタ１２２が導通状態、トランジスタ１３２が遮断
状態となって、ＮＡＮＤゲートの出力端子２０３の論理
レベルは「Ｈ」レベルとなる。このためトランジスタ１
２３は遮断状態となる。

【０１１８】一方、トランジスタ１３３は導通状態であ
るので、ビット線１９２はＧＮＤ電位にドライブされ、
「Ｌ」レベルのデータが読み出される。

【０１１９】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、読みだしたデータを次段の回路にドライブ
する。以上の動作で読み出しが完了する。

【０１２０】読み出し完了後、ワード線１８２を「Ｌ」
レベルにすれば、トランジスタ１２１が導通状態、トラ
ンジスタ１３１が遮断状態となる。即ち、ＮＡＮＤゲー
トの出力端子２０３の論理レベルは「Ｈ」レベルとな
り、トランジスタ１２３は遮断状態となる。一方、トラ
ンジスタ１３１，１２３が遮断状態であるので、トラン
ジスタ１３３が遮断状態の場合はもちろんのこと、トラ
ンジスタ１３３が導通状態であっても、ビット線１９２
は読み出しバッファ回路２２３と電気的に非接続状態と
なる。

【０１２１】この第３実施例においても、第１及び第２
実施例と同じ動作をするので、これらと同じ効果が得ら
れる。

【０１２２】なお、第１実施例と同様にトランジスタ１
３３のゲートをＮＡＮＤゲートの出力端子２０３に接続
しても構わないことはいうまでもない。

【０１２３】また、第１実施例及び第２実施例と同様の
変形例を得ることもできる。即ち、図６に示された第２
実施例の変形例におけるＮＯＲゲート１５ｉをトランジ
スタで構成し、その一つをトランジスタ１３４ｉと兼用
させることもできる。

【０１２４】図８はＮチャンネルＭＯＳトランジスタに
おける動作速度を向上させることを意図した、メモリセ
ル回路１７３ｉの回路図である。ＮチャンネルＭＯＳト
ランジスタ１２１ｉ，１２２ｉ、ＰチャンネルＭＯＳト
ランジスタ１３１ｉ，１３２ｉはＮＯＲゲートを構成し
ている。そしてトランジスタ１３１ｉは図６に示された
第２実施例の変形例におけるトランジスタ１３４ｉを兼
用している構成となっている。

【０１２５】第３実施例が、第２実施例と同様の動作を
行い、同様の効果を得ることができるのと同様に、第３
実施例の変形例は、第２実施例の変形例と同様の動作を
行い、同様の効果を得ることができる。

【０１２６】（Ｂ−４）第４実施例 図９は、書き込みポート１つと読み出しポート２つを有
するマルチポートメモリのメモリセル回路１７４を示し
た回路図である。第１実施例で示されたメモリセル回路
１７１において読み出しバッファ回路を複数にしたもの
である。

【０１２７】メモリセル回路１７４は記憶回路２１と、
読み出しバッファ回路２２１ａ，２２１ｂとを備える。
記憶回路２１は第１実施例と同様に構成される。

【０１２８】読み出しバッファ回路２２１ａはＮＡＮＤ
ゲート１５ａ、ＰチャンネルＭＯＳトランジスタ１２３
ａ、ＮチャンネルＭＯＳトランジスタ１３３ａ，１３４
ａで構成される。トランジスタ１２３ａのソースは電源
線１１１に接続され、ＶＤＤ電位が与えられる。トラン
ジスタ１３４ａのソースはトランジスタ１３３ａのドレ
インに接続され、トランジスタ１３３ａのソースは接地
線１１２に接続され、ＧＮＤ電位が与えられる。

【０１２９】トランジスタ１２３ａ，１３４ａのドレイ
ンはビット線１９２ａに共通に接続される。またトラン
ジスタ１２３ａ，１３３ａのゲートはＮＡＮＤゲート１
５ａの出力端子２０３ａに共通に接続される。トランジ
スタ１３４ａのゲートは読み出しワード線１８２に接続
され、ＮＡＮＤゲート１５ａの入力端子２０４ａには記
憶回路２１の端子２０１ｂが接続され、入力端子２０５
ａにはトランジスタ１３４ａのゲートが接続される。

【０１３０】同様にして、読み出しバッファ回路２２１
ｂはＮＡＮＤゲート１５ｂ、ＰチャンネルＭＯＳトラン
ジスタ１２３ｂ、ＮチャンネルＭＯＳトランジスタ１３
３ｂ，１３４ｂで構成される。トランジスタ１２３ｂの
ソースは電源線１１１に接続され、ＶＤＤ電位が与えら
れる。トランジスタ１３４ｂのソースはトランジスタ１
３３ｂのドレインに接続され、トランジスタ１３３ｂの
ソースは接地線１１２に接続され、ＧＮＤ電位が与えら
れる。

【０１３１】トランジスタ１２３ｂ，１３４ｂのドレイ
ンはビット線１９２ｂに共通に接続される。またトラン
ジスタ１２３ｂ，１３３ｂのゲートはＮＡＮＤゲート１
５ｂの出力端子２０３ｂに共通に接続される。トランジ
スタ１３４ｂのゲートは読み出しワード線１８３に接続
され、ＮＡＮＤゲート１５ｂの入力端子２０４ｂには記
憶回路２１の端子２０１ｂが接続され、入力端子２０５
ｂにはトランジスタ１３４ｂのゲートが接続される。

【０１３２】メモリセル回路１７４の動作において、デ
ータを書き込む場合は第１実施例と全く同様であり、デ
ータを読み出す場合について簡単に説明する。

【０１３３】ワード線１８２，１８３は、各々独立した
別のポートに対応しているので同時に「Ｈ」レベルにな
っても差し支えない。またワード線１８１も独立した別
のポートに対応しているので、書き込み動作と読み出し
動作を同時に行うことが可能である。

【０１３４】読み出しワード線１８２を「Ｈ」レベルに
すると、記憶回路２１の端子２０１ｂに保持されている
データが、読み出しビット線１９２ａに出力される。ま
た、読み出しワード線１８３を「Ｈ」レベルにすると、
記憶回路２１の端子２０１ｂに保持されているデータ
が、読み出しビット線１９２ｂに出力される。

【０１３５】詳細な読み出し動作は、第１実施例に示さ
れた読み出しバッファ回路２２１を用いた場合と同様で
あり、したがって第１実施例と同様の効果を得ることが
できる。

【０１３６】（Ｂ−５）第５実施例 図１０は、書き込みポート１つと読み出しポート２つを
有するマルチポートメモリのメモリセル回路１７５を示
した回路図である。第２実施例で示されたメモリセル回
路１７２において読み出しバッファ回路を複数にしたも
のである。

【０１３７】即ち、第４実施例においてはＮＡＮＤゲー
ト１５ａ，１５ｂのそれぞれの出力端子２０３ａ，２０
３ｂに接続されていた、トランジスタ１３３ａ，１３３
ｂのゲートを共通して記憶回路２１の端子２０１ａに接
続した構成となっている。換言すれば、第５実施例の第
２実施例に対する関係は、第４実施例の第１実施例に対
する関係と同等である。

【０１３８】メモリセル回路１７５の動作において、デ
ータを書き込む場合は第１実施例と全く同様であり、デ
ータを読み出す場合について簡単に説明する。

【０１３９】第４実施例と同様に、ワード線１８２，１
８３は、各々独立した別のポートに対応しているので同
時に「Ｈ」レベルになっても差し支えない。またワード
線１８１も独立した別のポートに対応しているので、書
き込み動作と読み出し動作を同時に行うことが可能であ
る。

【０１４０】読み出しワード線１８２を「Ｈ」レベルに
すると、記憶回路２１の端子２０１ｂに保持されている
データが、読み出しビット線１９２ａに出力される。ま
た、読み出しワード線１８３を「Ｈ」レベルにすると、
記憶回路２１の端子２０１ｂに保持されているデータ
が、読み出しビット線１９２ｂに出力される。

【０１４１】詳細な読み出し動作は、第２実施例と同様
であり、したがって第２実施例と同様の効果を得ること
ができる。

【０１４２】（Ｂ−６）第６実施例 図１１は、書き込みポート１つと読み出しポート２つを
有するマルチポートメモリのメモリセル回路１７６を示
した回路図である。第３実施例で示されたメモリセル回
路１７３において読み出しバッファ回路を複数にしたも
のである。

【０１４３】即ち、第５実施例においてはＮＡＮＤゲー
ト１５ａ，１５ｂとされていた部分を、それぞれトラン
ジスタで構成した構造となっている。換言すれば、第６
実施例の第３実施例に対する関係は、第４実施例の第１
実施例に対する関係と同等である。

【０１４４】メモリセル回路１７６の回路構成について
説明する。メモリセル回路１７６は、記憶回路２１およ
び読み出しバッファ回路２２３ａ，２２３ｂを備えてい
る。

【０１４５】記憶回路２１は第１実施例と同様にして構
成される。また読み出しバッファ回路２２３ａにおいて
は、ＰチャンネルＭＯＳトランジスタ１２１ａ，１２２
ａ、ＮチャンネルＭＯＳトランジスタ１３１ａ，１３２
ａが図３に示すように接続され、ＮＡＮＤゲートが構成
される。

【０１４６】トランジスタ１２２ａ，１３２ａのゲート
は記憶回路２１の端子２０１ｂに共通して接続され、ト
ランジスタ１２１ａ，１３１ａのゲートは読み出しワー
ド線１８２に共通して接続される。

【０１４７】ＰチャンネルＭＯＳトランジスタ１２３ａ
のソースは電源線１１１に接続されてＶＤＤ電位が与え
られ、ＮチャンネルＭＯＳトランジスタ１３３ａのソー
スはトランジスタ１３１ａのドレインに接続される。そ
して、トランジスタ１２３ａ，１３３ａのドレインはビ
ット線１９２ａに共通に接続される。トランジスタ１２
３ａのゲートは、ＮＡＮＤゲートの出力端子である端子
２０３ａに接続され、トランジスタ１３３ａのゲート
は、記憶回路２１の端子２０１ａに接続される。以上の
様にして、読み出しバッファ回路２２３ａが構成され
る。

【０１４８】同様にして、読み出しバッファ回路２２３
ｂにおいては、ＰチャンネルＭＯＳトランジスタ１２１
ｂ，１２２ｂ、ＮチャンネルＭＯＳトランジスタ１３１
ｂ，１３２ｂが図３に示すように接続され、ＮＡＮＤゲ
ートが構成される。

【０１４９】トランジスタ１２２ｂ，１３２ｂのゲート
は記憶回路２１の端子２０１ｂに共通して接続され、ト
ランジスタ１２１ｂ，１３１ｂのゲートは読み出しワー
ド線１８３に共通して接続される。

【０１５０】ＰチャンネルＭＯＳトランジスタ１２３ｂ
のソースは電源線１１１に接続されてＶＤＤ電位が与え
られ、ＮチャンネルＭＯＳトランジスタ１３３ｂのソー
スはトランジスタ１３１ｂのドレインに接続される。そ
して、トランジスタ１２３ｂ，１３３ｂのドレインはビ
ット線１９２ｂに共通に接続される。トランジスタ１２
３ｂのゲートは、ＮＡＮＤゲートの出力端子である端子
２０３ｂに接続され、トランジスタ１３３ｂのゲート
は、記憶回路２１の端子２０１ａに接続される。以上の
様にして、読み出しバッファ回路２２３ｂが構成され
る。

【０１５１】メモリセル回路１７６の動作において、デ
ータを書き込む場合は第１実施例と全く同様であり、デ
ータを読み出す場合について簡単に説明する。

【０１５２】読み出しワード線１８２を「Ｈ」レベルに
すると、記憶回路２１の端子２０１ｂに保持されている
データが読み出しビット線１９２ａに出力される。ま
た、読み出しワード線１８３を「Ｈ」レベルにすると、
記憶回路２１の端子２０１ｂに保持されているデータが
読み出しビット線１９２ｂに出力される。

【０１５３】第４及び第５実施例と同様に、ワード線１
８２，１８３は、各々独立した別のポートに対応してい
るので同時に「Ｈ」レベルになっても差し支えない。ま
たワード線１８１も独立した別のポートに対応している
ので、書き込み動作と読み出し動作を同時に行うことが
可能である。

【０１５４】詳細な読み出し動作は、第３実施例と同様
であり、したがって第３実施例と同様の効果を得ること
ができる。

【０１５５】（Ｂ−７）第７実施例 図１２は、書き込みポート１つと読み出しポート１つを
有するマルチポートメモリのメモリセル回路１７７の構
成を示した回路図である。

【０１５６】メモリセル回路１７７は記憶回路２１ａ，
２１ｂと、読み出しバッファ回路２２４とを備えてい
る。

【０１５７】記憶回路２１ａは、インバータ回路１４
ａ，１４ｂの各々の出力端子２０１ａ，２０１ｂを他方
のインバータ回路の入力端子に接続したフリップフロッ
プ回路で構成され、データを記憶する。

【０１５８】同様に、記憶回路２１ｂは、インバータ回
路１４ｃ，１４ｄの各々の出力端子２０１ｃ，２０１ｄ
を他方のインバータ回路の入力端子に接続したフリップ
フロップ回路で構成され、データを記憶する。

【０１５９】記憶回路２１ａ，２１ｂには、書き込みポ
ートに与えられたデータをメモリセル回路に書込むため
の書き込みアクセスゲートが設けられ、書き込みデータ
を伝達するための書き込みビット線１９１ａ，１９１
ｂ、所望の記憶回路２１ａ，２１ｂを選択するための書
き込みワード線１８１ａ，１８１ｂが接続される。

【０１６０】書き込みアクセスゲートはＮチャンネルＭ
ＯＳトランジスタ１３ａ，１３ｂ，１３ｃ，１３ｄで構
成される。トランジスタ１３ａ，１３ｂのドレインは、
記憶回路２１ａの端子２０１ａ，２０１ｂに各々接続さ
れ、そのソースは書き込みビット線１９１ａ，１９１ｂ
に各々接続される。そして、そのゲートは書き込みワー
ド線１８１ａに共通に接続される。

【０１６１】同様にして、トランジスタ１３ｃ，１３ｄ
のドレインは、記憶回路２１ｂの端子２０１ｃ，２０１
ｄに各々接続され、そのソースはビット線１９１ａ，１
９１ｂに各々接続される。そして、そのゲートはワード
線１８１ｂに共通に接続される。

【０１６２】記憶回路２１ａ，２１ｂに記憶されている
データを読み出すために読み出しバッファ回路２２４が
設けられ、読み出すデータを伝達するための読み出しビ
ット線１９２、メモリセル回路１７７における所望の記
憶回路２１ａ，２１ｂを選択するための読み出しワード
線１８２ａ，１８２ｂが接続されている。

【０１６３】読み出しバッファ回路２２４はＡＮＤ−Ｎ
ＯＲ複合回路１６で表されるＡＮＤゲートとＮＯＲゲー
トと、ＰチャンネルＭＯＳトランジスタ１２３、Ｎチャ
ンネルＭＯＳトランジスタ１３３，１３４，１３９で構
成されている。

【０１６４】トランジスタ１２３のソースは電源線１１
１に接続され、ＶＤＤ電位が与えられる。トランジスタ
１３３のソースは接地線１１２に接続され、ＧＮＤ電位
が与えられる。

【０１６５】トランジスタ１３４，１３９のソースとト
ランジスタ１３３のドレインは共通に接続される。トラ
ンジスタ１２３，１３４，１３９のドレインはビット線
１９２に共通に接続される。

【０１６６】トランジスタ１２３，１３３のゲートはＡ
ＮＤ−ＮＯＲ複合回路１６の出力端子２０６に共通に接
続される。トランジスタ１３４，１３９のゲートは各々
ワード線１８２ａ，１８２ｂに接続される。

【０１６７】ＡＮＤ−ＮＯＲ複合回路１６の一方のＡＮ
Ｄ入力端子対２０９，２１０のそれぞれには記憶回路２
１ａの端子２０１ｂ、トランジスタ１３４のゲートが接
続される。また他方のＡＮＤ入力端子対２０７，２０８
のそれぞれにはトランジスタ１３９のゲート、記憶回路
２１ｂの端子２０１ｄが接続される。

【０１６８】図１３及び図１４は図１２中で示されたＡ
ＮＤ−ＮＯＲ複合回路１６の構成及びその動作を説明す
る図である。図１３はＡＮＤ−ＮＯＲ複合回路１６の論
理シンボル図であり、図１４はＡＮＤ−ＮＯＲ複合回路
１６をＭＯＳトランジスタで構成した例を示した回路図
である。

【０１６９】まず、ＡＮＤ−ＮＯＲ複合回路１６の回路
構成について図１４を用いて説明する。

【０１７０】図１４において、ＰチャンネルＭＯＳトラ
ンジスタ１２４，１２５のソースはいずれも電源線１１
１に接続され、ＶＤＤ電位が与えられる。トランジスタ
１２４，１２５のドレインは、ＰチャンネルＭＯＳトラ
ンジスタ１２６，１２７のソースと共通に接続される。
トランジスタ１２６，１２７のドレインはＮチャンネル
ＭＯＳトランジスタ１３６，１３８のドレインと共通に
接続され、出力端子２０６を構成する。

【０１７１】トランジスタ１３６のソースはトランジス
タ１３５のドレインに接続される。トランジスタ１３５
のソースは接地線１１２に接続され、ＧＮＤ電位が与え
られる。トランジスタ１３８のソースはトランジスタ１
３７のドレインに接続される。トランジスタ１３７のソ
ースは接地線１１２に接続され、ＧＮＤ電位が与えられ
る。

【０１７２】トランジスタ１２４，１３５、トランジス
タ１２５と１３６、トランジスタ１２６と１３７、トラ
ンジスタ１２７と１３８のゲートを各々共通に接続し
て、それぞれ入力端子２０７，２０８，２０９，２１０
を構成する。以上の様にして、ＡＮＤ−ＮＯＲ複合回路
１６は構成される。

【０１７３】次に、ＡＮＤ−ＮＯＲ複合回路１６の動作
について説明する。入力端子２０７，２０８に共に
「Ｈ」レベルのデータ（ＶＤＤ電位）が与えられると、
トランジスタ１２４，１２５が遮断状態、トランジスタ
１３５，１３６が導通状態となる。よって入力端子２０
９，２１０に与えられる論理レベルにかかわらず出力端
子２０６はＧＮＤ電位にドライブされ、「Ｌ」レベルの
データが出力される。

【０１７４】同様に、入力端子２０９，２１０に共に
「Ｈ」レベルのデータ（ＶＤＤ電位）が与えられると、
トランジスタ１２６，１２７が遮断状態、トランジスタ
１３７，１３８が導通状態となる。よって入力端子２０
７，２０８の値にかかわらず、出力端子２０６はＧＮＤ
電位にドライブされ、「Ｌ」レベルのデータが出力され
る。

【０１７５】入力端子２０７，２０８の少なくともどち
らか一方の端子に「Ｌ」レベルのデータが与えられ、且
つ入力端子２０９，２１０の少なくともどちらか一方の
端子に「Ｌ」レベルのデータが与えられると、トランジ
スタ１２４，１２５の少なくともどちらか一方が導通状
態、トランジスタ１２６，１２７の少なくともどちらか
一方が導通状態、トランジスタ１３５，１３６の少なく
ともどちらか一方が遮断状態、トランジスタ１３７，１
３８の少なくともどちらか一方が遮断状態となる。よっ
て、出力端子２０６はＶＤＤ電位にドライブされ、
「Ｈ」レベルのデータが出力される。

【０１７６】即ち、ＡＮＤ−ＮＯＲ複合回路１６は、入
力端子２０７，２０８に共に「Ｈ」レベルのデータが与
えられた場合、または入力端子２０９，２１０に共に
「Ｈ」レベルのデータが与えられた場合において、出力
端子２０６に与えられる論理レベルは「Ｌ」レベルにな
り、他のデータが与えられた場合は、出力端子２０６に
「Ｈ」レベルのデータが出力される、という動作を行
う。

【０１７７】図１２に戻って、メモリセル回路１７７の
動作について説明する。データの書き込みは第１実施例
と同様である。まず、ビット線１９１ａ，１９１ｂに接
続された図示しない書き込みドライバ回路を用いて、書
き込みデータの論理レベルに応じてビット線１９１ａ，
１９１ｂを「Ｌ」レベルまたは「Ｈ」レベルにドライブ
する。ただし、ビット線１９１ａと１９１ｂは互いに相
補な関係となるようにドライブされる。

【０１７８】次に、記憶回路２１ａにデータを書き込む
場合はワード線１８１ａを「Ｈ」レベルにドライブす
る。同一ポートのワード線が同時に立上がることはない
から、ワード線１８１ｂは「Ｌ」レベルとなっている。
このとき記憶回路２１ａのアクセスゲート１３ａ，１３
ｂが導通状態となり、記憶回路２１ｂのアクセスゲート
１３ｃ，１３ｄは遮断状態となる。

【０１７９】従って、記憶回路２１ａの端子２０１ａ，
２０１ｂとビット線１９１ａ，１９１ｂが各々電気的に
接続され、記憶回路２１ａにデータが書き込まれる。同
様にして、記憶回路２１ｂにデータを書き込む場合は、
ワード線１８１ｂを「Ｈ」レベルに（ワード線１８１ａ
を「Ｌ」レベルに）する。以上の動作で書き込みが完了
する。

【０１８０】次に、データを読み出す場合について説明
する。記憶回路２１ａに記憶されているデータを読み出
す場合には、ワード線１８２ａを「Ｈ」レベルとし、読
み出しバッファ回路２２４を構成するトランジスタ１３
４を導通状態とする。このとき、ＡＮＤ−ＮＯＲ複合回
路１６のトランジスタ１３４のゲートに接続された入力
端子２１０に与えられる論理レベルも「Ｈ」レベルとな
る。

【０１８１】同一ポートのワード線が同時に立ち上がる
ことはないからワード線１８２ｂは「Ｌ」レベルにドラ
イブされている。従って、入力端子２０７の論理レベル
は「Ｌ」レベルであり、記憶回路２１ａの端子２０１ｂ
に与えられる論理レベルと相補的な論理レベルがＡＮＤ
−ＮＯＲ複合回路１６の出力端子２０６に出力される。

【０１８２】例えば、記憶回路２１の端子２０１ｂに与
えられる論理レベルが「Ｈ」レベルであるとすると、Ａ
ＮＤ−ＮＯＲ複合回路１６の出力端子２０６に与えられ
る論理レベルは「Ｌ」レベルとなる。よって、トランジ
スタ１２３が導通状態、トランジスタ１３３が遮断状態
となって、ビット線１９２はＶＤＤ電位にドライブさ
れ、「Ｈ」レベルのデータが読み出される。

【０１８３】逆に、端子２０１ｂに与えられる論理レベ
ルが「Ｌ」レベルであると、ＡＮＤ−ＮＯＲ複合回路１
６の出力端子２０６に与えられる論理レベルは「Ｈ」レ
ベルとなる。よって、トランジスタ１２３が遮断状態、
トランジスタ１３３が導通状態となり、かつトランジス
タ１３４も導通状態であることから、ビット線１９２は
ＧＮＤ電位にドライブされ、「Ｌ」レベルのデータが読
み出される。

【０１８４】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、読み出されたデータは次段の回路にドライ
ブされる。以上の動作で記憶回路２１ａに記憶されてい
るデータの読み出しが完了する。

【０１８５】同様にして、記憶回路２１ｂに記憶されて
いるデータを読み出す場合は、ワード線１８２ｂを
「Ｈ」レベルに（ワード線１８２ａを「Ｌ」レベルに）
すればよい。

【０１８６】読み出し完了後、ワード線１８２ａ，１８
２ｂを共に「Ｌ」レベルにすれば、入力端子２０７，２
１０のいずれに与えられる論理レベルも「Ｌ」レベルと
なるので、ＡＮＤ−ＮＯＲ複合回路１６の出力端子２０
６の値は「Ｈ」レベルとなり、トランジスタ１２３が遮
断状態となる。また、トランジスタ１３４，１３９も遮
断状態となるので、ビット線１９２は、読み出しバッフ
ァ回路２２４と電気的に非接続状態となる。

【０１８７】以上で説明したように、この発明は書き込
みポートが複数である場合にも適用でき、第１実施例と
同様の効果を得ることができる。

【０１８８】さらに、２つの記憶回路２１ａ，２１ｂを
備えている一方、ビット線１９２をプルアップするのは
１個のトランジスタ１２３である。よって、一つの記憶
手段に対する読み出しビット線の容量は、従来の技術と
比較して小さくできる。このためより高速な動作が行
え、アクセスタイムの短縮化を図ることができる。さら
には読み出しビット線に流れる充放電電流も小さくな
り、省電力化も図れる。

【０１８９】なお、第１実施例の変形例と同様にして、
ＮチャンネルＭＯＳトランジスタの速度改善を行うこと
もできる。

【０１９０】図１５は第７実施例の変形例を示した回路
図である。読み出しバッファ回路２２４ｉにおいて、Ｏ
Ｒ−ＮＡＮＤ複合回路１６ｉの出力は、ＮチャンネルＭ
ＯＳトランジスタ１２３ｉ及びＰチャンネルＭＯＳトラ
ンジスタ１３３ｉのゲートに共通して与えられる。いず
れもトランジスタ１３３ｉに直列に接続される２つのＰ
チャンネルＭＯＳトランジスタ１３４ｉ，１３９ｉのゲ
ートには、それぞれ読み出しワード線１８２ｉａ，１８
２ｉｂが接続されている。

【０１９１】読み出しワード線１８２ｉａ，１８２ｉｂ
には「Ｌ」レベルで読み出しバッファ回路２２４ｉを駆
動する信号が与えられるため、読み出しバッファ回路２
２４ｉは、図１２に示された読み出しバッファ回路２２
４と相補的な動作を行う。よって、読み出しバッファ回
路２２４ｉと、記憶回路２１ａ，２１ｂとを備えたメモ
リセル回路１７７ｉも第７実施例と同様の効果、即ち第
１実施例と同様の効果を得ることができる。

【０１９２】（Ｂ−８）第８実施例 図１６は、書き込みポート１つと読み出しポート１つを
有するマルチポートメモリのメモリセル回路１７８の構
成を示した回路図である。

【０１９３】メモリセル回路１７８は記憶回路２１ａ，
２１ｂと、読み出しバッファ回路２２５とを備えてい
る。読み出しバッファ回路２２５の構成以外は図１２に
示された第７実施例のメモリセル回路１７７の構成と同
じである。

【０１９４】読み出しバッファ回路２２５はＡＮＤ−Ｎ
ＯＲ複合回路１６で表されるＡＮＤゲートとＮＯＲゲー
トと、ＰチャンネルＭＯＳトランジスタ１２３，１２
８、ＮチャンネルＭＯＳトランジスタ１３３，１３４，
１３９，１３０で構成されている。

【０１９５】トランジスタ１２３，１２８のソースは電
源線１１１に共通して接続され、ＶＤＤ電位が与えられ
る。トランジスタ１３３，１３０のソースはいずれも接
地線１１２に接続され、ＧＮＤ電位が与えられる。

【０１９６】トランジスタ１３４，１３９のソースはそ
れぞれトランジスタ１３０，１３３のドレインに接続さ
れる。トランジスタ１２３，１２８，１３４，１３９の
ドレインはビット線１９２に共通に接続される。

【０１９７】トランジスタ１２３，１２８，１３３，１
３０のゲートはＡＮＤ−ＮＯＲ複合回路１６の出力端子
２０６に共通に接続される。トランジスタ１３４，１３
９のゲートは各々ワード線１８２ａ，１８２ｂに接続さ
れる。

【０１９８】ＡＮＤ−ＮＯＲ複合回路１６の一方のＡＮ
Ｄ入力端子対２０９，２１０のそれぞれには記憶回路２
１ａの端子２０１ｂ、トランジスタ１３４のゲートが接
続される。また他方のＡＮＤ入力端子対２０７，２０８
のそれぞれにはトランジスタ１３９のゲート、記憶回路
２１ｂの端子２０１ｄが接続される。

【０１９９】第７実施例の読み出しバッファ回路２２４
におけるトランジスタ１２３は、第８実施例の読み出し
バッファ回路２２５におけるトランジスタ１２３，１２
８の並列接続に置換されており、第７実施例の読み出し
バッファ回路２２４におけるトランジスタ１３３は、第
８実施例の読み出しバッファ回路２２５におけるトラン
ジスタ１３３，１３０に置換されている。

【０２００】換言すれば、第７実施例の読み出しバッフ
ァ回路２２４は、第８実施例の読み出しバッファ回路２
２５において兼用できるトランジスタを一つにまとめた
構成を有すると言える。即ちこの発明を複数の記憶手段
を備えるメモリセル回路に適用するに際しては、読み出
しビット線１９２をプルアップするＰチャンネルＭＯＳ
トランジスタはその単数であると複数であるとを問わな
い。第８実施例に示されるように、プルアップするＰチ
ャンネルＭＯＳトランジスタを複数にした場合にはビッ
ト線１９２を「Ｈ」レベルにドライブする能力を向上さ
せることができる。

【０２０１】次に、メモリセル回路１７８の動作につい
て説明する。データを書き込む場合は、第７実施例に示
した場合と全く同様である。以下、データを読み出す場
合について説明する。

【０２０２】まず、記憶回路２１ａに記憶されているデ
ータを読み出す場合、ワード線１８２ａを「Ｈ」レベル
にすることによって、読み出しバッファ回路２２５を構
成するトランジスタ１３４が導通状態となる。一方、Ａ
ＮＤ−ＮＯＲ複合回路１６のトランジスタ１３４のゲー
トに接続された入力端子２１０の論理レベルも「Ｈ」レ
ベルとなる。

【０２０３】同一ポートのワード線が同時に立ち上がる
ことはないからワード線１８２ｂは「Ｌ」レベルにドラ
イブされている。従って、入力端子２０７に与えられる
論理レベルは「Ｌ」レベルであり、記憶回路２１ａの端
子２０１ｂに与えられる論理レベルと相補的な論理レベ
ルがＡＮＤ−ＮＯＲ複合回路１６の出力端子２０６に出
力される。

【０２０４】例えば、記憶回路２１ａの端子２０１ｂに
与えられる論理レベルが「Ｈ」レベルであると、ＡＮＤ
−ＮＯＲ複合回路１６の出力端子２０６に与えられる論
理レベルは「Ｌ」レベルとなる。よって、トランジスタ
１２３，１２８が導通状態、トランジスタ１３０が遮断
状態となって、ビット線１９２はＶＤＤ電位にドライブ
され、「Ｈ」レベルのデータが読み出される。

【０２０５】逆に、端子２０１ｂに与えられる論理レベ
ルが「Ｌ」レベルであると、ＡＮＤ−ＮＯＲ複合回路１
６の出力端子２０６に与えられる論理レベルは「Ｈ」レ
ベルとなる。よってトランジスタ１２３，１２８が遮断
状態、トランジスタ１３０が導通状態となる。一方、ト
ランジスタ１３４も導通状態であるのでビット線１９２
はＧＮＤ電位にドライブされ、「Ｌ」レベルのデータが
読み出される。

【０２０６】ビット線１９２には図示しないセンスアン
プ回路が直接またはトランスファーゲートを介して接続
されており、読み出されたデータは次段の回路にドライ
ブされる。以上の動作で記憶回路２１ａに記憶されてい
るデータの読み出しが完了する。

【０２０７】同様にして、記憶回路２１ｂに記憶されて
いるデータを読み出す場合は、ワード線１８１ｂを
「Ｈ」レベルにドライブすればよい。具体的には上述し
た記憶回路２１ａのデータを読み出す場合の説明におい
て、トランジスタ１３０をトランジスタ１３３に置き換
えて表される動作が行われる。

【０２０８】読み出し完了後、ワード線１８２ａ，１８
２ｂを共に「Ｌ」レベルにドライブすれば、ＡＮＤ−Ｎ
ＯＲ複合回路１６の出力端子２０６に与えられる論理レ
ベルは「Ｈ」レベルとなり、トランジスタ１２３，１２
８は遮断状態となる。また、トランジスタ１３４，１３
９も遮断状態となるので、ビット線１９２は読み出しバ
ッファ回路２２５と電気的に非接続状態となる。

【０２０９】第８実施例における動作は、第７実施例に
おける動作と実質的に同様であるので、その効果も第７
実施例と同様に得られる。

【０２１０】なお、第７実施例の変形例と同様にして、
ＮチャンネルＭＯＳトランジスタの速度改善を行うこと
もできる。

【０２１１】図１７は第８実施例の変形例を示した回路
図である。読み出しバッファ回路２２５ｉにおいて、Ｏ
Ｒ−ＮＡＮＤ複合回路１６ｉの出力は、ＮチャンネルＭ
ＯＳトランジスタ１２３ｉ，１２８ｉ及びＰチャンネル
ＭＯＳトランジスタ１３３ｉ，１３０ｉのゲートに共通
して与えられる。トランジスタ１３０ｉに直列に接続さ
れるＰチャンネルＭＯＳトランジスタ１３４ｉのゲート
には、読み出しワード線１８２ｉａが接続されている。
またトランジスタ１３３ｉに直列に接続されるＰチャン
ネルＭＯＳトランジスタ１３９ｉのゲートには、読み出
しワード線１８２ｉｂが接続されている。

【０２１２】読み出しワード線１８２ｉａ，１８２ｉｂ
には「Ｌ」レベルで読み出しバッファ回路２２５ｉを駆
動する信号が与えられるため、読み出しバッファ回路２
２５ｉは、図１６に示された読み出しバッファ回路２２
５と相補的な動作を行う。よって、読み出しバッファ回
路２２５ｉと、記憶回路２１ａ，２１ｂとを備えたメモ
リセル回路１７８ｉも第８実施例と同様の効果を得るこ
とができる。

【０２１３】（Ｂ−９）第９実施例 図１８は、書き込みポート１つと読み出しポート２つを
有するマルチポートメモリのメモリセル回路１７９を示
した回路図である。第９実施例は、第７実施例で示され
たメモリセル回路１７７において読み出しバッファ回路
を複数にした構成をとっている。換言すれば、第９実施
例の第７実施例に対する関係は、第４実施例の第１実施
例に対する関係と同等である。

【０２１４】メモリセル回路１７９は記憶回路２１ａ，
２１ｂと、読み出しバッファ回路２２４ａ，２２４ｂと
を備える。記憶回路２１ａ，２１ｂは第７実施例と同様
に構成される。また読み出しバッファ回路２２４ａ，２
２４ｂは第７実施例で示された読み出しバッファ回路２
２４と同様にして構成される。

【０２１５】読み出しバッファ回路２２４ａのトランジ
スタ１３４ａ，１３９ａのゲートはそれぞれワード線１
８２ａ，１８２ｂと接続される。ＡＮＤ−ＮＯＲ複合回
路１６ａの一方のＡＮＤ入力端子対２０９ａ，２１０ａ
には記憶回路２１ａの端子２０１ｂ、トランジスタ１３
４ａのゲートがそれぞれ接続され、他方のＡＮＤ入力端
子対２０７ａ，２０８ａには、トランジスタ１３９ａの
ゲート、記憶回路２１ｂの端子２０１ｄがそれぞれ接続
される。

【０２１６】同様にして、読み出しバッファ回路２２４
ｂのトランジスタ１３４ｂ，１３９ｂのゲートはそれぞ
れワード線１８３ａ，１８３ｂと接続される。ＡＮＤ−
ＮＯＲ複合回路１６ｂの一方のＡＮＤ入力端子対２０９
ｂ，２１０ｂには記憶回路２１ａの端子２０１ｂ、トラ
ンジスタ１３４ｂのゲートがそれぞれ接続され、他方の
ＡＮＤ入力端子対２０７ｂ，２０８ｂには、トランジス
タ１３９ｂのゲート、記憶回路２１ｂの端子２０１ｄが
それぞれ接続される。

【０２１７】次に、メモリセル回路１７９の動作におい
て、データを書き込む場合は第７実施例と全く同じであ
る。以下、データを読み出す場合について簡単に説明す
る。

【０２１８】読み出しワード線１８２ａ，１８３ａの少
なくともいずれか一方を「Ｈ」レベルにすると、記憶回
路２１ａの端子２０１ｂに保持されていたデータが読み
だされる。読み出しワード線１８２ａを「Ｈ」レベルに
すると読み出しビット線１９２ａに出力され、読み出し
ワード線１８３ａを「Ｈ」レベルにすると読み出しビッ
ト線１９２ｂに出力される。

【０２１９】同様にして、記憶回路２１ｂの端子２０１
ｄに保持されていたデータを読みだすには読み出しワー
ド線１８２ｂ，１８３ｂのいずれか一方を「Ｈ」レベル
にする。読み出しワード線１８２ｂを「Ｈ」レベルにす
ると読み出しビット線１９２ａに出力され、読み出しワ
ード線１８３ｂを「Ｈ」レベルにすると読み出しビット
線１９２ｂに出力される。

【０２２０】詳細な読み出し動作は、第７実施例に示し
た場合と同様であるので、第９実施例の効果も第７実施
例と同様に得られる。

【０２２１】（Ｂ−１０）第１０実施例 図１９は、書き込みポート１つと読み出しポート２つを
有するマルチポートメモリのメモリセル回路１７０を示
した回路図である。第１０実施例は、第８実施例で示さ
れたメモリセル回路１７８において読み出しバッファ回
路を複数にした構成をとっている。換言すれば、第１０
実施例の第８実施例に対する関係は、第４実施例の第１
実施例に対する関係と同等である。

【０２２２】メモリセル回路１７０は記憶回路２１ａ，
２１ｂと、読み出しバッファ回路２２５ａ，２２５ｂと
を備える。記憶回路２１ａ，２１ｂは第７実施例と同様
に構成される。また読み出しバッファ回路２２５ａ，２
２５ｂは第８実施例で示された読み出しバッファ回路２
２５と同様にして構成される。

【０２２３】読み出しバッファ回路２２５ａのトランジ
スタ１３４ａ，１３９ａのゲートはそれぞれワード線１
８２ａ，１８２ｂと接続される。ＡＮＤ−ＮＯＲ複合回
路１６ａの一方のＡＮＤ入力端子対２０９ａ，２１０ａ
には記憶回路２１ａの端子２０１ｂ、トランジスタ１３
４ａのゲートがそれぞれ接続され、他方のＡＮＤ入力端
子対２０７ａ，２０８ａには、トランジスタ１３９ａの
ゲート、記憶回路２１ｂの端子２０１ｄがそれぞれ接続
される。

【０２２４】同様にして、読み出しバッファ回路２２５
ｂのトランジスタ１３４ｂ，１３９ｂのゲートはそれぞ
れワード線１８３ａ，１８３ｂと接続される。ＡＮＤ−
ＮＯＲ複合回路１６ｂの一方のＡＮＤ入力端子対２０９
ｂ，２１０ｂには記憶回路２１ａの端子２０１ｂ、トラ
ンジスタ１３４ｂのゲートがそれぞれ接続され、他方の
ＡＮＤ入力端子対２０７ｂ，２０８ｂには、トランジス
タ１３９ｂのゲート、記憶回路２１ｂの端子２０１ｄが
それぞれ接続される。

【０２２５】メモリセル回路１７０の動作において、デ
ータを書き込む場合は第８実施例と全く同様である。以
下、データを読み出す場合について簡単に説明する。

【０２２６】読み出しワード線１８２ａ，１８３ａの少
なくともいずれか一方を「Ｈ」レベルにすると、記憶回
路２１ａの端子２０１ｂに保持されていたデータが読み
だされる。読み出しワード線１８２ａを「Ｈ」レベルに
すると読み出しビット線１９２ａに出力され、読み出し
ワード線１８３ａを「Ｈ」レベルにすると読み出しビッ
ト線１９２ｂに出力される。

【０２２７】同様にして、記憶回路２１ｂの端子２０１
ｄに保持されていたデータを読みだすには読み出しワー
ド線１８２ｂ，１８３ｂのいずれか一方を「Ｈ」レベル
にする。読み出しワード線１８２ｂを「Ｈ」レベルにす
ると読み出しビット線１９２ａに出力され、読み出しワ
ード線１８３ｂを「Ｈ」レベルにすると読み出しビット
線１９２ｂに出力される。

【０２２８】詳細な読み出し動作は、第８実施例と同様
であるので、第１０実施例の効果も第８実施例と同様に
得ることができる。

【０２２９】Ｃ．占有面積に関する説明 第１乃至第１０実施例によって得られる効果は、各実施
例の説明において述べられた通りである。これらの実施
例は多くはゲートアレイにおいて適用される。その場
合、これらの動作上の効果は、従来の技術を用いた場合
と比較してあまり占有面積を増加させることなく得られ
る。以下、このことを図を用いて説明する。

【０２３０】図２０はＣＭＯＳゲートアレイを構成する
半導体集積回路装置（チップ）１の平面図である。チッ
プ１の周縁部には多数の入出力パッド２が配置されてお
り、その中央部には複数の基本セル段３が設けられてい
る。

【０２３１】図２１は基本セル段３の一つを拡大した平
面図である。ここでは、ゲート分離方式を採用するゲー
トアレイにおける基本セル段３を例示している。一つの
基本セル段３は、一の列に並んだ複数のゲート４及び複
数のＰ型拡散領域６と、他の列に並んだ複数のゲート５
及び複数のＮ型拡散領域７と、の２列から構成されてい
る。

【０２３２】図２２は図２１を回路図で示したものであ
る。一つのゲート４及びその両脇のＰ型拡散領域６は一
つのＰチャンネルＭＯＳトランジスタを形成する。また
一つのゲート５及びその両脇のＮ型拡散領域７は一つの
ＮチャンネルＭＯＳトランジスタを形成する。ゲート分
離方式では、分離したい位置のトランジスタのゲートに
与える電位を制御することによりこれを遮断状態にし、
直列に接続されたトランジスタの列を分断し、所望の回
路を構成する。

【０２３３】図２１に戻って、ベーシック・セルＢＣは
それぞれ一つずつのＮチャンネルＭＯＳトランジスタ及
びＰチャンネルＭＯＳトランジスタから構成される。所
望の回路は、このベーシック・セルＢＣを単位として構
成される。

【０２３４】例えば図２３は、図３２に示された第１従
来例であるメモリセル回路１７ａの２つをゲートアレイ
を用いて構成した場合の配線図である。図において、第
１層の配線は太い実線で、第２層の配線はハッチングさ
れた線で、それぞれ示されている。また、三角形はゲー
ト４，５、Ｐ型拡散領域６、Ｎ型拡散領域７と第１層の
配線を接続するコンタクトホールを示し、四角形は第１
層の配線と第２層の配線とを接続するスルーホールを示
している。以下、図２３乃至図２８において同様の記載
方法をとっている。

【０２３５】記憶回路２１（図面が煩雑になるのを避け
るために図示されない。以下同様）を一つ含むメモリセ
ル回路１７ａの２つ分が、１６個のベーシック・セルＢ
Ｃから構成される。つまり、一つの記憶回路２１に対し
て８個のベーシック・セルＢＣが要求されることにな
る。

【０２３６】一方、図２４は第１実施例であるメモリセ
ル回路１７１を２つ設けた場合の配線図である。記憶回
路２１を一つ含むメモリセル回路１７１の２つ分が１８
個のベーシック・セルＢＣから構成される。つまり、一
つの記憶回路２１に対して９個のベーシック・セルＢＣ
が要求されることになる。

【０２３７】以上のことから、この発明の第１実施例を
ゲートアレイにおいて実現した場合、その占有面積は従
来の場合と比較して９／８倍にしかならないことがわか
る。

【０２３８】図２５は第２実施例であるメモリセル回路
１７２を２つ設けた場合の配線図である。記憶回路２１
を一つ含むメモリセル回路１７２の２つ分が１８個のベ
ーシック・セルＢＣから構成される。よって、この発明
の第２実施例をゲートアレイにおいて実現した場合、第
１実施例と同様にその占有面積は従来の場合と比較して
９／８倍にしかならないことがわかる。

【０２３９】図２６は第３実施例であるメモリセル回路
１７３を２つ設けた場合の配線図である。記憶回路２１
を一つ含むメモリセル回路１７３の２つ分が１８個のベ
ーシック・セルＢＣから構成される。よって、この発明
の第３実施例をゲートアレイにおいて実現した場合、第
１及び第２実施例と同様にその占有面積は従来の場合と
比較して９／８倍にしかならないことがわかる。

【０２４０】図２７は第７実施例であるメモリセル回路
１７７を１つ設けた場合の配線図である。記憶回路２１
ａ，２１ｂの２つの記憶手段を含むメモリセル回路１７
７が１８個のベーシック・セルＢＣから構成される。つ
まり、第１乃至第３実施例と同様に、一つの記憶手段に
対しては９個のベーシック・セルＢＣが要求されること
になる。

【０２４１】よって、この発明の第７実施例をゲートア
レイにおいて実現した場合も、第１乃至第３実施例と同
様に、その占有面積は従来の場合と比較して９／８倍に
しかならないことがわかる。

【０２４２】図２８は第８実施例であるメモリセル回路
１７８を１つ設けた場合の配線図である。記憶回路２１
ａ，２１ｂの２つの記憶手段を含むメモリセル回路１７
８が１８個のベーシック・セルＢＣから構成される。つ
まり、第７実施例と同様に、一つの記憶手段に対しては
９個のベーシック・セルＢＣが要求されることになる。

【０２４３】よって、この発明の第８実施例をゲートア
レイにおいて実現した場合も、第７実施例と同様に、そ
の占有面積は従来の場合と比較して９／８倍にしかなら
ないことがわかる。

【０２４４】以上のことから、第１乃至第３実施例、第
７及び第８実施例において得られるその動作上の効果
は、従来の技術と比較してそれほど占有面積を増大する
ことなく得ることができる。

【０２４５】Ｄ．２種の導電型のトランジスタに対する
改善を行う実施例の説明Ｂ節においては、Ｐチャンネル
ＭＯＳトランジスタ若しくはＮチャンネルＭＯＳトラン
ジスタのいずれか一方のみに着目して、この発明を適用
した実施例について説明した。この節では、Ｐチャンネ
ルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジ
スタのいずれにも着目し、読み出しビット線をいずれの
論理レベルにドライブする場合にもその動作速度を高め
る実施例について説明する。

【０２４６】（Ｄ−１）第１１実施例 図２９にこの発明の第１１実施例であるメモリセル回路
１７０１の回路図を示す。第１実施例において示された
構成において読み出しバッファ回路２２１を読み出しバ
ッファ回路２２６に置換した構成をとっている。

【０２４７】読み出しバッファ回路２２６において、Ｐ
チャンネルＭＯＳトランジスタ１２３、ＮチャンネルＭ
ＯＳトランジスタ１３４は電源線１１１及び接地線１１
２の間に直列に接続される。トランジスタ１２３のゲー
トにはＮＡＮＤゲート１５１の出力が、トランジスタ１
３４のゲートにはＮＯＲゲート１５２の出力が、それぞ
れ与えられる。

【０２４８】ＮＡＮＤゲート１５１の入力端子１５１１
には記憶回路２１の端子２０１ｂが、入力端子１５１２
にはインバータ回路１５３の入力端子が、それぞれ接続
される。また、ＮＯＲゲート１５２の入力端子１５２１
にはＮＡＮＤゲート１５１の出力が、入力端子１５２２
にはインバータ回路１５３の出力が、それぞれ与えられ
る。インバータ回路１５３の入力端子には読み出しワー
ド線１８２が接続される。

【０２４９】メモリセル回路１７０１において、記憶回
路２１は第１実施例と同様に構成されているので、その
書き込み動作は、第１実施例と同様である。その読み出
し動作は表１に基づいて説明される。

【０２５０】

【表１】

【０２５１】まず読み出しワード線１８２の論理レベル
が「Ｌ」レベルの場合には、記憶回路２１の端子２０１
ｂに与えられる論理レベルに依存することなく、ゲート
１５１，１５２の出力の論理レベルはそれぞれ「Ｈ」レ
ベル、「Ｌ」レベルとなる。よってこの場合には、トラ
ンジスタ１２３，１３４のいずれもが遮断状態となり、
ビット線１９２は非接続状態即ちフローティング状態と
なる。これは表１においては「Ｚ」レベルとして表され
る。

【０２５２】次に読み出しワード線１８２の論理レベル
が「Ｈ」の場合には、ゲート１５１，１５２のいずれの
出力も、記憶回路２１の端子２０１ｂに与えられる論理
レベルと相補的な論理レベルとなる。

【０２５３】よって記憶回路２１の端子２０１ｂに与え
られる論理レベルが「Ｌ」レベルの場合には、トランジ
スタ１２３，１３４のそれぞれが遮断状態、導通状態と
なり、ビット線１９２に与えられる論理レベルは「Ｌ」
レベルとなる。同様にして、記憶回路２１の端子２０１
ｂに与えられる論理レベルが「Ｈ」レベルの場合には、
ビット線１９２に与えられる論理レベルは「Ｈ」レベル
となる。即ち記憶回路２１の端子２０１ｂに与えられる
論理レベルと同じ論理レベルがビット線１９２から読み
出されることになる。

【０２５４】ビット線１９２において「Ｈ」レベルを出
力する場合には、トランジスタ１２３のみがビット線１
９２と電源線１１１を接続する。またビット線１９２に
おいて「Ｌ」レベルを出力する場合には、トランジスタ
１３４のみがビット線１９２と接地線１１２を接続す
る。つまり、いずれの論理レベルを出力する場合にもビ
ット線１９２は一つのトランジスタによってドライブさ
れるので、その動作速度は従来の場合と比較して改善さ
れる。

【０２５５】（Ｄ−２）第１２実施例 図３０にこの発明の第１２実施例であるメモリセル回路
１７０２の回路図を示す。第１１実施例において示され
た構成において読み出しバッファ回路２２６を読み出し
バッファ回路２２７に置換した構成をとっている。

【０２５６】読み出しバッファ回路２２７は、読み出し
バッファ回路２２６におけるＮＯＲゲート１５２、イン
バータ回路１５３をＡＮＤゲート１５４で置換した構成
をとっている。つまり、トランジスタ１２３のゲートに
はＮＡＮＤゲート１５１の出力が、トランジスタ１３４
のゲートにはＡＮＤゲート１５４の出力が、それぞれ与
えられる。

【０２５７】またＮＡＮＤゲート１５１の入力端子１５
１１には記憶回路２１の端子２０１ｂが、入力端子１５
１２にはＡＮＤゲート１５４の入力端子１５４２が、そ
れぞれ接続される。ＡＮＤゲート１５４の入力端子１５
４２には読み出しワード線１８２が接続される。ＡＮＤ
ゲート１５４の入力端子１５４１にはＮＡＮＤゲート１
５１の出力が与えられる。

【０２５８】メモリセル回路１７０２において、記憶回
路２１は第１実施例と同様に構成されているので、その
書き込み動作は、第１実施例と同様である。その読み出
し動作は第１１実施例と同様であり、表２において示さ
れる。

【０２５９】

【表２】

【０２６０】第１２実施例におけるゲート１５４の出力
は、第１１実施例におけるゲート１５２のそれと全く同
様となる。よって、第１２実施例においても第１１実施
例と同じ効果を得ることができる。

【０２６１】（Ｄ−３）第１３実施例 図３１にこの発明の第１３実施例であるメモリセル回路
１７０３の回路図を示す。第１１実施例において示され
た構成において読み出しバッファ回路２２６を読み出し
バッファ回路２２８に置換した構成をとっている。

【０２６２】読み出しバッファ回路２２８では、ＡＮＤ
ゲート１５４の入力端子１５４１にＮＡＮＤゲート１５
１の出力が与えられるのではなく、記憶回路２１の端子
２０１ａに与えられる論理レベルが入力される。

【０２６３】換言すれば、第１３実施例の第１２実施例
に対する関係は、第２実施例の第１実施例に対する関係
と同等である。

【０２６４】メモリセル回路１７０３において、記憶回
路２１は第１実施例と同様に構成されているので、その
書き込み動作は、第１実施例と同様である。記憶回路２
１の端子２０１ａ，２０１ｂにはそれぞれ互いに相補的
な論理レベルが与えられることを考え合わせると、その
読み出し動作は第１２実施例と同様であり、表３におい
て示される。

【０２６５】

【表３】

【０２６６】よって、第１３実施例においても第１２実
施例と同じ効果、即ち第１１実施例と同様の効果を得る
ことができる。

【０２６７】Ｅ．その他の変形例 第４乃至第６実施例及び第９乃至第１０実施例では、２
ポート構成のメモリセル回路を３ポート構成のメモリセ
ル回路に拡張した例を示したが、同様の方法を用いてポ
ート数を更に拡張することは容易である。その場合も、
全てのポートは独立しているので、読み出し動作と書き
込み動作を同時に行うことが可能である。

【０２６８】また、上記実施例では、書き込みポートに
ついては１つの場合を示したが、２つ以上の書き込みポ
ートを有する場合についても全てのポートは独立してい
るので、読み出し動作と書き込み動作を同時に行うこと
が可能である。

【０２６９】更に、書き込みアクセスゲートはＮチャン
ネルＭＯＳトランジスタで構成する必要はなく、Ｐチャ
ンネルＭＯＳトランジスタで構成した場合や、あるいは
両チャンネルＭＯＳトランジスタで構成した場合、ま
た、書き込みビット線１本で書き込む場合等、種々の変
形が考えられる。

【０２７０】以上の実施例は１つの例示であって、本発
明の精神を逸脱しない範囲で、種々の変更あるいは改良
を行いうることは言うまでもない。

【０２７１】

【発明の効果】この発明の第１及び第２の態様によれ
ば、出力端子の電位は、第２の論理値から第１の論理値
までフルスイングするため、第１及び第２の論理値に対
応する電位差が小さくなった場合でも動作マージンが大
きく、安定して出力端子から論理値を読み出すことがで
きる。また、出力端子の論理値が第２の論理値から第１
の論理値まで変化する動作時間が短くなり、動作に要す
る時間の短縮化が期待できる。また制御信号は、その反
転信号を必要としないため、構成する際に配線数が少な
くて済む。

【０２７２】なかんずくこの発明の第２の態様におい
て、単一の第１のＭＯＳトランジスタによって出力端子
を第１の論理値に対応する電位にドライブする場合に
は、出力端子に付随する容量を低減することができ、ア
クセスタイムの短縮化が図れる。したがって、出力端子
に流れる充放電電流も小さくなり、省電力化も図れる。

【０２７３】また、この発明の第３の態様によれば、出
力端子の電位は、第１の論理値から第２の論理値まで、
また第２の論理値から第１の論理値までフルスイングす
るため、第１及び第２の論理値に対応する電位差が小さ
くなった場合でも動作マージンが大きく、安定して出力
端子から論理値を読み出すことができる。また、出力端
子の論理値が第２の論理値から第１の論理値まで変化す
る動作時間及び第１の論理値から第２の論理値まで変化
する動作時間のいずれもが短くなり、動作に要する時間
の短縮化が期待できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成を示した回路図であ
る。

【図２】ＮＡＮＤゲートの論理シンボル図である。

【図３】ＮＡＮＤゲートの構成例を示した回路図であ
る。

【図４】本発明の第１実施例の変形例の構成を示した回
路図である。

【図５】本発明の第２実施例の構成を示した回路図であ
る。

【図６】本発明の第２実施例の変形例の構成を示した回
路図である。

【図７】本発明の第３実施例の構成を示した回路図であ
る。

【図８】本発明の第３実施例の変形例の構成を示した回
路図である。

【図９】本発明の第４実施例の構成を示した回路図であ
る。

【図１０】本発明の第５実施例の構成を示した回路図で
ある。

【図１１】本発明の第６実施例の構成を示した回路図で
ある。

【図１２】本発明の第７実施例の構成を示した回路図で
ある。

【図１３】ＡＮＤ−ＮＯＲ複合回路の論理シンボル図で
ある。

【図１４】ＡＮＤ−ＮＯＲ複合回路の構成例を示した回
路図である。

【図１５】本発明の第７実施例の変形例の構成を示した
回路図である。

【図１６】本発明の第８実施例の構成を示した回路図で
ある。

【図１７】本発明の第８実施例の変形例の構成を示した
回路図である。

【図１８】本発明の第９実施例の構成を示した回路図で
ある。

【図１９】本発明の第１０実施例の構成を示した回路図
である。

【図２０】本発明の効果を説明するための平面図であ
る。

【図２１】基本セル段３の拡大図である。

【図２２】基本セル段３を示す回路図である。

【図２３】従来の技術を示す配線図である。

【図２４】本発明の第１実施例を示す配線図である。

【図２５】本発明の第２実施例を示す配線図である。

【図２６】本発明の第３実施例を示す配線図である。

【図２７】本発明の第７実施例を示す配線図である。

【図２８】本発明の第８実施例を示す配線図である。

【図２９】本発明の第１１実施例の構成を示した回路図
である。

【図３０】本発明の第１２実施例の構成を示した回路図
である。

【図３１】本発明の第１３実施例の構成を示した回路図
である。

【図３２】従来の技術を示す回路図である。

【図３３】インバータ回路の論理シンボル図である。

【図３４】インバータ回路の構成例を示した回路図であ
る。

【図３５】従来の技術を示す回路図である。

【図３６】従来の技術を示す回路図である。

【符号の説明】

１５，１５１ ＮＡＮＤゲート １１１ 電源線 １１２ 接地線 １２３，１２８，１３０ｉ，１３３ｉ，１３４ｉ，１３
９ｉ ＰチャンネルＭＯＳトランジスタ １２３ｉ，１２８ｉ，１３０，１３３，１３４，１３９
ＮチャンネルＭＯＳトランジスタ １４ａ，１４ｂ，１５３ インバータ回路 １６ ＡＮＤ−ＮＯＲ複合回路 １６ｉ ＯＲ−ＮＡＮＤ複合回路 １８２，１８２ｉ，１８２ｉａ，１８２ｉｂ 読み出し
ワード線 １９２，１９２ａ，１９２ｂ 読み出しビット線 ２２１〜２２８，２２１ｉ〜２２５ｉ，２２１ａ〜２２
５ａ，２２１ｂ〜２２５ｂ 読み出しバッファ回路 １７０〜１７９ １７１ｉ，１７２ｉ，１７７ｉ，１７
８ｉ，１７０１〜１７０３ メモリセル回路 ２１，２１ａ，２１ｂ 記憶回路

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 互いに相補的な第１及び第２の論理値の
   いずれかをとる記憶論理を記憶し、前記記憶論理を出力
   する正出力端を有する記憶手段と、 少なくとも一つの読み出し手段と、を備え、 前記読み出し手段の各々は、 出力端子と、 前記第１の論理値に対応する電位を有する第１の電位点
   と、 前記第２の論理値に対応する電位を有する第２の電位点
   と、 前記出力端子に前記記憶論理と同一の論理である出力論
   理を与えるか、前記出力端子をフローティングの状態に
   するか、を制御する制御信号を与える制御端子と、 前記第１の電位点及び前記出力端子にそれぞれ接続され
   た第１及び第２の電流電極並びに制御電極を有する第１
   のＭＯＳトランジスタと、 第１の電流電極と、前記出力端子に接続された第２の電
   流電極と、前記制御信号が与えられる制御電極とを有
   し、前記制御信号によって駆動される第２のＭＯＳトラ
   ンジスタと、 前記記憶論理と相補的な反転記憶論理が与えられる制御
   電極と、前記第２の電位点及び前記出力端子との間にお
   いて前記第２のＭＯＳトランジスタと直列に接続される
   第１及び第２の電流電極を有する第３のＭＯＳトランジ
   スタと、 前記制御信号によって駆動され、前記記憶論理に基づい
   て前記第１のＭＯＳトランジスタを駆動する駆動信号を
   前記第１のＭＯＳトランジスタの前記制御電極に与える
   論理回路と、を有するメモリセル回路。
2. 【請求項２】 前記駆動信号は、前記記憶論理と相補的
   な信号である、請求項１記載のメモリセル回路。
3. 【請求項３】 前記第１のＭＯＳトランジスタは第１導
   電型であり、前記第２及び第３のＭＯＳトランジスタは
   前記第１導電型と相補的な第２導電型である、請求項１
   記載のメモリセル回路。
4. 【請求項４】 前記反転記憶論理として前記第３のＭＯ
   Ｓトランジスタの前記制御電極には前記駆動信号が与え
   られる請求項３記載のメモリセル回路。
5. 【請求項５】 前記記憶手段は前記記憶論理と相補的な
   論理値を出力する反出力端を更に有し、 前記第３のＭＯＳトランジスタの前記制御電極には、前
   記反出力端が接続される、請求項１記載のメモリセル回
   路。
6. 【請求項６】 前記駆動信号は、前記記憶論理と相補的
   な信号である、請求項５記載のメモリセル回路。
7. 【請求項７】 前記第１のＭＯＳトランジスタは第１導
   電型であり、前記第２及び第３のＭＯＳトランジスタは
   前記第１導電型と相補的な第２導電型である、請求項６
   記載のメモリセル回路。
8. 【請求項８】 互いに相補的な第１及び第２の論理値の
   いずれかをとる記憶論理を記憶し、前記記憶論理を出力
   する正出力端を各々が有する一組の記憶手段と、 少なくとも一つの読み出し手段と、 を備え、前記読み出し手段の各々は、 出力端子と、 前記第１の論理値に対応する電位を有する第１の電位点
   と、 前記第２の論理値に対応する電位を有する第２の電位点
   と、 前記記憶手段と対応し、前記出力端子に前記記憶論理と
   同一の論理である出力論理を与えるか、前記出力端子を
   フローティングの状態にするか、を制御する一組の制御
   信号を与える一組の制御端子と、 各々が前記第１の電位点及び前記出力端子にそれぞれ接
   続された第１及び第２の電流電極並びに制御電極を有す
   る、少なくとも一つの第１のＭＯＳトランジスタと、 各々が、第１の電流電極と、前記出力端子に接続された
   第２の電流電極と、前記制御信号が与えられる制御電極
   とを有し、前記記憶手段と対応する前記制御信号によっ
   てそれぞれ駆動され、前記記憶手段と対応する一組の第
   ２のＭＯＳトランジスタと、前記一組の制御信号によって、複数の前記記憶論理から
   一の前記記憶論理を選択し、これに基づいて前記第１の
   ＭＯＳトランジスタを駆動する駆動信号を前記第１のＭ
   ＯＳトランジスタの前記制御電極に与える論理回路と、 前記一の記憶論理と相補的な反転記憶論理が与えられる
   制御電極と、第１及び第２の電流電極を各々が有し、前
   記一組の第２のＭＯＳトランジスタの前記第１電流電極
   と前記第２の電位点との間に直列に接続される、少なく
   とも一つの第３のＭＯＳトランジスタと、 を有する、メモリセル回路。
9. 【請求項９】 前記第１のＭＯＳトランジスタは第１導
   電型であり、前記第２及び第３のＭＯＳトランジスタは
   前記第１導電型と相補的な第２導電型である、請求項８
   記載のメモリセル回路。
10. 【請求項１０】 前記駆動信号は、前記一の記憶論理と
    相補的な信号である、請求項９記載のメモリセル回路。
11. 【請求項１１】 前記反転記憶論理として前記第３のＭ
    ＯＳトランジスタの前記制御電極には前記駆動信号が与
    えられる請求項１０記載のメモリセル回路。
12. 【請求項１２】 前記第１のＭＯＳトランジスタは単数
    である、請求項１１記載のメモリセル回路。
13. 【請求項１３】 互いに相補的な第１及び第２の論理値
    のいずれかをとる記憶論理を記憶し、前記記憶論理を出
    力する正出力端を有する記憶手段と、 読み出し手段と、を備え、 前記読み出し手段は、 出力端子と、 前記第１の論理値に対応する電位を有する第１の電位点
    と、 前記第２の論理値に対応する電位を有する第２の電位点
    と、 前記出力端子に前記記憶論理と同一の論理である出力論
    理を与える場合には前記第１の論理値をとり、出力端子
    をフローティングの状態にする場合には前記第２の論理
    値をとる制御信号を与える制御端子と、 前記第１の電位点及び前記出力端子にそれぞれ接続され
    た第１及び第２の電流電極並びに制御電極を有する第１
    のＭＯＳトランジスタと、 前記第２の電位点及び前記出力端子にそれぞれ接続され
    た第１及び第２の電流電極並びに制御電極を有する第２
    のＭＯＳトランジスタと、 前記制御信号及び前記記憶論理に基づいて、前記第１及
    び第２のＭＯＳトランジスタの少なくとも一方を遮断状
    態にする第１及び第２の遮断信号をそれぞれ前記第１及
    び第２のＭＯＳトランジスタの前記制御電極に与える論
    理回路と、を有する、メモリセル回路。
14. 【請求項１４】 前記第１のＭＯＳトランジスタは第１
    導電型であり、前記第２のＭＯＳトランジスタは前記第
    １導電型と相補的な第２導電型である、請求項１３記載
    のメモリセル回路。
15. 【請求項１５】 前記制御信号が、前記出力端子に前記
    記憶論理と同一の出力論理である出力論理を与えるとの
    制御を行う場合には、前記第１の遮断信号及び第２の遮
    断信号は互いに相補的であり、 前記制御信号が、前記出力端子をフローティングの状態
    にするとの制御行う場合には、前記第１の遮断信号及び
    第２の遮断信号はいずれも前記記憶論理と相補的な信号
    である、請求項１４記載のメモリセル回路。