JPH0729372A - マルチポート・ランダム・アクセス・メモリ - Google Patents
マルチポート・ランダム・アクセス・メモリInfo
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- JPH0729372A JPH0729372A JP5168285A JP16828593A JPH0729372A JP H0729372 A JPH0729372 A JP H0729372A JP 5168285 A JP5168285 A JP 5168285A JP 16828593 A JP16828593 A JP 16828593A JP H0729372 A JPH0729372 A JP H0729372A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体メモリ回路に関し、特にマル
チポート・ランダム・アクセス・メモリ回路に関する。 【構成】マルチポート・ランダム・アクセス・メモリの
一つである３ポートＲＡＭにおいて、書き込み用信号線
１１５、１１６が一系統につき一本の同相信号線により
構成され、且つ前記書き込み用信号線１１５，１１６の
逆相信号を作るための逆相回路、つまり逆相信号生成用
インバータ１２０がマルチポート・ランダム・アクセス
・メモリ回路に付加されることにより構成されることを
特徴とするマルチポート・ランダム・アクセス・メモリ
回路装置。
チポート・ランダム・アクセス・メモリ回路に関する。 【構成】マルチポート・ランダム・アクセス・メモリの
一つである３ポートＲＡＭにおいて、書き込み用信号線
１１５、１１６が一系統につき一本の同相信号線により
構成され、且つ前記書き込み用信号線１１５，１１６の
逆相信号を作るための逆相回路、つまり逆相信号生成用
インバータ１２０がマルチポート・ランダム・アクセス
・メモリ回路に付加されることにより構成されることを
特徴とするマルチポート・ランダム・アクセス・メモリ
回路装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ回路に関
し、特にマルチポート・ランダム・アクセス・メモリ回
路に関する。
し、特にマルチポート・ランダム・アクセス・メモリ回
路に関する。
【０００２】
【従来の技術】説明を簡略化するため、マルチポート・
ランダム・アクセス・メモリのひとつである書き込み系
統が２系統、読み出し系統が１系統の３ポート・ランダ
ム・アクセス・メモリ（以下、３ポートＲＡＭと記
す。）について説明する。３ポートＲＡＭは、図４に示
すように２個のインバータで構成されるデータ保持用イ
ンバータ３２１のそれぞれの出力信号がもう一方のデー
タ保持用インバータ３２１の入力に接続されることでデ
ータを保持するラッチ回路を構成し、第１の読み出し系
統は、前記ラッチ回路にゲート電極が第１系統リードア
ドレス信号線３１４に接続されている読み出し制御用Ｎ
型トランスファーゲート３２２が接続され、更に前記読
み出し制御用Ｎ型トランスファーゲート３２２は読み出
し用インバータ３２４を介して第１読み出し用信号線３
１７に接続される。また、第１の書き込み系統は、前記
ラッチ回路にゲート電極が第１系統ワードアドレス信号
線３１２に接続されている書き込み制御用Ｎ型トランス
ファーゲート３１８が接続され、更に前記書き込み制御
用Ｎ型トランスファーゲート３１８は書き込み用インバ
ータ３２３を介して第１書き込み用信号線３１５に接続
される。同様に、第２の書き込み系統は、前記ラッチ回
路にゲート電極が第２系統ワードアドレス信号線３１３
に接続されている書き込み制御用Ｎ型トランスファーゲ
ート３１９が接続され、更に前記書き込み制御用Ｎ型ト
ランスファーゲート３１９は書き込み用インバータ３２
３を介して第２書き込み用信号線３１６に接続される。
また、本回路のマスクパターン・レイアウトは図５に示
すように、データ書き込み時に発生するクロストークを
防ぐため固定電位に接続されたクロストーク防止用固定
電位信号線３２０を第１書き込み用信号線３１５と第２
書き込み用信号線３１６との間に敷設して構成される。
ランダム・アクセス・メモリのひとつである書き込み系
統が２系統、読み出し系統が１系統の３ポート・ランダ
ム・アクセス・メモリ（以下、３ポートＲＡＭと記
す。）について説明する。３ポートＲＡＭは、図４に示
すように２個のインバータで構成されるデータ保持用イ
ンバータ３２１のそれぞれの出力信号がもう一方のデー
タ保持用インバータ３２１の入力に接続されることでデ
ータを保持するラッチ回路を構成し、第１の読み出し系
統は、前記ラッチ回路にゲート電極が第１系統リードア
ドレス信号線３１４に接続されている読み出し制御用Ｎ
型トランスファーゲート３２２が接続され、更に前記読
み出し制御用Ｎ型トランスファーゲート３２２は読み出
し用インバータ３２４を介して第１読み出し用信号線３
１７に接続される。また、第１の書き込み系統は、前記
ラッチ回路にゲート電極が第１系統ワードアドレス信号
線３１２に接続されている書き込み制御用Ｎ型トランス
ファーゲート３１８が接続され、更に前記書き込み制御
用Ｎ型トランスファーゲート３１８は書き込み用インバ
ータ３２３を介して第１書き込み用信号線３１５に接続
される。同様に、第２の書き込み系統は、前記ラッチ回
路にゲート電極が第２系統ワードアドレス信号線３１３
に接続されている書き込み制御用Ｎ型トランスファーゲ
ート３１９が接続され、更に前記書き込み制御用Ｎ型ト
ランスファーゲート３１９は書き込み用インバータ３２
３を介して第２書き込み用信号線３１６に接続される。
また、本回路のマスクパターン・レイアウトは図５に示
すように、データ書き込み時に発生するクロストークを
防ぐため固定電位に接続されたクロストーク防止用固定
電位信号線３２０を第１書き込み用信号線３１５と第２
書き込み用信号線３１６との間に敷設して構成される。
【０００３】以上、詳細に３ポートＲＡＭについて説明
したが、前記３ポートＲＡＭに更にワードアドレス信号
線、リードアドレス信号線が追加されたものを含めマル
チポート・ランダム・アクセス・メモリと読んでいる。
したが、前記３ポートＲＡＭに更にワードアドレス信号
線、リードアドレス信号線が追加されたものを含めマル
チポート・ランダム・アクセス・メモリと読んでいる。
【０００４】
【発明が解決しようとする課題】このように従来のマル
チポート・ランダム・アクセス・メモリでは、一つの書
き込み系統につき同相信号、及び逆相信号それぞれ１本
の合計２本の配線が必要であり、書き込み制御用Ｎ型ト
ランスファーゲート３１８は同相信号、逆送信号それぞ
れに接続されるため一つの書き込み系統につき２個必要
であった。このため書き込み系統が増すにつれマスクパ
ターン・レイアウト・サイズが大きくなってしまうとい
う問題があった。また、書き込み系統が２系統以上ある
場合、データ書き込み時に隣接する書き込み用信号線間
でクロストークが発生し、書き込み速度が遅くなり最悪
状態ではクロックの能動状態にデータを書き込むことが
できなくなるため、隣接する書き込み用信号線間に固定
電位に接続されたクロストーク防止用固定電位信号線３
２０を敷設する必要があり、マスクパターン・レイアウ
ト・サイズが更に増大するという問題があった。
チポート・ランダム・アクセス・メモリでは、一つの書
き込み系統につき同相信号、及び逆相信号それぞれ１本
の合計２本の配線が必要であり、書き込み制御用Ｎ型ト
ランスファーゲート３１８は同相信号、逆送信号それぞ
れに接続されるため一つの書き込み系統につき２個必要
であった。このため書き込み系統が増すにつれマスクパ
ターン・レイアウト・サイズが大きくなってしまうとい
う問題があった。また、書き込み系統が２系統以上ある
場合、データ書き込み時に隣接する書き込み用信号線間
でクロストークが発生し、書き込み速度が遅くなり最悪
状態ではクロックの能動状態にデータを書き込むことが
できなくなるため、隣接する書き込み用信号線間に固定
電位に接続されたクロストーク防止用固定電位信号線３
２０を敷設する必要があり、マスクパターン・レイアウ
ト・サイズが更に増大するという問題があった。
【０００５】次に、書き込み系統が２系統、読み出し系
統が１系統の３ポートＲＡＭについて一例を挙げる。図
５において、マルチポートＲＡＭセル３１１内を通過す
る配線数は、第１書き込み用信号線３１５の同相信号、
逆相信号の２本、第２書き込み用信号線３１６の同相信
号、逆相信号の２本、及び第１読み出し用信号線３１７
の１本、更にクロストーク防止用固定電位信号線３２０
の本、の計７本必要であり、図５に示すマルチポートＲ
ＡＭセル３１１のマスクパターン・レイアウト・サイズ
は縦２０μｍ、横２０μｍであった。
統が１系統の３ポートＲＡＭについて一例を挙げる。図
５において、マルチポートＲＡＭセル３１１内を通過す
る配線数は、第１書き込み用信号線３１５の同相信号、
逆相信号の２本、第２書き込み用信号線３１６の同相信
号、逆相信号の２本、及び第１読み出し用信号線３１７
の１本、更にクロストーク防止用固定電位信号線３２０
の本、の計７本必要であり、図５に示すマルチポートＲ
ＡＭセル３１１のマスクパターン・レイアウト・サイズ
は縦２０μｍ、横２０μｍであった。
【０００６】更に、読み出し系統が２系統以上の場合
は、隣接する読み出し用信号線間にも読み出し時にクロ
ストークが発生するため、クロストーク防止用固定電位
信号線３２０を敷設する必要があることは言うまでもな
い。
は、隣接する読み出し用信号線間にも読み出し時にクロ
ストークが発生するため、クロストーク防止用固定電位
信号線３２０を敷設する必要があることは言うまでもな
い。
【０００７】
【課題を解決するための手段】本発明のマルチポート・
ランダム・アクセス・メモリ回路装置は、基本となる記
憶回路部が行列状に配置され、任意の基本となる記憶回
路部にデータを書き込むための複数の書き込み系統から
成る書き込み用信号線と、任意の基本となる記憶回路部
からデータを読み出すための複数の読みだし系統から成
る読み出し用信号線がそれぞれ独立したマルチポート・
ランダム・アクセス・メモリにおいて、前記書き込み用
信号線が一系統につき一本の書き込み用信号線により構
成され、且つ前記書き込み用信号線の逆相信号を生成す
るため前記基本となる記憶回路部内にインバータ回路を
付加することにより構成される。
ランダム・アクセス・メモリ回路装置は、基本となる記
憶回路部が行列状に配置され、任意の基本となる記憶回
路部にデータを書き込むための複数の書き込み系統から
成る書き込み用信号線と、任意の基本となる記憶回路部
からデータを読み出すための複数の読みだし系統から成
る読み出し用信号線がそれぞれ独立したマルチポート・
ランダム・アクセス・メモリにおいて、前記書き込み用
信号線が一系統につき一本の書き込み用信号線により構
成され、且つ前記書き込み用信号線の逆相信号を生成す
るため前記基本となる記憶回路部内にインバータ回路を
付加することにより構成される。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示す３ポートＲＡＭの
構成図である。本発明の３ポートＲＡＭは図１に示すよ
うに２個のインバータで構成されるデータ保持用インバ
ータ１２１のそれぞれの出力信号がもう一方のデータ保
持用インバータ１２１の入力に接続されることでデータ
を保持するラッチ回路を構成し、第１の読み出し系統は
前記ラッチ回路にゲート電極が第１系統リードアドレス
信号線１１４に接続されている読み出し制御用Ｎ型トラ
ンスファーゲート１２２が接続され、更に前記読み出し
制御用Ｎ型トランスファーゲート１２２は読み出し用イ
ンバータ１２４を介して第１読み出し用信号線１１７に
接続される。また、第１の書き込み系統は前記ラッチ回
路にゲート電極が第１系統ワードアドレス信号線１１２
に接続されている書き込み制御用Ｎ型トランスファーゲ
ート１１８が接続され、更に前記書き込み制御用Ｎ型ト
ランスファーゲート１１８は書き込み用インバータ１２
３を介して第１書き込み用信号線１１５に接続される。
同様に、第２の書き込み系統は、前記ラッチ回路に接続
されている書き込み制御用Ｎ型トランスファーゲート１
１８のドレイン側に短絡するように書き込み制御用Ｎ型
トランスファーゲート１１９のドレイン側が接続され
る。更に前記ゲート電極が第２系統ワードアドレス信号
線１１３に接続された書き込み制御用Ｎ型トランスファ
ーゲート１１９が書き込み用インバータ１２３を介して
第２書き込み用信号線１１６に接続される。また本回路
においては、第１書き込み用信号線１１５、第２書き込
み用信号線１１６それぞれの同相信号だけでデータの書
き込みを行うため、マルチポートＲＡＭセル１１１内に
逆相信号生成用インバータ１２０を備える。前記逆相信
号生成用インバータ１２０の入力端子は、書き込み制御
用Ｎ型トランスファーゲート１１８、１１９のドレイン
側に短絡するかたちで接続され、且つ出力端子が前記ラ
ッチ回路のもう一方に接続されるかたちで構成される。
る。図１は、本発明の一実施例を示す３ポートＲＡＭの
構成図である。本発明の３ポートＲＡＭは図１に示すよ
うに２個のインバータで構成されるデータ保持用インバ
ータ１２１のそれぞれの出力信号がもう一方のデータ保
持用インバータ１２１の入力に接続されることでデータ
を保持するラッチ回路を構成し、第１の読み出し系統は
前記ラッチ回路にゲート電極が第１系統リードアドレス
信号線１１４に接続されている読み出し制御用Ｎ型トラ
ンスファーゲート１２２が接続され、更に前記読み出し
制御用Ｎ型トランスファーゲート１２２は読み出し用イ
ンバータ１２４を介して第１読み出し用信号線１１７に
接続される。また、第１の書き込み系統は前記ラッチ回
路にゲート電極が第１系統ワードアドレス信号線１１２
に接続されている書き込み制御用Ｎ型トランスファーゲ
ート１１８が接続され、更に前記書き込み制御用Ｎ型ト
ランスファーゲート１１８は書き込み用インバータ１２
３を介して第１書き込み用信号線１１５に接続される。
同様に、第２の書き込み系統は、前記ラッチ回路に接続
されている書き込み制御用Ｎ型トランスファーゲート１
１８のドレイン側に短絡するように書き込み制御用Ｎ型
トランスファーゲート１１９のドレイン側が接続され
る。更に前記ゲート電極が第２系統ワードアドレス信号
線１１３に接続された書き込み制御用Ｎ型トランスファ
ーゲート１１９が書き込み用インバータ１２３を介して
第２書き込み用信号線１１６に接続される。また本回路
においては、第１書き込み用信号線１１５、第２書き込
み用信号線１１６それぞれの同相信号だけでデータの書
き込みを行うため、マルチポートＲＡＭセル１１１内に
逆相信号生成用インバータ１２０を備える。前記逆相信
号生成用インバータ１２０の入力端子は、書き込み制御
用Ｎ型トランスファーゲート１１８、１１９のドレイン
側に短絡するかたちで接続され、且つ出力端子が前記ラ
ッチ回路のもう一方に接続されるかたちで構成される。
【０００９】次に、前記３ポートＲＡＭの動作を以下に
示す。
示す。
【００１０】本発明の３ポートＲＭＡでは、第１書き込
み用信号線１１５に予めセットされたデータを書き込む
際、スイッチの機能として働く書き込み制御用Ｎ型トラ
ンスファーゲート１１８のゲート電極に接続されている
第１系統ワードアドレス信号線１１２が高電位レベルに
なることにより、第１書き込み用信号線１１５にセット
されていたデータがマルチポートＲＡＭセル１１１内に
書き込まれる。また同様に、第２書き込み用信号線１１
６に予めセットされたデータを書き込む際、スイッチの
機能として働く書き込み制御用Ｎ型トランスファーゲー
ト１１９のゲート電極に接続されている第２系統ワード
アドレス信号線１１３が高電位レベルになることによ
り、第２書き込み用信号線１１６にセットされていたデ
ータがマルチポートＲＡＭセル１１１内に書き込まれ
る。ここで、第１書き込み用信号線１１５、及び第２書
き込み用信号線１１６それぞれに予めセットされている
データを同一のマルチポートＲＡＭに書き込むことは禁
止されている。更に、書き込まれたデータを読み出す際
は、スイッチの機能として働く読み出し制御用Ｎ型トラ
ンスファーゲート１２２のゲート電極に接続されている
第１系統リードアドレス信号線１１４が高電位レベルに
なることにより、マルチポートＲＡＭ１１１に保持され
ていたデータが第１読み出し用信号線１１７に読み出さ
れる。
み用信号線１１５に予めセットされたデータを書き込む
際、スイッチの機能として働く書き込み制御用Ｎ型トラ
ンスファーゲート１１８のゲート電極に接続されている
第１系統ワードアドレス信号線１１２が高電位レベルに
なることにより、第１書き込み用信号線１１５にセット
されていたデータがマルチポートＲＡＭセル１１１内に
書き込まれる。また同様に、第２書き込み用信号線１１
６に予めセットされたデータを書き込む際、スイッチの
機能として働く書き込み制御用Ｎ型トランスファーゲー
ト１１９のゲート電極に接続されている第２系統ワード
アドレス信号線１１３が高電位レベルになることによ
り、第２書き込み用信号線１１６にセットされていたデ
ータがマルチポートＲＡＭセル１１１内に書き込まれ
る。ここで、第１書き込み用信号線１１５、及び第２書
き込み用信号線１１６それぞれに予めセットされている
データを同一のマルチポートＲＡＭに書き込むことは禁
止されている。更に、書き込まれたデータを読み出す際
は、スイッチの機能として働く読み出し制御用Ｎ型トラ
ンスファーゲート１２２のゲート電極に接続されている
第１系統リードアドレス信号線１１４が高電位レベルに
なることにより、マルチポートＲＡＭ１１１に保持され
ていたデータが第１読み出し用信号線１１７に読み出さ
れる。
【００１１】次に、本発明における第２の実施例を図面
を参照して説明する。
を参照して説明する。
【００１２】図２は、本発明の第２の実施例である３ポ
ートＲＡＭの構成図である。本発明の３ポートＲＡＭ
は、図２に示すように２個のインバータで構成されるデ
ータ保持用インバータ２２１のそれぞれの出力信号がも
う一方のデータ保持用インバータ２２１の入力に接続さ
れることでデータを保持するラッチ回路を構成し、第１
の読み出し系統は前記ラッチ回路にゲート電極が第１系
統リードアドレス信号線２１４に接続されている読み出
し制御用Ｎ型トランスファーゲート２２２が接続され、
更に前記読み出し制御用Ｎ型トランフスァーゲート２２
２は読み出し用インバータ２２４を介して第１読み出し
用信号線２１７に接続される。また、第１の書き込み系
統は前記ラッチ回路に接続されたゲート電極が第１系統
ワードアドレス信号線２１２に接続されている書き込み
制御用Ｎ型トランスファーゲート２１８が接続され、更
に前記書き込み制御用Ｎ型トランスファーゲート２１８
は書き込み用インバータ２２３を介して第１書き込み用
信号線２１５に接続される。同様に、第２の書き込み系
統は、前記ラッチ回路に接続されている書き込み制御用
Ｎ型トランスファーゲート２１８のドレイン側に短絡す
るように書き込み制御用Ｎ型トランスファーゲート２１
９のドレイン側に接続される。更に前記ゲート電極が第
２系統ワードアドレス信号線２１３に接続された書き込
み制御用Ｎ型トランスファーゲート２１９が書き込み用
インバータ２２３を介して第２書き込み用信号線２１６
に接続される。本回路においても、第１書き込み用信号
線２１５、第２書き込み用信号線２１６それぞれの同相
信号だけでデータの書き込みを行うため、マルチポート
ＲＡＭセル２１１内に逆相信号生成用インバータ２２０
を備える。前記逆相信号生成用インバータ２２０の入力
端子は、書き込み制御用Ｎ型トランスファーゲート２１
８、２１９のドレイン側に短絡され、且つ出力端子が前
記ラッチ回路のもう一方に接続される。本回路の特徴
は、保持データを強制的にクリアするクリア回路を有し
ていることである。このクリア回路は、ドレイン側が前
記ラッチ回路に接続されソース側がＧＮＤに接続され、
更にゲート電極が保持データ強制クリア用アドレス信号
線２２６に接続されたクリア制御用Ｎ型トランスファー
ゲート２２５により構成される。
ートＲＡＭの構成図である。本発明の３ポートＲＡＭ
は、図２に示すように２個のインバータで構成されるデ
ータ保持用インバータ２２１のそれぞれの出力信号がも
う一方のデータ保持用インバータ２２１の入力に接続さ
れることでデータを保持するラッチ回路を構成し、第１
の読み出し系統は前記ラッチ回路にゲート電極が第１系
統リードアドレス信号線２１４に接続されている読み出
し制御用Ｎ型トランスファーゲート２２２が接続され、
更に前記読み出し制御用Ｎ型トランフスァーゲート２２
２は読み出し用インバータ２２４を介して第１読み出し
用信号線２１７に接続される。また、第１の書き込み系
統は前記ラッチ回路に接続されたゲート電極が第１系統
ワードアドレス信号線２１２に接続されている書き込み
制御用Ｎ型トランスファーゲート２１８が接続され、更
に前記書き込み制御用Ｎ型トランスファーゲート２１８
は書き込み用インバータ２２３を介して第１書き込み用
信号線２１５に接続される。同様に、第２の書き込み系
統は、前記ラッチ回路に接続されている書き込み制御用
Ｎ型トランスファーゲート２１８のドレイン側に短絡す
るように書き込み制御用Ｎ型トランスファーゲート２１
９のドレイン側に接続される。更に前記ゲート電極が第
２系統ワードアドレス信号線２１３に接続された書き込
み制御用Ｎ型トランスファーゲート２１９が書き込み用
インバータ２２３を介して第２書き込み用信号線２１６
に接続される。本回路においても、第１書き込み用信号
線２１５、第２書き込み用信号線２１６それぞれの同相
信号だけでデータの書き込みを行うため、マルチポート
ＲＡＭセル２１１内に逆相信号生成用インバータ２２０
を備える。前記逆相信号生成用インバータ２２０の入力
端子は、書き込み制御用Ｎ型トランスファーゲート２１
８、２１９のドレイン側に短絡され、且つ出力端子が前
記ラッチ回路のもう一方に接続される。本回路の特徴
は、保持データを強制的にクリアするクリア回路を有し
ていることである。このクリア回路は、ドレイン側が前
記ラッチ回路に接続されソース側がＧＮＤに接続され、
更にゲート電極が保持データ強制クリア用アドレス信号
線２２６に接続されたクリア制御用Ｎ型トランスファー
ゲート２２５により構成される。
【００１３】次に、前記第２の実施例の３ポートＲＡＭ
の動作を説明する。
の動作を説明する。
【００１４】第２の実施例の３ポートＲＡＭでは、第１
書き込み用信号線２１５に予めセットされたデータを書
き込む際、スイッチの機能として働く書き込み制御用Ｎ
型トランスファーゲート２１８のゲート電極に接続され
ている第１系統ワードアドレス信号線２１２が高電位レ
ベルになることにより、第１書き込み用信号線２１５に
セットされていたデータがマルチポートＲＡＭセル２１
１内に書き込まれる。また同様に、第２書き込み用信号
線２１６に予めセットされたデータを書き込む際、スイ
ッチの機能として働く書き込み制御用Ｎ型トランスファ
ーゲート２１９のゲート電極に接続されている第２系統
ワードアドレス信号線２１３が高電位レベルになること
により、第２書き込み用信号線２１６にセットされてい
たデータがマルチポートＲＡＭセル２１１内に書き込ま
れる。ここで、第１書き込み用信号線２１５、及び第２
書き込み用信号線２１６それぞれに予めセットされてい
るデータを同一のマルチポートＲＡＭに書き込むことが
禁止されていることは第１の実施例と同様である。更
に、書き込まれたデータを読み出す際はスイッチの機能
として働く読み出し制御用Ｎ型トランスファーゲート２
２２のゲート電極に接続されている第１系統リードアド
レス信号線２１４が高電位レベルになることにより、マ
ルチポートＲＡＭ２１１に保持されていたデータが第１
読み出し用信号線２１７に読み出される。また、保持デ
ータを強制的にクリアするには、保持データ強制クリア
用アドレス信号線２２６が高電位レベルになることによ
り、クリア制御用Ｎ型トランスファーゲート２２５がＯ
Ｎ状態となり、マルチポートＲＡＭ２１１がいかなるデ
ータを保持していても強制的にクリアできる。
書き込み用信号線２１５に予めセットされたデータを書
き込む際、スイッチの機能として働く書き込み制御用Ｎ
型トランスファーゲート２１８のゲート電極に接続され
ている第１系統ワードアドレス信号線２１２が高電位レ
ベルになることにより、第１書き込み用信号線２１５に
セットされていたデータがマルチポートＲＡＭセル２１
１内に書き込まれる。また同様に、第２書き込み用信号
線２１６に予めセットされたデータを書き込む際、スイ
ッチの機能として働く書き込み制御用Ｎ型トランスファ
ーゲート２１９のゲート電極に接続されている第２系統
ワードアドレス信号線２１３が高電位レベルになること
により、第２書き込み用信号線２１６にセットされてい
たデータがマルチポートＲＡＭセル２１１内に書き込ま
れる。ここで、第１書き込み用信号線２１５、及び第２
書き込み用信号線２１６それぞれに予めセットされてい
るデータを同一のマルチポートＲＡＭに書き込むことが
禁止されていることは第１の実施例と同様である。更
に、書き込まれたデータを読み出す際はスイッチの機能
として働く読み出し制御用Ｎ型トランスファーゲート２
２２のゲート電極に接続されている第１系統リードアド
レス信号線２１４が高電位レベルになることにより、マ
ルチポートＲＡＭ２１１に保持されていたデータが第１
読み出し用信号線２１７に読み出される。また、保持デ
ータを強制的にクリアするには、保持データ強制クリア
用アドレス信号線２２６が高電位レベルになることによ
り、クリア制御用Ｎ型トランスファーゲート２２５がＯ
Ｎ状態となり、マルチポートＲＡＭ２１１がいかなるデ
ータを保持していても強制的にクリアできる。
【００１５】以上、詳細に３ポートＲＡＭについて説明
したが、前記３ポートＲＡＭに更にワードアドレス信号
線、リードアドレス信号線が追加されたマルチポート・
ランダム・アクセス・メモリを本発明に含むことは言う
までもない、以上説明したように本発明によれば、マル
チポート・ランダム・アクセス・メモリにおいて、書き
込み用信号線が一系統につき一本の書き込み用信号線だ
けで構成され、且つ前記書き込み用信号線の逆相信号を
作るための逆相回路がマルチポート・ランダム・アクセ
ス・メモリ回路に付加されたことにより、３ポートＲＡ
Ｍセル内を通過する配線数は、第１書き込み用信号線１
本、第２書き込み用信号線１本、及び第１読み出し用信
号線１本の合計３本で構成される。このため、クロスト
ーク防止用の固定電位信号線は不要となり、図３に示す
ように本発明による３ポートＲＡＭセルのマスクパター
ン・レイアウト・サイズは約縦２０μｍ、横５μｍとな
る。
したが、前記３ポートＲＡＭに更にワードアドレス信号
線、リードアドレス信号線が追加されたマルチポート・
ランダム・アクセス・メモリを本発明に含むことは言う
までもない、以上説明したように本発明によれば、マル
チポート・ランダム・アクセス・メモリにおいて、書き
込み用信号線が一系統につき一本の書き込み用信号線だ
けで構成され、且つ前記書き込み用信号線の逆相信号を
作るための逆相回路がマルチポート・ランダム・アクセ
ス・メモリ回路に付加されたことにより、３ポートＲＡ
Ｍセル内を通過する配線数は、第１書き込み用信号線１
本、第２書き込み用信号線１本、及び第１読み出し用信
号線１本の合計３本で構成される。このため、クロスト
ーク防止用の固定電位信号線は不要となり、図３に示す
ように本発明による３ポートＲＡＭセルのマスクパター
ン・レイアウト・サイズは約縦２０μｍ、横５μｍとな
る。
【００１６】
【発明の効果】以上詳細に説明したように本発明によれ
は、マルチポート・ランダム・アクセス・メモリにおい
て、書き込み用信号線が一系統につき一本の書き込み用
信号線だけで構成され、且つ前記書き込み用信号線の逆
相信号を作るための逆相回路がマルチポート・ランダム
・アクセス・メモリ回路に付加されたことにより、従来
の方法に較べ基本となる記憶回路部を縮小することがで
きる。３ポートＲＡＭセルにおいては、従来の方法で縦
２０μｍ、横２０μｍであったものが本発明により縦２
０μｍ、横５μｍとなり面積比では従来の２５％と縮小
される。また、レイアウトサイズが縮小されたことによ
り、ワードアドレス信号線の配線容量が従来に較べ２５
％と削減されるためデータ読み出し時間が従来に比べ２
５％減少する。この効果はマルチポート・ランダム・ア
クセス・メモリにおいても得られることは言うまでもな
い。
は、マルチポート・ランダム・アクセス・メモリにおい
て、書き込み用信号線が一系統につき一本の書き込み用
信号線だけで構成され、且つ前記書き込み用信号線の逆
相信号を作るための逆相回路がマルチポート・ランダム
・アクセス・メモリ回路に付加されたことにより、従来
の方法に較べ基本となる記憶回路部を縮小することがで
きる。３ポートＲＡＭセルにおいては、従来の方法で縦
２０μｍ、横２０μｍであったものが本発明により縦２
０μｍ、横５μｍとなり面積比では従来の２５％と縮小
される。また、レイアウトサイズが縮小されたことによ
り、ワードアドレス信号線の配線容量が従来に較べ２５
％と削減されるためデータ読み出し時間が従来に比べ２
５％減少する。この効果はマルチポート・ランダム・ア
クセス・メモリにおいても得られることは言うまでもな
い。
【図１】本発明の第１の実施例の３ポートＲＡＭ構成
図。
図。
【図２】本発明の第２の実施例の３ポートＲＡＭ構成
図。
図。
【図３】本発明の第１の実施例の３ポートＲＡＭの信号
線配置図。
線配置図。
【図４】従来の３ポートＲＡＭ構成図。
【図５】従来の３ポートＲＡＭの信号線配置図。
１１１，２１１，３１１ マルチポートＲＡＭセル １１２，２１２，３１２ 第１系統ワードアドレス信
号線 １１３，２１３，３１３ 第２系統ワードアドレス信
号線 １１４，２１４，３１４ 第１系統リードアドレス信
号線 １１５，２１５，３１５ 第１書き込み用信号線 ４１５，５１５ 第１書き込み用信号線 １１６，２１６，３１６ 第２書き込み用信号線 ４１６，５１６ 第２書き込み用信号線 １１７，２１７，３１７ 第１読み出し用信号線 ４１７，５１７ 第１読み出し用信号線 １１８，１１９，２１８ 書き込み制御用Ｎ型トラン
スファーゲート ２１９，３１８，３１９ 書き込み制御用Ｎ型トラン
スファーゲート １２０，２２０ 逆相信号生成用インバータ １２１，２２１，３２１ データ保持用インバータ １２２，２２２，３２２ 読み出し制御用Ｎ型トラン
スファーゲート １２３，２２３，３２３ 書き込み用インバータ １２４，２２４，３２４ 読み出し用インバータ ２２５ クリア制御用Ｎ型トランスファーゲート ２２６ 保持データ強制クリア用アドレス信号線 ３２０，５２０ クロストーク防止用固定電位信号線
号線 １１３，２１３，３１３ 第２系統ワードアドレス信
号線 １１４，２１４，３１４ 第１系統リードアドレス信
号線 １１５，２１５，３１５ 第１書き込み用信号線 ４１５，５１５ 第１書き込み用信号線 １１６，２１６，３１６ 第２書き込み用信号線 ４１６，５１６ 第２書き込み用信号線 １１７，２１７，３１７ 第１読み出し用信号線 ４１７，５１７ 第１読み出し用信号線 １１８，１１９，２１８ 書き込み制御用Ｎ型トラン
スファーゲート ２１９，３１８，３１９ 書き込み制御用Ｎ型トラン
スファーゲート １２０，２２０ 逆相信号生成用インバータ １２１，２２１，３２１ データ保持用インバータ １２２，２２２，３２２ 読み出し制御用Ｎ型トラン
スファーゲート １２３，２２３，３２３ 書き込み用インバータ １２４，２２４，３２４ 読み出し用インバータ ２２５ クリア制御用Ｎ型トランスファーゲート ２２６ 保持データ強制クリア用アドレス信号線 ３２０，５２０ クロストーク防止用固定電位信号線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３６２ Ｇ 11/40 Ｂ
Claims (1)
- 【請求項１】 基本となる記憶回路部が行列状に配置さ
れ、任意の基本となる記憶回路部にデータを書き込むた
めの複数の書き込み系統から成る書き込み用信号線と、
任意の基本となる記憶回路部からデータを読み出すため
の複数の読みだし系統から成る読み出し用信号線がそれ
ぞれ独立したマルチポート・ランダム・アクセス・メモ
リにおいて、前記書き込み用信号線が一系統につき一本
の書き込み用信号線により構成され、且つ前記書き込み
用信号線の逆相信号を生成するため前記基本となる記憶
回路部内にインバータ回路を付加することを特徴とする
マルチポート・ランダム・アクセス・メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168285A JPH0729372A (ja) | 1993-07-08 | 1993-07-08 | マルチポート・ランダム・アクセス・メモリ |
| US08/272,033 US5477502A (en) | 1993-07-08 | 1994-07-08 | Semiconductor RAM device with a single write signal line for one column in memory cell array and for one port |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168285A JPH0729372A (ja) | 1993-07-08 | 1993-07-08 | マルチポート・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729372A true JPH0729372A (ja) | 1995-01-31 |
Family
ID=15865191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168285A Withdrawn JPH0729372A (ja) | 1993-07-08 | 1993-07-08 | マルチポート・ランダム・アクセス・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5477502A (ja) |
| JP (1) | JPH0729372A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667941B2 (ja) * | 1992-09-17 | 1997-10-27 | 三菱電機株式会社 | メモリセル回路 |
| US5828623A (en) * | 1996-02-23 | 1998-10-27 | Integrated Device Technology, Inc. | Parallel write logic for multi-port memory arrays |
| JPH117773A (ja) * | 1997-06-18 | 1999-01-12 | Sony Corp | 半導体記憶装置 |
| US5917769A (en) * | 1997-08-12 | 1999-06-29 | Lucent Technologies Inc. | Method and system rotating data in a memory array device |
| US6208565B1 (en) * | 2000-02-18 | 2001-03-27 | Hewlett-Packard Company | Multi-ported register structure utilizing a pulse write mechanism |
| CN100520955C (zh) | 2002-09-12 | 2009-07-29 | 松下电器产业株式会社 | 存储装置 |
| US6738306B2 (en) * | 2002-09-13 | 2004-05-18 | Lattice Semiconductor Corporation | SRAM cell with single-ended and differential read/write ports |
| JP4744074B2 (ja) * | 2003-12-01 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 表示メモリ回路および表示コントローラ |
| DE102004007239B4 (de) * | 2004-02-13 | 2005-12-29 | Infineon Technologies Ag | Schnittstellenvorrichtung und Verfahren zur Datenrückgewinnung und Synchronisation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| JPH04324189A (ja) * | 1991-04-24 | 1992-11-13 | Toshiba Corp | マルチポ−トメモリ装置 |
-
1993
- 1993-07-08 JP JP5168285A patent/JPH0729372A/ja not_active Withdrawn
-
1994
- 1994-07-08 US US08/272,033 patent/US5477502A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5477502A (en) | 1995-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |