KR960000887B1 - 메모리 집적 회로 - Google Patents

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Abstract

내용 없음.

Description

메모리 집적 회로
제1도는 종래 기술의 회로 구성을 도시한 도면.
제2도는 본 발명에 따른 기본 회로를 도시한 도면.
제3도는 두개의 컬럼이 하나의 공통 제1트랜지스터를 갖는 본 발명에 따른 회로구성의 제1실시예를 도시한 도면.
제4도는 본 발명에 따른 회로구성의 제2실시예의 레이 아웃도.
제5도는 제4도의 실시예의 레이 아웃도.
* 도면의 주요부분에 대한 부호의 설명
12, 13 : 엑세스 트랜지스터 17, 18 : 비트 라인 부하
본 발명은 메모리 집적 회로에 관한 것으로서, 메모리 회로에서 메모리 셀은 컬럼(columm)들로 배열되고 각각의 컬럼은 2개의 비트 라인에 접속되고, 한 컬럼의 메모리 셀에 정보를 기록하기 위해 상기 메모리셀은 선택수단에 의해서 선택되며, 상기 선택수단은 메모리 셀을 상기 두개의 비트 라인에 접속하며 상기 두개의 비트 라인을 데이타 버스에 접속시켜 메모리 셀에 정보를 공급하고, 상기 두개의 비트 라인 각각은, 각각의 부하를 통해서, 제1공급 단자로 접촉되며, 상기 데이타 버스는 신호를 제1비트 라인에 공급하는 라인을 포함하며, 제2비트 라인 상에 논리적 상보형 신호를 발생하는 반전수단이 컬럼마다 설치된다.
미국 특허 제4,133,661호(1979년 9월 1일)에는 이러한 메모리 회로가 개시되고 있다. 이 회로 구성에 있어서, 단일 데이타 공급 라인에 존재하는 정보 비트는, 데이타 공급 라인으로부터 비반전된 신호가 제1비트 라인상에 나타나기 전에 제1 및 제2반전 증폭기를 통과하는 방식으로 선택된 컬럼의 비트 라인상에서 세트되며, 동일한 데이타 공급 라인으로부터, 상기 비반전된 신호는, 상기 반전된 형태(제18c도)로 제2비트 라인상에 나타나기 전에 제3반전 증폭기를 통과한다. 3상태 증폭기(tri-state amplifier)로 구성된 제2 및 제3증폭기는 상기 컬럼으로의 엑세스 게이트 역할을 한다.
상기 참조 특허에서 반전 증폭기는 적어도 두개의 트랜지스터로 구성되며 3상태 증폭기는 적어도 네 개의 트랜지스터로 구성되고, 상기 3상태 증폭기는 공급 라인에 접속되어야 한다. 이것은 단일 데이타 공급 라인과 컬럼의 두개의 비트 라인에 접속된 메모리 셀 사이에서 필요한 공급 소스 접속은 물론이고 적어도 열개의 트랜지스터가 존재함으로 의미한다. 메모리 IC상에 영역을 확보하기 위해서 데이타 공급 라인과 메모리 셀 컬럼 사이의 구성요소수를 제한하는 것이 바람직하다. 또한 공급 라인에 접점수를 가능한 적게하는 것이 바람직하다. 왜냐하면 상기 접속은 신뢰도를 높히기 위해 레이 아웃시 가능한 많아야하기 때문이다.
본 발명의 목적은 기록 버스 및 비트 라인 사이에서 선택 및 접속 수단이 소형 기판 영역상에서 실현되는 메모리 집적 회로를 제공하는 것이다.
본 발명에 따른 메모리 집적 회로는, 컬럼 선택시에 상기 컬럼내 제1비트 라인이 상기 데이타 버스에 접속되며 상기 컬럼내 제2비트 라인은 제어 전극이 데이타 버스에 접속되는 제1트랜지스터를 통해 제2공급 단자에 접속되는 것을 특징으로 한다. 본 발명에 따른 회로 구성의 컬럼 선택은 전달 트랜지스터를 통해 실행되는데 이는 본질적으로 공지의 컬럼 선택 모드이다. (일본 공개 특허 제60-129997호, 1985년 11월 7일)
본 발명에 따른 메모리 회로의 장점은 엑세스 게이트 및 반전 수단이 컬럼당 단지 세개의 트랜지스터와 제2공급단자(VSS)와의 하나의 접점을 가지는 반면에 종래 기술에서는 적어도 열개의 트랜지스터와 공급 단자(VDD및 VSS)와의 두개의 접점을 사용하였다.
본 발명에 따른 회로 구성의 동작은 부하의 컬럼 단위로 이루어지고 있으며 제2비트 라인은 상기 부하 및 제1트랜지스터에서 의해 형성되는 인버터부로서 제1급단자에 접속된다.
메모리 셀 컬럼과 데이타 버스 사이의 영역에서 VDD접촉부가 없으므로, VDD공급 라인은 생략되며, 이에 따라 소오 기판 영역이 더 줄어들게 된다.
본 발명에 따른 메모리 회로의 제1실시예는, 두개의 평행한 컬럼중 하나를 선택할때 각각의 제2비트라인은 두 컬럼에 공통인 제1트랜지스터를 통해 제2공급 단자에 접속되는 것을 특징으로 한다. VSS와의 하나의 접촉부와 하나의 제1트랜지스터를 공통으로 이용함으로써 소요 기판 영역이 더 감소케 된다.
본 발명에 따른 메모리 회로의 제2실시예는, 메모리 회로의 레이 아웃시 두개의 평행한 컬럼중에서 제1컬럼의 제1비트 라인이, 상기 두개의 컬럼에 속한 컬럼 선택 라인과 상기 두개의 컬럼중 모든 메모리 셀이 존재하는 영역 사이의 제2컬럼의 제2비트 라인을 교차하는 것을 특징으로 한다. 컬럼 선택 수단은 컬럼 선택 라인과 메모리 셀 사이의 영역에서 실현되어야 하는 컬럼마다 설치되므로, 컬럼쌍당 공통인 영역상에서 컬럼쌍당 제1트랜지스터와 상기 선택 수단을 배치함으로써 보다 적은 기판 영역이 이용된다. 최적의 구성을 위해서, 비트 라인은 물론 선택 수단은 및 제1트랜지스터는 상기 영역내에서 교차되며 두 제1트랜지스터들은 VSS에 대한 하나의 공통 접속점을 이용한다.
또다른 실시예는, 데이타 버스 및 두개의 평행한 컬럼에 대한 VSS와의 단일 접촉부 레이 아웃에서 공통 이용에 관한 것이며 이후 이에 대해 상세히 설명하기로 한다.
본 발명은 도면을 참조하여 더 상세히 설명된다.
제1도는 종래 기술의 메모리 회로부를 도시한다.
간격성을 위해서 메모리 셀들의 컬럼중 단자 하나의 메모리 셀 C만이 도시되는데, 메모리 셀은 로우(row) 선택부 RS에 의해 액세스 트랜지스터(12 및 13)를 통해 비트 라인 BL 및
Figure kpo00001
에 접속되며, 비트 라인은 비트 라인 부하(17 및 18)를 통해 공급 단자 VDD에 각각 접속된다. 상기 컬럼 선택부 CS는, 3상태 인버터에 의해 형성된 엑세스 게이트(14 및 15)를 통해 데이타 버스 D상의 정보에 비트 라인을 엑세스하게 할 수 있다. 셀 C에 먼저 저장되어야 하는 정보는 반전 증폭기(16)를 통과한 다음 비트 라인 BL상에 도달하기 전에 3상태 인버터(14)를 통과하며, 반전된 형태로 비트 라인
Figure kpo00002
상에 나타나는 정보는 3상태 인버터(15)를 통과한다.
제2도는 본 발명의 원리에 따른 메모리 회로부를 도시한다. 간결성을 위해 메모리 셀의 컬럼의 단지 하나의 메모리 셀 C만이 도시되는데 메모리 셀은 엑세스 트랜지스터(22 및 23)를 통해 로우 선택 RS에 의해 비트 라인 BL 및
Figure kpo00003
에 접속된다. 비트 라인 BL 및
Figure kpo00004
은 공지된 방식으로 P채널 MOS 타입의 작은 부하 트랜지스터(20, 21)를 통해 공급 단자 VDD로 접속된다. 상기 부하 트랜지스터는 공급 단자 VSS에 접속된 제어 전극을 갖는다. 두개의 큰 트랜지스터(24 및 25)는 부하 트랜지스터(20 및 21)에 병렬로 설치되며, 두개의 비트 라인 BL 및
Figure kpo00005
은 트랜지스터(24 및 25) 및 트랜지스터(26)는 제어 전극에서 프리차지/이퀄라이즈 신호(PCH/EO)를 수신한다. 정보가 왜곡되므로써 비트 라인 사이에서 어떤 전압차가 발생되지 않도록 정보가 두개의 비트 라인상에 나타나기 전에, 트랜지스터 (24, 25 및 26)는 그 목적을 위해 두 비트 라인을 PCH/EO 신호 제어하에서, 동일 전위로 하여야 한다 그 결과 트랜지스터(24, 25 및 26)은 제어된 밸런싱 수단을 구성한다. 상기 컬럼 선택부 CS는 액세스 트랜지스터(27 및 28)에 의해 비트 라인 데이타 버스 D상의 정보에 액세스 가능케 한다. 선택시에 비트 라인 BL은 트랜지스터(28)를 통해 데이타 버스 D에 바로 접속되며, 비트 라인 BL은 트랜지스터(27) 및 그 제어 전극이 데이타 버스 D에 접속되는 트랜지스터(29)를 통해 공급단자 VSS에 접속된다. 데이타 버스 D가 논리 하이 신호를 전달하여 컬럼 선택 CS가 논리 하이일 때, 도시된 컬럼이 선택되야 제1비트 라인 BL이 논리 하이로 유지된다. 왜냐하면 제1비트의 라인 BL의 방전이 발생하지 않기 때문이다. 한편 제2비트 라인
Figure kpo00006
이 이 상태에서 전도 상태인 트랜지스터(27 및 29)를 통해 방전되며, 논리 로우 신호를 전달하기 시작한다.
데이타 버스 D가 논리 로우 신호를 전달하며 컬럼 선택 CS가 논리 하이 신호를 전달할 때, 비트 라인 BL은 트랜지스터(28)를 통해 방전되며, 비트 라인 BL은 트랜지스터(29)의 의 턴 오프와 부하(20)를 통한 VDD와의 접속으로 인해 논리 하이로 유지된다. 도시된 바와같이 공급 및 제어된 트랜지스터(29 및 20)는 인버터를 구성한다.
제3도는 메모리 셀의 두개의 컬럼이 하나의 공통 제1트랜지스터를 갖는 본 발명에 따른 회로 장치의 제1실시예를 도시한다. 도면의 복잡성을 피하기 위해서, 등가 트랜지스터(27, 28, 29) 및 제2도의 등가 트랜지스터의 접속 관계가 두개의 컬럼에 대해 도시되며, 메모리 셀, 밸런싱 수단, 비트 라인 부하 및 VDD의 접속은 도시되지 않는다. 제1컬럼(1)의 비트 라인 BL1 및
Figure kpo00007
과 제2컬럼 2의 비트 라인 BL2 및
Figure kpo00008
가 표시된다. 컬럼 1은 컬럼 선택 신호 CS1에 의해 제어되는 엑세스 트랜지스터(31 및 32)를 포함하며, 컬럼 2는 컬럼 선택 신호 CS2에 의해 제어되는 엑세스 트랜지스터(33 및 34)를 포함한다. 트랜지스터(31 및 34)는 비트 라인 BL1 및 비트 라인 BL2를 데이타 버스 D에 각각 접속시킨다. 트랜지스터(32 및 33)는 제1트랜지스터(35)를 통해서 비트 라인
Figure kpo00009
및 비트 라인
Figure kpo00010
를 공급 단자 VSS에 접속시키며, 제1트랜지스터의 제어 전극은 데이타 버스 D상의 신호를 수신한다. 이 회로의 동작은 전술된 도면의 회로 동작과 유사하다. 제1트랜지스터(35)를 공통으로 사용한 결과, 두개의 컬럼당 하나의 트랜지스터가 절약된다.
제4도는 본 발명에 따른 회로 장치의 제2실시예 레이 아웃을 개략적으로 도시한다. 전술된 도면에서와 같이, 상기 엑세스 트랜지스터, 제1트랜지스터, 및 데이타 버스 및 컬럼 단위의 컬럼 선택부와의 접촉부만이 복잡성을 피하기 위해 도시된다.
제4도에는 두개의 컬럼(1 및 2), 비트 라인 BL1,
Figure kpo00011
및 BL2,
Figure kpo00012
, 비트 라인 접속점 M을 갖는 데이타 버스 D, 컬럼 선택 라인 CS1 및 CS2, 컬럼 선택 라인 T, U, W 및 Y 그리고 각각의 비트 라인 접점 P, Q, R 및 S상에 각각의 제어 전극 접촉부를 갖는 엑세스 트랜지스터(41, 42, 43 및 44), 제1트랜지스터(45 및 46)와 제2공급 단자 VSS상의 접속점 N이 도시된다. 레이 아웃시에 기관 영역은, 2개의 병렬 컬럼마다 두개의 컬럼에 공통인 영역에서 엑세스 트랜지스터 회로와, 접촉부에 대한 라인과, 접촉부 자체를 구성함으로써 유리하게 사용될 수 있다. 각 컬럼에 대해 분리하여 엑세스 트랜지스터와, 접촉부에 대한 라인과 접촉부 자체로 영역이 보존되는 레이 아웃에 대한 공간의 이득은, 접촉부 및 라인을 공통으로 사용한 결과이며, 양호한 구성을 실선하기 위해 충분한 마진을 주는 폭에서 더 큰 역할을 한다. 이를 위해 BL1 및
Figure kpo00013
의 경우의 두 비트 라인의 X교차가 레이 아웃시에 실시된다. 여러 비트가 병렬로 기록되거나 판독되는 메모리에서, 기판 영역은, 컬럼쌍중 하나의 비트 라인 부하 트랜지스터가 엑세스 트랜지스터 및 후속 컬럼쌍의 제1트랜지스터에 근접하여 기판의 한 점상에 배치되는 방식으로 메모리셀 컬럼쌍을 배치함으로 절약된다. 판독 및 기록 수단과 데이타 라인은 칩상에서 펼쳐진다. 상기 구성은 엑세스 및 제1트랜지스터가 와이드 데이타 버스를 가능하게 하는 컬럼 폭의 4배의 기판 영역상에 메모리 셀 컬럼쌍 단위로 실현될 수 있게 하는 이점을 제공한다.
제5도는 제4도의 회로 장치의 가능한 레이 아웃으로, 대응하는 구성요소는 제4도와 동일한 참조 보호로 언급된다.
상기 회로 장치는 공지된 CMOS 두개의 금속층 기술로 구성된다. 이 경우, 폴리실리콘 트랙(와이드 라인 쉐이딩 : wide line shading)은 한편의 제1 및 제2금속층(도면상에서 각각 회색과 공백으로 표시됨)과 다른 편의 확산 영역(파선으로 도시됨) 사이에 제공된다.
상기 폴리실리콘 트랙은, 각각의 엑세스 및 제1트랜지스터의 제어 전극을 구성하며 제4도와 같은 동일한 참조 부호를 갖는다. 데이타 라인 D는 물론 컬럼 선택 라인 CS1 및 CS2도 제1금속층에 설치된다. 상기 비트 라인 BL1,
Figure kpo00014
, BL2,
Figure kpo00015
및 공급 라인 VSS는 제2금속층에 배치된다. 확산 영역 또는 폴리실리콘 트랙으로부터 제2금속층 라인(각각 M″, N, P, Q, R, S 및 M')으로 접촉부는 제1금속층 스트립을 통해 연장된다.
두개의 금속층 사이의 접촉부는 크로스(예를들면 M2, N2, P2, Q2, R2, S2)로 표시된다. 비트 라인 BL2를 비트 라인 BL1과 크로스는 제1금속층 스트립을 통해 연장된다. 간결성을 위해, 도면에서 비트 라인은 기저 확산 영역을 도시하기 위해 인터럽트되어 있다. 완전한 레이 아웃 CS1 및 CS2 라인 및 데이타 라인 D에 근접하하여 병렬로 배치된 나머지 컬럼 선택 라인 및 데이타 라인은 도면에 도시되지 않았다.
복수의 데이타 라인 및 컬럼 선택 라인이 존재하므로, 확산 영역 및 폴리실리콘 트랙을 제1금속층 라인에 효율적으로 접속시키는 접촉부 M은 제2금속층 스트립을 통해 연장된다. 동일한 이유로 폴리실리콘 트랙(45 및 46)은 접촉부 M'까지 연장된다.

Claims (7)

  1. 메모리 셀이 컬럼들로 배치된 메모리 집적 회로에서, 각각의 컬럼은 두개의 비트 라인에 접속되며, 정보를 한 컬럼의 메모리 셀이 기록하기 위해서, 상기 메모리 셀은 선택 수단에 의해 선택되고, 상기 선택 수단은 상기 메모리 셀을 두개의 비트 라인에 접속시키고 두개의 비트 라인을 데이타 버스에 접속시켜, 정보를 상기 셀에 공급하며. 각각의 두 비트 라인은 각각의 부하를 통해 제1공급 단자에 접속되고, 상기 데이타 버스는 신호를 제1비트 라인에 공급하는 라인을 포함하며, 제2비트 라인상에서 논리적 상보 신호를 발생하는 컬럼에 반전 수단이 설치되므로써, 하나의 컬럼이 선택될때 상기 컬럼 내 상기 제1비트 라인은 데이타 버스에 접속케되는 메모리 집적 회로에 있어서, 상기 반전 수단은 상기 제2비트 라인상의 부하와 단일 제1트랜지스터로 구성되며, 상기 제1트랜지스터는 상기 제2비트 라인과 제2공급 단자 사이에 놓여진 도전 경로를 가지며 데이타 버스의 상기 라인에 접속된 제어 전극을 가지는 것을 특징으로 하는 메모리 집적 회로.
  2. 제1항에 있어서, 두개의 병렬 배치된 컬럼 중 하나를 선택할 시 각각의 제1비트 라인은 두개의 컬럼에 공통인 제1트랜지스터를 거쳐 제2공급단자에 접속되는 것을 특징으로 하는 메모리 집적 회로.
  3. 제1 또는 제2항에 있어서, 상기 메모리 회로의 레이 아웃시 두개의 병렬 배치된 컬럼중 제1컬럼의 제1비트 라인은 상기 두개의 컬럼의 메모리 셀 모두가 존재하는 영역과 상기 컬럼에 속하는 컬럼 선택 라인 사이에서 제2컬럼의 제2비트 라인과 교차하는 것을 특징으로 하는 메모리 집직 회로.
  4. 제1 또는 제2항에 있어서, 상기 메모리 회로의 레이 아웃시 병렬로 놓인 두개의 컬럼중 하나를 선택할때 각각의 제2비트 라인은 제1트랜지스터를 거쳐 두 컬럼에 공통인 접촉부의 제2공급 단자에 접속되는 것을 특징으로 하는 메모리 집적 회로.
  5. 제1 또는 제2항에 있어서, 상기 메모리 레이 아웃시 두개의 병렬 배치된 컬럼중 하나를 선택할 때 상기 각각의 제1비트 라인은 두 컬럼에 공통인 접촉부를 거쳐 상기 데이타 버스에 접속되는 것을 특징으로 하는 메모리 집적 회로.
  6. 제1 또는 제2항에 있어서, 메모리 회로의 레이 아웃시 두개의 평행한 컬럼중 하나를 선택할 때, 각각의 제2비트 라인은, 각각의 제1트랜지스터를 거쳐 두개의 컬럼에 공통인 접촉부를 통해 상기 제2공급 단자에 접속되므로써 상기 선택시에 각각의 제1비트 라인은 두 컬럼에 공통인 접점을 통해 데이타 버스에 접속되는 것을 특징으로 하는 메모리 집적 회로.
  7. 제1 또는 제2항에 있어서, 두개의 평행한 컬럼중 하나를 선택할 때 각각의 제2비트 라인은 두 개의 컬럼에 공통인 제1트랜지스터를 거쳐 제2공급 단자에 접속되므로써 상기 선택시에 각각의 제1비트 라인은 두개의 컬럼에 공통인 접촉부를 통해 상기 데이타 버스에 접속되는 것을 특징으로 하는 메모리 집적 회로.
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