JP3198584B2 - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JP3198584B2 JP3198584B2 JP05703592A JP5703592A JP3198584B2 JP 3198584 B2 JP3198584 B2 JP 3198584B2 JP 05703592 A JP05703592 A JP 05703592A JP 5703592 A JP5703592 A JP 5703592A JP 3198584 B2 JP3198584 B2 JP 3198584B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ
（以下、ＳＲＡＭと記す）のメモリセルアレイを有する
スタティック型半導体記憶装置に関する。
（以下、ＳＲＡＭと記す）のメモリセルアレイを有する
スタティック型半導体記憶装置に関する。
【０００２】
【従来の技術】ＳＲＡＭのメモリセルアレイにおいて、
ＳＲＡＭのビット線及びデータ線は、読出し時には電源
電圧に近い電圧レベル、書込み時には“Ｌ”レベル側が
ＧＮＤレベルに近い電圧レベルにて動作する。但し、
（電源電圧）＞（ＧＮＤレベル）とする。このため、従
来、ビット線とデータ線との間に設けられるカラムスイ
ッチとしては、図４（Ａ），（Ｂ）に示すように、互い
に並列に接続されたＰチャネル，Ｎチャネルの各ＭＯＳ
トランジスタ（以下、それぞれＰＭＯＳトランジスタ，
ＮＭＯＳトランジスタと略記する）４１，４２及びカラ
ムスイッチ制御入力に応答してＰＭＯＳ４１を駆動する
インバータ４３からなる構成のものが用いられていた。
ＳＲＡＭのビット線及びデータ線は、読出し時には電源
電圧に近い電圧レベル、書込み時には“Ｌ”レベル側が
ＧＮＤレベルに近い電圧レベルにて動作する。但し、
（電源電圧）＞（ＧＮＤレベル）とする。このため、従
来、ビット線とデータ線との間に設けられるカラムスイ
ッチとしては、図４（Ａ），（Ｂ）に示すように、互い
に並列に接続されたＰチャネル，Ｎチャネルの各ＭＯＳ
トランジスタ（以下、それぞれＰＭＯＳトランジスタ，
ＮＭＯＳトランジスタと略記する）４１，４２及びカラ
ムスイッチ制御入力に応答してＰＭＯＳ４１を駆動する
インバータ４３からなる構成のものが用いられていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のカラムスイッチを用いた従来のビット線対選択回路
では、ビット線毎に設けられるカラムスイッチが逆導電
型のＭＯＳトランジスタを並列接続した構成となってい
るので、カラムスイッチのレイアウトが非常に難しく、
レイアウト面積が大きくなるという欠点があった。
成のカラムスイッチを用いた従来のビット線対選択回路
では、ビット線毎に設けられるカラムスイッチが逆導電
型のＭＯＳトランジスタを並列接続した構成となってい
るので、カラムスイッチのレイアウトが非常に難しく、
レイアウト面積が大きくなるという欠点があった。
【０００４】そこで、本発明は、カラムスイッチのレイ
アウトを容易にし、レイアウト面積の縮小化を可能とし
たスタティック型半導体記憶装置を提供することを目的
とする。
アウトを容易にし、レイアウト面積の縮小化を可能とし
たスタティック型半導体記憶装置を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明によるスタティッ
ク型半導体記憶装置は、偶数行には偶数列または奇数列
の何れか一方にのみ配置され、奇数行には偶数列または
奇数列の何れか他方にのみ配置された複数のスタティッ
ク型メモリセルと、行毎に配線された複数のワード線
と、列毎にワード線と交差して配線され、隣接列のビッ
ト線対とその一方を共有する複数のビット線対と、ビッ
ト線とデータ線との間に接続された複数のカラムスイッ
チと、偶数列または奇数列の一方のビット線対間にのみ
接続されて書込み時にのみ活性化される複数のラッチ回
路とを具備した構成となっている。
ク型半導体記憶装置は、偶数行には偶数列または奇数列
の何れか一方にのみ配置され、奇数行には偶数列または
奇数列の何れか他方にのみ配置された複数のスタティッ
ク型メモリセルと、行毎に配線された複数のワード線
と、列毎にワード線と交差して配線され、隣接列のビッ
ト線対とその一方を共有する複数のビット線対と、ビッ
ト線とデータ線との間に接続された複数のカラムスイッ
チと、偶数列または奇数列の一方のビット線対間にのみ
接続されて書込み時にのみ活性化される複数のラッチ回
路とを具備した構成となっている。
【０００６】
【作用】スタティック型半導体記憶装置において、ビッ
ト線対間に接続されたラッチ回路が書込み時にのみ活性
化されることで、ビット線とデータ線との間に接続され
たカラムスイッチをＰＭＯＳトランジスタのみで構成す
ることができるため、カラムスイッチのレイアウトが容
易になり、レイアウト面積を縮小できる。特に、ビット
線対が隣接列のビット線対とその一方を共有すること
で、１本のビット線には複数個のカラムスイッチが接続
され、これら複数個のカラムスイッチ同士が近接配置さ
れることになるが、カラムスイッチをＰＭＯＳトランジ
スタのみで構成できることで、カラムスイッチのレイア
ウトが容易になり、レイアウト面積を縮小化できる。
ト線対間に接続されたラッチ回路が書込み時にのみ活性
化されることで、ビット線とデータ線との間に接続され
たカラムスイッチをＰＭＯＳトランジスタのみで構成す
ることができるため、カラムスイッチのレイアウトが容
易になり、レイアウト面積を縮小できる。特に、ビット
線対が隣接列のビット線対とその一方を共有すること
で、１本のビット線には複数個のカラムスイッチが接続
され、これら複数個のカラムスイッチ同士が近接配置さ
れることになるが、カラムスイッチをＰＭＯＳトランジ
スタのみで構成できることで、カラムスイッチのレイア
ウトが容易になり、レイアウト面積を縮小化できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
ある。本実施例におけるメモリセルアレイは、メモリセ
ル１０が上下左右に１セル分ずつずれていわゆるマトリ
クス状に配置されている。このメモリマトリクスのう
ち、ロー（行）方向のメモリセル１０を選択するため
に、２m 本のワード線ＷＬ１〜ＷＬ２m が配されてい
る。そして、ｍ個のローアドレスＸ１〜Ｘｍを入力とす
るローデコーダ１１によってワード線ＷＬ１〜ＷＬ２m
の選択が行われることにより、ロー方向に並んだ１組
（１行）のメモリセルが選択される。
に説明する。図１は、本発明の一実施例を示す回路図で
ある。本実施例におけるメモリセルアレイは、メモリセ
ル１０が上下左右に１セル分ずつずれていわゆるマトリ
クス状に配置されている。このメモリマトリクスのう
ち、ロー（行）方向のメモリセル１０を選択するため
に、２m 本のワード線ＷＬ１〜ＷＬ２m が配されてい
る。そして、ｍ個のローアドレスＸ１〜Ｘｍを入力とす
るローデコーダ１１によってワード線ＷＬ１〜ＷＬ２m
の選択が行われることにより、ロー方向に並んだ１組
（１行）のメモリセルが選択される。
【０００８】一方、メモリマトリクスのうち、カラム
（列）方向のメモリセル１０を選択するために、２n+1
本のビット線ＢＬ１〜ＢＬ２n+1 が配されている。ま
た、１列のメモリセル１０には、１組のビット線対が割
り当てられている。そして、ｎ個のカラムアドレスＹ１
〜Ｙｎがカラムデコーダ１２によって２n 個のビット線
対選択信号Ｃ１〜Ｃ２n に変換され、このビット線対選
択信号Ｃ１〜Ｃ２n によってビット線対が選択されるこ
とにより、カラム方向に並んだ１組（１列）のメモリセ
ルが選択される。
（列）方向のメモリセル１０を選択するために、２n+1
本のビット線ＢＬ１〜ＢＬ２n+1 が配されている。ま
た、１列のメモリセル１０には、１組のビット線対が割
り当てられている。そして、ｎ個のカラムアドレスＹ１
〜Ｙｎがカラムデコーダ１２によって２n 個のビット線
対選択信号Ｃ１〜Ｃ２n に変換され、このビット線対選
択信号Ｃ１〜Ｃ２n によってビット線対が選択されるこ
とにより、カラム方向に並んだ１組（１列）のメモリセ
ルが選択される。
【０００９】ビット線対選択信号Ｃ１〜Ｃ２n によって
ビット線対（ＢＬ１とＢＬ２，ＢＬ３とＢＬ４，……，
ＢＬ２n+1-１とＢＬ２n+1)を選択するために、ビット線
ＢＬ１〜ＢＬ２n+1 の各々とデータ線との間に、ＰＭＯ
ＳトランジスタからなるカラムスイッチＣＳ１〜ＣＳ２
n+1 が接続されており、対をなすビット線に接続された
ＰＭＯＳトランジスタのゲート同士が共通接続されてビ
ット線対選択信号Ｃ１〜Ｃ２n がスイッチ制御入力とし
て印加されるようになっている。そして、スイッチ制御
入力が“Ｌ”レベルのときに、対応するビット線対が選
択される。
ビット線対（ＢＬ１とＢＬ２，ＢＬ３とＢＬ４，……，
ＢＬ２n+1-１とＢＬ２n+1)を選択するために、ビット線
ＢＬ１〜ＢＬ２n+1 の各々とデータ線との間に、ＰＭＯ
ＳトランジスタからなるカラムスイッチＣＳ１〜ＣＳ２
n+1 が接続されており、対をなすビット線に接続された
ＰＭＯＳトランジスタのゲート同士が共通接続されてビ
ット線対選択信号Ｃ１〜Ｃ２n がスイッチ制御入力とし
て印加されるようになっている。そして、スイッチ制御
入力が“Ｌ”レベルのときに、対応するビット線対が選
択される。
【００１０】一方、ビット線対（ＢＬ１とＢＬ２，ＢＬ
３とＢＬ４，……，ＢＬ２n+1-１とＢＬ２n+1)間には、
書込み信号ＷＴの印加によって書込み時にのみ活性化さ
れるラッチ回路１３が接続されている。このラッチ回路
１３としては、例えば、図３（Ａ）に示すように、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタからなる２個
のインバータ１４ａ，１４ｂが、各入力端子と出力端子
間を互いに接続されて設けられるとともに、ＮＭＯＳト
ランジスタのドレイン共通接続点と接地間にＮＭＯＳト
ランジスタスイッチが接続され、そのゲートに書込み信
号ＷＴを印加する構成のものを用い得る。
３とＢＬ４，……，ＢＬ２n+1-１とＢＬ２n+1)間には、
書込み信号ＷＴの印加によって書込み時にのみ活性化さ
れるラッチ回路１３が接続されている。このラッチ回路
１３としては、例えば、図３（Ａ）に示すように、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタからなる２個
のインバータ１４ａ，１４ｂが、各入力端子と出力端子
間を互いに接続されて設けられるとともに、ＮＭＯＳト
ランジスタのドレイン共通接続点と接地間にＮＭＯＳト
ランジスタスイッチが接続され、そのゲートに書込み信
号ＷＴを印加する構成のものを用い得る。
【００１１】なお、ラッチ回路１３としては、上記構成
のものに限定されるものではなく、又書込み信号ＷＴの
反転信号が入力される場合には、図３（Ｂ）に示すよう
に、ＮＭＯＳトランジスタスイッチを省略して書込み信
号ＷＴの反転信号をＮＭＯＳトランジスタのドレイン共
通接続点に印加するように構成すれば良い。
のものに限定されるものではなく、又書込み信号ＷＴの
反転信号が入力される場合には、図３（Ｂ）に示すよう
に、ＮＭＯＳトランジスタスイッチを省略して書込み信
号ＷＴの反転信号をＮＭＯＳトランジスタのドレイン共
通接続点に印加するように構成すれば良い。
【００１２】次に、メモリセル１０に対するデータの読
出し時及び書込み時の回路動作について説明する。先
ず、読出し時には、誤書込み防止のために書込み信号Ｗ
Ｔが“Ｌ”レベルにあり、ラッチ回路１３が活性化され
ないことから、ビット線対間の振幅レベルが選択された
カラムスイッチ対を通してデータ線対に伝達される。す
なわち、読出し動作は、従来と同様に行われることにな
る。
出し時及び書込み時の回路動作について説明する。先
ず、読出し時には、誤書込み防止のために書込み信号Ｗ
Ｔが“Ｌ”レベルにあり、ラッチ回路１３が活性化され
ないことから、ビット線対間の振幅レベルが選択された
カラムスイッチ対を通してデータ線対に伝達される。す
なわち、読出し動作は、従来と同様に行われることにな
る。
【００１３】一方、書込み時には、データ線対の各々が
書込みバッファ（図示せず）によって“Ｈ”レベルと
“Ｌ”レベルになる。これにより、選択されたビット線
対も各々“Ｈ”レベルと“Ｌ”レベルになろうとする。
ここで、ラッチ回路１３が活性化されていないものとす
ると、カラムスイッチＣＳのＰＭＯＳトランジスタのス
レッショルドレベルＶTH分だけ、ビット線の“Ｌ”レベ
ルが下がり切らないために、メモリセル１０への書込み
が十分に行われないことになる。
書込みバッファ（図示せず）によって“Ｈ”レベルと
“Ｌ”レベルになる。これにより、選択されたビット線
対も各々“Ｈ”レベルと“Ｌ”レベルになろうとする。
ここで、ラッチ回路１３が活性化されていないものとす
ると、カラムスイッチＣＳのＰＭＯＳトランジスタのス
レッショルドレベルＶTH分だけ、ビット線の“Ｌ”レベ
ルが下がり切らないために、メモリセル１０への書込み
が十分に行われないことになる。
【００１４】ところが、本発明においては、書込み時
に、書込み信号ＷＴを“Ｈ”レベルにし、ラッチ回路１
３を活性化するようにしているので、カラムスイッチＣ
ＳのＰＭＯＳのスレッショルドレベルＶTHに起因するビ
ット線の不十分なレベル差が、ラッチ回路１３によって
電源電圧と同じ振幅レベルにまで拡げられる。これによ
り、メモリセル１０に対して確実に書込みを行えること
になる。
に、書込み信号ＷＴを“Ｈ”レベルにし、ラッチ回路１
３を活性化するようにしているので、カラムスイッチＣ
ＳのＰＭＯＳのスレッショルドレベルＶTHに起因するビ
ット線の不十分なレベル差が、ラッチ回路１３によって
電源電圧と同じ振幅レベルにまで拡げられる。これによ
り、メモリセル１０に対して確実に書込みを行えること
になる。
【００１５】上述したように、ビット線対間に書込み時
にのみ活性化されるラッチ回路１３を設けるとともに、
各ビット線とデータ線との間に接続されるカラムスイッ
チＣＳ１〜ＣＳ２n+1 をＰＭＯＳトランジスタのみで構
成したことにより、カラムスイッチＣＳ１〜ＣＳ２n+1
のレイアウトが容易になり、レイアウト面積を縮小化で
きるとともに、チップ面積の縮小化が図れることにな
る。
にのみ活性化されるラッチ回路１３を設けるとともに、
各ビット線とデータ線との間に接続されるカラムスイッ
チＣＳ１〜ＣＳ２n+1 をＰＭＯＳトランジスタのみで構
成したことにより、カラムスイッチＣＳ１〜ＣＳ２n+1
のレイアウトが容易になり、レイアウト面積を縮小化で
きるとともに、チップ面積の縮小化が図れることにな
る。
【００１６】図２は、本発明の他の実施例を示す回路図
である。本実施例におけるメモリセルアレイは、同図か
らはその構成が明らかではないが、奇数行目と偶数行目
とで相互にワード線と平行なセルの辺の長さの略１／２
だけずれた状態で各メモリセルを配置することにより、
セル面積の縮小化を図ったものであり、またその両端の
ビット線を除いては、１本のビット線が奇数行目のメモ
リセルのビット線対のうちの１本と偶数行目のメモリセ
ルのビット線対のうちの１本の両機能を併せ持つ構成と
なっている。
である。本実施例におけるメモリセルアレイは、同図か
らはその構成が明らかではないが、奇数行目と偶数行目
とで相互にワード線と平行なセルの辺の長さの略１／２
だけずれた状態で各メモリセルを配置することにより、
セル面積の縮小化を図ったものであり、またその両端の
ビット線を除いては、１本のビット線が奇数行目のメモ
リセルのビット線対のうちの１本と偶数行目のメモリセ
ルのビット線対のうちの１本の両機能を併せ持つ構成と
なっている。
【００１７】図２において、カラムデコーダ１２の出力
である２n 個のビット線対選択信号Ｃ１〜Ｃ２n に対
し、メモリセルアレイには（２n+1+１）本のビット線Ｂ
Ｌ１〜ＢＬ２n+1+１が配されている。これらビット線の
うち、奇数列のビット線と偶数列のビット線の組は、奇
数行目のメモリセル（奇数行目のワード線Ｗｏにつなが
るメモリセル）に対するビット線対（以下、Ｂｏ対と記
す）を、偶数列のビット線と奇数列のビット線の組は、
偶数行目のメモリセル（偶数行目のワード線Ｗｅにつな
がるメモリセル）に対するビット線対（以下、Ｂｅ対と
記す）をそれぞれ示している。
である２n 個のビット線対選択信号Ｃ１〜Ｃ２n に対
し、メモリセルアレイには（２n+1+１）本のビット線Ｂ
Ｌ１〜ＢＬ２n+1+１が配されている。これらビット線の
うち、奇数列のビット線と偶数列のビット線の組は、奇
数行目のメモリセル（奇数行目のワード線Ｗｏにつなが
るメモリセル）に対するビット線対（以下、Ｂｏ対と記
す）を、偶数列のビット線と奇数列のビット線の組は、
偶数行目のメモリセル（偶数行目のワード線Ｗｅにつな
がるメモリセル）に対するビット線対（以下、Ｂｅ対と
記す）をそれぞれ示している。
【００１８】そして、これらビット線のうち、両端のビ
ット線ＢＬ１，ＢＬ２n+1+１の各一端とデータ線対の一
方のデータ線との間には、単一のカラムスイッチＣＳ
ａ，ＣＳｂがそれぞれ接続されている。また、両端のビ
ット線ＢＬ１，ＢＬ２n+1+１を除く奇数列のビット線Ｂ
Ｌ２，ＢＬ４，……の各一端とデータ線対の一方のデー
タ線との間には、互いに並列接続されたカラムスイッチ
対ＣＳｅ1 ，ＣＳｅ2 ，……がそれぞれ接続され、偶数
列のビット線ＢＬ３，ＢＬ５，……の各一端とデータ線
対の他方のデータ線との間には、互いに並列接続された
カラムスイッチ対ＣＳｏ1 ，ＣＳｏ2 ，……がそれぞれ
接続されている。
ット線ＢＬ１，ＢＬ２n+1+１の各一端とデータ線対の一
方のデータ線との間には、単一のカラムスイッチＣＳ
ａ，ＣＳｂがそれぞれ接続されている。また、両端のビ
ット線ＢＬ１，ＢＬ２n+1+１を除く奇数列のビット線Ｂ
Ｌ２，ＢＬ４，……の各一端とデータ線対の一方のデー
タ線との間には、互いに並列接続されたカラムスイッチ
対ＣＳｅ1 ，ＣＳｅ2 ，……がそれぞれ接続され、偶数
列のビット線ＢＬ３，ＢＬ５，……の各一端とデータ線
対の他方のデータ線との間には、互いに並列接続された
カラムスイッチ対ＣＳｏ1 ，ＣＳｏ2 ，……がそれぞれ
接続されている。
【００１９】両端のビット線ＢＬ１，ＢＬ２n+1+1 の各
々に接続された単一のカラムスイッチＣＳａ，ＣＳｂお
よび両端のビット線を除くビット線の各々に互いに並列
接続されたカラムスイッチ対ＣＳｅ1 ，ＣＳｅ2 ，…
…，ＣＳｏ1 ，ＣＳｏ2 ，……をスイッチング制御する
ために、カラムデコーダ１２から出力されるビット線対
選択信号Ｃ１〜Ｃ２n とローアドレスの最下位ビット
（ＬＳＢ）信号およびその反転信号との論理積をとるＮ
ＡＮＤゲート回路群１５が設けられている。
々に接続された単一のカラムスイッチＣＳａ，ＣＳｂお
よび両端のビット線を除くビット線の各々に互いに並列
接続されたカラムスイッチ対ＣＳｅ1 ，ＣＳｅ2 ，…
…，ＣＳｏ1 ，ＣＳｏ2 ，……をスイッチング制御する
ために、カラムデコーダ１２から出力されるビット線対
選択信号Ｃ１〜Ｃ２n とローアドレスの最下位ビット
（ＬＳＢ）信号およびその反転信号との論理積をとるＮ
ＡＮＤゲート回路群１５が設けられている。
【００２０】ＮＡＮＤゲート回路群１５はビット線対選
択信号Ｃ１〜Ｃ２n に対して２n+1個のＮＡＮＤゲート
回路の集合からなる。このＮＡＮＤゲート回路群１５に
おいて、奇数番目のＮＡＮＤゲート回路の各出力信号は
Ｂｏ対を選択する制御信号として用いられ、偶数番目の
ＮＡＮＤゲート回路の各出力信号はＢｅ対を選択する制
御信号として用いられる。
択信号Ｃ１〜Ｃ２n に対して２n+1個のＮＡＮＤゲート
回路の集合からなる。このＮＡＮＤゲート回路群１５に
おいて、奇数番目のＮＡＮＤゲート回路の各出力信号は
Ｂｏ対を選択する制御信号として用いられ、偶数番目の
ＮＡＮＤゲート回路の各出力信号はＢｅ対を選択する制
御信号として用いられる。
【００２１】かかる構成のメモリセルアレイに対し、本
発明においては、両端のビット線ＢＬ１，ＢＬ２n+1+１
の各々に接続された単一のカラムスイッチＣＳａ，ＣＳ
ｂおよび両端のビット線を除くビット線の各々に互いに
並列接続されたカラムスイッチ対ＣＳｅ1 ，ＣＳｅ2 ，
……，ＣＳｏ1 ，ＣＳｏ2 ，……を、同図から明らかな
ように、ＰＭＯＳトランジスタのみにより構成した点を
特徴としている。
発明においては、両端のビット線ＢＬ１，ＢＬ２n+1+１
の各々に接続された単一のカラムスイッチＣＳａ，ＣＳ
ｂおよび両端のビット線を除くビット線の各々に互いに
並列接続されたカラムスイッチ対ＣＳｅ1 ，ＣＳｅ2 ，
……，ＣＳｏ1 ，ＣＳｏ2 ，……を、同図から明らかな
ように、ＰＭＯＳトランジスタのみにより構成した点を
特徴としている。
【００２２】この構成によれば、先述した実施例の場合
と同様に、カラムスイッチのレイアウトが容易になると
ともに、レイアウト面積を縮小化でき、特に本例のよう
に、１本のビット線に複数個のカラムスイッチを接続す
るような場合には、図２の回路図からも明らかなよう
に、これら複数個のカラムスイッチ同士が近接して配置
されることになるため、その効果が大である。
と同様に、カラムスイッチのレイアウトが容易になると
ともに、レイアウト面積を縮小化でき、特に本例のよう
に、１本のビット線に複数個のカラムスイッチを接続す
るような場合には、図２の回路図からも明らかなよう
に、これら複数個のカラムスイッチ同士が近接して配置
されることになるため、その効果が大である。
【００２３】また、例えばＢｅ対間には、書込み信号Ｗ
Ｔの印加によって書込み時のみ活性化されるラッチ回路
１３が接続されている。ラッチ回路１３の構成及びその
作用は、先述した実施例の場合と同じである。このラッ
チ回路１３は、同図に示したように全てのビット線対間
に設ける必要はなく、１本のビット線に対してラッチ回
路１３が１個接続されていれば良い。
Ｔの印加によって書込み時のみ活性化されるラッチ回路
１３が接続されている。ラッチ回路１３の構成及びその
作用は、先述した実施例の場合と同じである。このラッ
チ回路１３は、同図に示したように全てのビット線対間
に設ける必要はなく、１本のビット線に対してラッチ回
路１３が１個接続されていれば良い。
【００２４】またこのとき、ビット線ＢＬ２n+1+１にラ
ッチ回路１３を接続するために、ビット線ＢＬ２n+1 に
対してはラッチ回路１３を接続する必要はない。また、
このラッチ回路１３を設ける代わりに、ビット線ＢＬ２
n+1+１に対するカラムスイッチのみに関しては、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとからなる従来
例のもの（図４参照）を用いても良い。
ッチ回路１３を接続するために、ビット線ＢＬ２n+1 に
対してはラッチ回路１３を接続する必要はない。また、
このラッチ回路１３を設ける代わりに、ビット線ＢＬ２
n+1+１に対するカラムスイッチのみに関しては、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとからなる従来
例のもの（図４参照）を用いても良い。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ＳＲＡＭのメモリセルアレイのビット線対間に書込み時
にのみ活性化されるラッチ回路を接続するとともに、ビ
ット線とデータ線との間にカラムスイッチを接続したこ
とにより、これらカラムスイッチをＰＭＯＳトランジス
タのみによって構成できるので、カラムスイッチのレイ
アウトが容易になり、レイアウト面積を縮小化できると
ともに、チップ面積の縮小化が図れることになる。特
に、ビット線対が隣接列のビット線対とその一方を共有
することで、１本のビット線には複数個のカラムスイッ
チが接続されるとともに、複数個のカラムスイッチ同士
が近接配置されることになるため、カラムスイッチをＰ
ＭＯＳトランジスタのみで構成することによるレイアウ
ト面積の縮小化の効果は大である。
ＳＲＡＭのメモリセルアレイのビット線対間に書込み時
にのみ活性化されるラッチ回路を接続するとともに、ビ
ット線とデータ線との間にカラムスイッチを接続したこ
とにより、これらカラムスイッチをＰＭＯＳトランジス
タのみによって構成できるので、カラムスイッチのレイ
アウトが容易になり、レイアウト面積を縮小化できると
ともに、チップ面積の縮小化が図れることになる。特
に、ビット線対が隣接列のビット線対とその一方を共有
することで、１本のビット線には複数個のカラムスイッ
チが接続されるとともに、複数個のカラムスイッチ同士
が近接配置されることになるため、カラムスイッチをＰ
ＭＯＳトランジスタのみで構成することによるレイアウ
ト面積の縮小化の効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】ラッチ回路の具体的な構成を示す回路図であ
る。
る。
【図４】カラムスイッチの従来例の構成を示す回路図で
ある。
ある。
１０ メモリセル １１ ローデコーダ １２ カラムデコーダ １３ ラッチ回路 １５ ＮＡＮＤゲート回路群 ＣＳ１〜ＣＳ２n+1,ＣＳａ，ＣＳｂ カラムスイッチ ＣＳｅ1,……，ＣＳｏ1,…… カラムスイッチ対
Claims (1)
- 【請求項１】 偶数行には偶数列または奇数列の何れか
一方にのみ配置され、奇数行には偶数列または奇数列の
何れか他方にのみ配置された複数のスタティック型メモ
リセルと、 行毎に配線された複数のワード線と、 列毎に前記ワード線と交差して配線され、隣接列のビッ
ト線対とその一方を共有する複数のビット線対と、 ビット線とデータ線との間に接続された複数のカラムス
イッチと、 偶数列または奇数列の一方のビット線対間にのみ接続さ
れて書込み時にのみ活性化される複数のラッチ回路と を
具備したことを特徴とするスタティック型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05703592A JP3198584B2 (ja) | 1992-02-07 | 1992-02-07 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05703592A JP3198584B2 (ja) | 1992-02-07 | 1992-02-07 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225788A JPH05225788A (ja) | 1993-09-03 |
| JP3198584B2 true JP3198584B2 (ja) | 2001-08-13 |
Family
ID=13044191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05703592A Expired - Fee Related JP3198584B2 (ja) | 1992-02-07 | 1992-02-07 | スタティック型半導体記憶装置 |
Country Status (1)
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| JP (1) | JP3198584B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-02-07 JP JP05703592A patent/JP3198584B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05225788A (ja) | 1993-09-03 |
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