KR910002034B1 - 다분할형 메모리 어레이의 충전등화회로 - Google Patents

다분할형 메모리 어레이의 충전등화회로 Download PDF

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Abstract

내용 없음.

Description

다분할형 메모리 어레이의 충전등화회로
제1도는 종래의 메모리 어레이의 블록다이어그램.
제2도는 제1도의 충전등화회로의 구체적인 회로구성도.
제3도는 다분할형 메모리 셀 어레이의 제어신호 발생회로.
제4도는 본 발명의 메모리 셀 어레이의 블록다이어 그램.
제5도는 제4도의 충전등화회로의 구체적인 회로구성도.
제6도는 종래의 타이밍챠트.
제7도는 본 발명의 타이밍 챠트이다.
* 도면의 주요부분에 대한 부호의 설명
BP : 비트라인 프리차아지부 CD : 컬럼디코더
SD : 섹션디코더 S1-Sn: 섹션
RD : 로우디코더 RAB : 로우어드레스 버퍼
SAB : 섹션어드레스 버퍼 CAB : 컬럼어드레스 버퍼
RPD : 로우 프리디코더 및 디코더 SPD : 섹션 프리디코더 및 디코더
CPD : 컬럼 프리디코더 및 디코더 G1: ØPX신호 발생기
G2: ØPY신호 발생기 SPG1- SPG3: 단펄스 발생기
I1-I4: 인버터회로 NA1, NA2: 낸드회로
EQ1: 비트라인 등화회로 EQ2:데이터라인 등화회로
ØBLM: 비트라인 등화메인펄스 ØDLM: 데이터라인 등화메인펄스
ØBLS: 섹션 비트라인 등화펄스 ØDLS: 섹션 데이터라인 등화펄스
BL : 비트라인 WL : 워드라인
DL : 데이터라인 SSL : 섹션디코딩 신호
XAk, ZAj, YAi : 외부 어드레스신호
본 발명은 고속 및 저소비전력을 위한 다분할형 스태틱램에 있어서 동작속도를 향상시키고 또한 충전등화동작을 안정화시킬 수 있는 다분할형 메모리 어레이의 충전등화회로에 관한 것이다.
반도체 소자의 고집적화와 고속화가 점차 가속화 됨에따라 스태틱램의 셀 어레이를 다분할하는 기법이 일반화되고 있다. 이러한 셀 어레이 다분할 방식을 설명하는 블록 다이어그램을 제1도에서 도시하고 있다. 즉, 셀 어레이는 N개의 섹션(S1, Sn)으로 구성되어 각각의 섹션에 대응하는 섹션 디코더(SD)에서 발생되는 섹션 디코딩신호
Figure kpo00001
에 따라 선택 또는 비선택으로 된다. 또한 각 섹션(S1, Sn)의 섹션 워드라인(WLS)은 메인 워드신호(WLM)과 상기 섹션 디코더(SD)의 섹션 디코딩신호
Figure kpo00002
의 조합으로 동작하게 되며, 비트라인 프리차아지부(BP)는 상기 섹션 디코딩신호
Figure kpo00003
와 비트라인 등화메인펄스(ØBLM)의 조합신호 (ØBLS)로 동작하게 된다.
제3도는 상기 제1도에서 사용되는 각종신호를 발생하는 회로의 블록다이어그램으로써, 외부 어드레스신호(XAk)는 로우어드레스 버퍼(RAB)와 단펄스 발생기(SPG1)로 입력되고, 외부 어드레스신호(ZAj)는 섹션 어드레스 버퍼(SAB)와 단펄스 발생기(SPG2)로 입력되고, 외부 어드레스신호(YAi)는 컬럼 어드레스 버퍼(CAB)와 단펄스 발생기(SPG3)로 입력된다.
상기 로우어드레스 버퍼(RAB)와 섹션 어드레스 버퍼(SAB)에서 출력되는 신호는 각각 로우 프리디코더 및 디코더(RPD)와 센션 프리디코더 및 디코더(SPD)를 통하여 각각 메인 워드라인(WLM) 구동신호와 섹션 디코딩신호
Figure kpo00004
로 발생된다. 상기 컬럼 어드레스 버퍼(CAB)의 출력신호는 컬럼 프리디코더 및 디코더(CPD)를 통하여 컬럼 디코더를 제어하는 신호(CD)로 발생된다. 한편 상기 단펄스 발생기(SPG1, SPG2)의 출력신호(SPGk, SPGj)는 ØPX신호 발생기(G1)에서 조합되어 ØPX신호로 발생되고 상기한 펄스 발생기(SPG3)의 출력신호(SPGi)는 ØPY신호 발생기 (G2)에 의해 ØPY신호로 발생된다.
상기 ØPY신호는 인버터(I10, I11)를 통하여 제1도에서 사용되는 비트라인 등화메인펄스(ØBLM)로 되고, 상기 ØPX신호와 ØPY신호는 노이게이트(NO10)와 지연회로(DY10)를 거쳐 데이터라인 등화메인펄스(ØDLM)로 발생된다.
제2도는 상기 제1도를 구체화한 종래의 분할 비트라인 메모리 어레이의 회로구성도이다.
이를 제6도를 참고로하여 설명하면 다음과 같다.
비트라인 및 데이터라인이 충전등화시, 입력어드레스에 의해서 단펄스 발생기(SPG1-SPG3)에서 단펄스(SPGk, SPGj, SPGi)가 발생된다. 이에따라 ØPX및 ØPY신호가 나타나 비트라인 및 데이터라인 등화메인펄스(ØBLM, ØDLM)가 나타나게 된다. 따라서 데이터가 입력되고 난 후부터 상기 비트라인 및 데이터라인 등화메인펄스(ØBLM, ØDLM)는 데이터 입력시부터 섹션 디코딩신호
Figure kpo00005
가 출력될때까지의 지연시간(t1)에 동작안정성을 고려한 여유 시간(mt1)을 합한 싯점이후에 출현하도록 되어 있다. 즉 해당 섹션은 섹션 디코딩신호
Figure kpo00006
에 의해 먼저 선택되고 난후 비트라인 및 데이터라인 등화메인펄스(ØBLM, ØDLM)가 나타나서, 제2도의 트랜지스터(TP1-TP6)의 구동에 의해 충전 및 등화가 이루어지게 된다. 이때 비선택상태의 트랜지스터(TN1, TN2)에 의해서 비트라인 충전이 일부 진행되지만 이들 트랜지스터의 크기는 리드스피드와 동작전류를 고려하게 되므로 비트라인의 충전속도는 매우 완만하게 진행되어 실질적인 도움을 주지 못하게 된다. 즉, 상기 섹션 디코딩신호
Figure kpo00007
는 어드레스 입력으로부터 최단시간내에 반응하여 비트라인 및 데이터라인 등화메인펄스(ØBLM, ØDLM)의 액티브로가는 에지전에 와서 여유시간(mt1)을 갖도록 설계가 이루어진다. 그러나 동작환경에 따라 mt1＜ 0으로 되는 경우 상기 비트라인 및 데이터라인 등화메인펄스(ØBLS, ØDLS)의 폭이 줄어들어 섹션 비트라인(BLS)과 섹션 데이터라인(DLS)의 충분한 충전등화가 곤란하게 되므로 CHIP 설계시에 상당한 주의를 기울이지 않으면 아니된다. 따라서 섹션을 선택 또는 비선택하는 섹션 디코딩신호
Figure kpo00008
에 의해 칩 전체의 동작속도가 지연되고 경우에 따라서는 동작자체가 불안정하게 되는 문제를 가지고 있었다.
본 발명은 이와 같은 점을 감안하여서 된 것으로, 본 발명의 목적은 분할 메모리 어레이의 동작상태가 안정하게 유지되면서 동작속도가 향상되는 다분할형 메모리 어레이의 충전등화회로를 제공하는데 있는 것이다.
본 발명의 특징은 인버터회로로 반전된 섹션 디코딩신호와 비트라인 등화메인펄스 그리고 섹션 디코딩신호와 데이터라인 등화메인펄스가 각각의 낸드회로에서 조합된 후 각각의 인버터회로를 거쳐 비트라인 등화회로와 데이터라인 등화회로로 입력되게 연결구성하여 비트라인 등화메인 펄스폭만큼 섹션 디코딩신호가 동작여유를 가지게 되는 다분할형 메모리어레이의 충전 등화회로에 있는 것이다.
이하 첨부한 본 발명의 일실시예시도에 따라 본 발명을 상세히 설명하면 다음과 같다.
제4도는 본 발명의 블록 다이어그램으로서 이를 구체화한 회로도를 제5도에서 도시하고 있다. 섹션 디코딩신호
Figure kpo00009
는 P, N 모스 트랜지스터(TP21, TN21) 및 P, N 모스 트랜지스터(TP25, TN25)로 구성되는 각각의 인버터회로(I1, I2)로 입력되게 연결된다.
상기 인버터회로(I1)의 출력과 비트라인 등화메인클럭(ØBLM)은 P, N 모스 트랜지스터(TP22, TP23, TN22, TN23)로 구성되는 낸드회로(NA1)로 입력되게 연결된다.
상기 낸드회로(NA1)의 출력은 P, N 모스 트랜지스터(TP24, TN24)로 된 인버터회로(I3)를 통하여 섹션 비트라인 등화메인클럭(ØBLS)로 되어 P모스 트랜지스터(TP11-TP13, TP17, TP18)로 구성된 각 섹션별 비트라인 등화회로(EQ1)로 입력되게 연결된다.
한편 인버터회로(I2)를 통한 섹션 디코딩신호(SS1)는 P, N 모스 트랜지스터(TP26, TP27, TN26, TN27)로 구성된 낸드회로(NA2)에서 데이터라인 등화메인펄스(ØDLM)와 조합되어, P, N 모스 트랜지스터(TP28, TP28)로 된 인버터회로(I4)를 거친후 P모스 트랜지스터(TP14-TP16)로 된 섹션 데이터라인 등화회로(EQ2)로 제공되게 연결된다.
이와 같이 본 발명을 제7도의 타이밍챠트를 참고로하여 설명하면 다음과 같다. 어드레스의 변화가 없는 경우 제3도의 단펄스 발생기(SPG1-SPG3)의 출력신호(SPGk, SPGj, SPGi)는 정상상태를 유지하며 따라서 ØPX, ØPY신호발생기(G1, G2)의 출력인 ØPX, ØPY신호는 하이레벨로 나타나게 된다.
상기 ØPX신호는 인버터회로(I10, I11)에서 구동되어 하이레벨의 비트라인 등화메인펄스(ØBLM)로 출력되고, 또한 상기 ØPX신호와 ØPY신호는 노이게이트(NO10)에서 조합되어 지연회로(DY10)를 거친후 하이레벨의 데이터라인 등화펄스(ØDLM)로 출력된다.
또한 선택되지 않은 섹션 프리디코더 디코더(SPD)의 섹션 디코딩신호
Figure kpo00010
는 하아레벨로 출력된다. 따라서 섹션 비트라인 등화펄스(ØBLS)와 섹션 데이터라인 등화펄스(ØDLS)는 로우레벨을 유지하게 되므로 비트라인
Figure kpo00011
과 섹션 데이터라인
Figure kpo00012
에는 충전 등화가 일어나게 된다. 즉 해당 섹션이 선택되지 않게 되는 때부터 충전등화로 들어가게 되는 것이다.
이후 어드레스(ADDR)가 변화하여 단펄스 발생기(SPG1- SPG3)에서 단펄스가 발생되면 이에따라 ØPX, ØPY신호가 발생된다. 상기 ØPX, ØPY신호의 폴링에지에서 일정시간 지연된 후 비트라인 및 데이터라인 등화메인펄스(ØBLM,ØDLM)는 로우레벨을 출력하게 된다.
한편 어드레스가(ADDR)가 입력되고 난후 시간(t1)이 경과한 다음 섹션 디코딩신호
Figure kpo00013
가 로우레벨로 출력되는데 이는 상기 비트라인 및 데이터라인 등화메인펄스(ØBLN, ØDLM)가 로우레벨로되는 시점보다 늦도록 설계한다.
따라서 어드레스가 들어와 비트라인 등화메인펄스(ØBLM)가 로우레벨로가면 낸드회로(NA1)의 P모스 트랜지스터(TP23)은 온되고 N모스 트랜지스터(TN23)는 오프된다. 이때에는 섹션 디코딩신호
Figure kpo00014
가 하이레벨인 상태이므로 인버터회로(I1)에 의해 낸드회로(NA1)의 P모스 트랜지스터(TP22)는 온되고 N 모스 트랜지스터(TN21)는 오프된다.
이에따라 낸드회로(NA1)에서 출력되는 하이레벨은 인버터회로(I3)에서 반전되어 섹션 비트라인 등화펄스(ØBLS)는 이전의 상태인 로우레벨을 그대로 유지하게 된다. 또한 섹션 데이터라인 등화펄스(ØDLS) 또한 상기와 동일구성의 낸드회로(NA2)와 인버터회로(I2, T4)에 의해서 로우레벨 상태로 그대로 유지된다.
이후 섹션 디코딩신호
Figure kpo00015
가 어드레스 입력으로부터 시간(t1)이 경과한 후에 로우레벨로가면 각 낸드회로(NA1, NA2)의 각 N모스 트랜지스터(TN22, TN26)는 온되지만 각 N모스 트랜지스터(TN23, TN27)가 오프상태로 계속 유지되므로 상기 비트라인 및 데이터라인 등화메인펄스(ØBLM, ØDLM)는 바뀌지 않게 된다.
그러나 상기 섹션 디코딩신호
Figure kpo00016
의 폴링에지로부터 시간(mt2)이 경과한 후에는 비트라인 등화메인펄스가 하이레벨로 되어 낸드회로(NA1)의 N모스 트랜지스터(TN23)를 온시키므로 낸드회로(NA1)의 출력은 로우레벨로 가고 이에따라 섹션 비트라인 등화펄스(ØBDS)는 하이레벨로 간다. 여기에서 시간(mt2)을 여유시간이라 한다.
또한 상기 비트라인 등화메인펄스(ØBLM)보다 다소 늦게 나타나는 데이터라인 등화메인펄스(ØDLM)의 하이레벨에 의해 낸드회로(NA2)의 동작도 상기 낸드회로(NA1)와 동일하게 동작되므로 섹션 데이터라인 등화펄스(ØDLS)도 하이레벨로 가게 된다.
따라서 섹션 비트라인 등화회로(EQ1)의 P모스 트랜지스터(TP11- TP13)와 섹션 데이터라인 등화회로(EQ2)의 P모스 트랜지스터(TP14- TP16)가 충전 등화동작을 완료하여 다음 동작을 수행하게 된다.
이상에서 설명한 바와 같이, 본 발명은 어떠한 섹션이 비선택되는 시점으로부터 섹션 디코딩신호에 의해 섹션 데이터라인(DLS)과 섹션 비트라인(BLS)의 충전등화가 시작되며, 그 섹션이 재선택될 때에는 이미 충전등화가 충분히 이루어진 상태가 된다. 한편, 해당 섹션의 디코딩신호가 비트라인 및 데이터라인 등화메인펄스의 디액티브로 가는 에지에 대해 mt2의 여유시간을 갖도록 설계를 하게되므로 종래의 액티브로 가는 에지를 기준으로 하던 설계방식에 비해 비트라인 등화메인펄스의 폭만큼 상기 섹션 디코딩신호의 동작 여유가 생기게 된다.
즉, 스피드 개선이 가능하게 되는 것이다. 따라서 비트라인(BL) 및 데이터라인(DL)의 충전등화가 완전하게 되므로 칩의 동작에 안정성을 부여하게 되고 또한 동작 속도를 개선하게 되는 효과가 있게 된다.

Claims (4)

  1. 메모리 어레이 다분할 방식에서의 충전 등화회로에 있어서, 각인버터회로(I1, I2)로 반전된 섹션 디코딩신호
    Figure kpo00017
    와 비트라인 등화메인펄스(ØBLM) 그리고 섹션 디코딩신호
    Figure kpo00018
    와 데이터라인 등화메인펄스(ØDLM)가 각각의 낸드회로(NA1, NA2)에서 조합된 후 각각의 인버터회로(I3, I4)를 거쳐 비트라인 등화회로(EQ1)와 데이터 등화회로(EQ2)로 입력되게 연결 구성하여 비트라인 등화메인펄스(ØBLM)의 폭만큼 섹션 디코딩신호
    Figure kpo00019
    에 동작이유를 주는 것을 특징으로 하는 다분할형 메모리 어레이의 충전등화회로.
  2. 제1항에 있어서, 낸드회로(NA1), 인버터회로(I1)를 거친 섹션 디코딩신호
    Figure kpo00020
    는 P, N 모스 트랜지스터(TP22, TN22)의 게이트로, 비트라인 등화메인펄스(ØBLM) 는 P, N 모스 트랜지스터(TP23, TN23)의 게이트로 각각 입력되게 연결되고, 낸드회로의 출력단에 대해 각각 P모스 트랜지스터들(TP22, TP23)은 병렬로, N모스 트랜지스터(TN22, TN23)은 직렬로 연결 구성되며, 낸드회로(NA2) 또한 상기 낸드회로(NA1)와 동일 구성으로 되는 것을 특징으로 하는 다분할형 메모리 어레이의 충전등화회로.
  3. 제1항에 있어서, 비트라인 등화회로(EQ1)가, 세개의 P모스 트랜지스터(TP11- TP3)의 공통 게이트에는 인버터회로(I3)를 거친 낸드회로(NA1)의 출력인 섹션 비트라인 등화펄스(ØBLS)가 입력되게 연결되고 상기 P모스 트랜지스터(TP11, TP12)에는 각각 P모스 트랜지스터(TP17, TP18)가 병렬로 연결되는 구성으로 되는 것을 특징으로 하는 다분할형 메모리 어레이의 충전등화회로.
  4. 제1항에 있어서, 섹션 디코딩신호
    Figure kpo00021
    에 의해 비선택된 섹션의 충전등화가 이루어지는 것을 특징으로 하는 다분할형 메모리 어레이의 충전등화회로.
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