JPS6124097A - 半導体メモリ装置の高電圧選択回路 - Google Patents
半導体メモリ装置の高電圧選択回路Info
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- JPS6124097A JPS6124097A JP14531984A JP14531984A JPS6124097A JP S6124097 A JPS6124097 A JP S6124097A JP 14531984 A JP14531984 A JP 14531984A JP 14531984 A JP14531984 A JP 14531984A JP S6124097 A JPS6124097 A JP S6124097A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体メモリ装置の高電圧選択回路に関し
、特に不揮発性メモリの書き換え電圧のワード選択制御
回路に関するものである。
、特に不揮発性メモリの書き換え電圧のワード選択制御
回路に関するものである。
従来、この種の回路の一例として第１図に示すものがあ
った。この例においては、メモリセルが２ビツト／ワー
ドで２ワード、計４ビットのものを示しているが、ビッ
ト数が増えても原理は同様である。図において、Ｍｌｌ
〜Ｍ２２はメモリトランジスタ、Ｑｌｌ〜Ｑ２２は読み
出し時に必要なエンハンスメント形のＭＩＳ形トランジ
スタ、Ｇ２３．Ｇ２４は読み出し制御信号ＲＥによりオ
ンされ電圧ＶＤＤを該トランジスタＱｌｌ〜Ｑ２２に伝
達するＭＩＳ形トランジスタ、Ｇ１．Ｇ３はアドレスデ
コーダ、０７〜ＧＩＯはＡＮＤゲート、Ｇ２．Ｇ４はイ
ンバータ、Ｇ５．Ｇ６．Ｇｌ １はバッファ、Ｑｌ ａ
、Ｑ２ａ、ＱＡａ、ＱＢａは第３のＭＩＳ形トランジス
タ、Ｑｌｂ、Ｑ２ｂ、ＱＡａ、ＱＢｂは第４のＭＩＳ形
トランジスタである。なお、この回路はＮチャンネルの
ＭＩＳ形トランジスタにて説明されている。
った。この例においては、メモリセルが２ビツト／ワー
ドで２ワード、計４ビットのものを示しているが、ビッ
ト数が増えても原理は同様である。図において、Ｍｌｌ
〜Ｍ２２はメモリトランジスタ、Ｑｌｌ〜Ｑ２２は読み
出し時に必要なエンハンスメント形のＭＩＳ形トランジ
スタ、Ｇ２３．Ｇ２４は読み出し制御信号ＲＥによりオ
ンされ電圧ＶＤＤを該トランジスタＱｌｌ〜Ｑ２２に伝
達するＭＩＳ形トランジスタ、Ｇ１．Ｇ３はアドレスデ
コーダ、０７〜ＧＩＯはＡＮＤゲート、Ｇ２．Ｇ４はイ
ンバータ、Ｇ５．Ｇ６．Ｇｌ １はバッファ、Ｑｌ ａ
、Ｑ２ａ、ＱＡａ、ＱＢａは第３のＭＩＳ形トランジス
タ、Ｑｌｂ、Ｑ２ｂ、ＱＡａ、ＱＢｂは第４のＭＩＳ形
トランジスタである。なお、この回路はＮチャンネルの
ＭＩＳ形トランジスタにて説明されている。
第２図は第１図の従来回路の各部の電圧を示し、図にお
いて、第１図と同一符号は同一部分に印加される電圧を
示している。
いて、第１図と同一符号は同一部分に印加される電圧を
示している。
次に第２図を用いて動作について説明する。
まず消去動作について説明する。今、アドレスデコーダ
Ｇ１により、デコードされた番地が選択されたものとす
る。このとき例えばデコーダＧ１出力をＶｓｓ、Ｇ３出
力をＶＰｐとする。次に消去制御信号ＥＥがＨ”になる
と、バッファＧｌｌの出力はＶｌ）ｆｌとなり、メモリ
基板ＭＳに消去電圧Ｖｐｐが加わる。同時にバッファＧ
６出力もＶＰｆｌになり、バッファＧ５出力はＶｓｓを
保ち、またアドレスデコーダＧ１出力がＶｓｓ、Ｇ３出
力がＶＰｆｌなので、メモリトランジスタＭｌｌ、Ｍ１
２のゲートはＶｓｓ、Ｍ２１．Ｍ２２のゲートはｖｐｐ
となる。
Ｇ１により、デコードされた番地が選択されたものとす
る。このとき例えばデコーダＧ１出力をＶｓｓ、Ｇ３出
力をＶＰｐとする。次に消去制御信号ＥＥがＨ”になる
と、バッファＧｌｌの出力はＶｌ）ｆｌとなり、メモリ
基板ＭＳに消去電圧Ｖｐｐが加わる。同時にバッファＧ
６出力もＶＰｆｌになり、バッファＧ５出力はＶｓｓを
保ち、またアドレスデコーダＧ１出力がＶｓｓ、Ｇ３出
力がＶＰｆｌなので、メモリトランジスタＭｌｌ、Ｍ１
２のゲートはＶｓｓ、Ｍ２１．Ｍ２２のゲートはｖｐｐ
となる。
そのためメモリトランジスタＭｌｌ、Ｍ１２はゲートと
基板との電位差によりそのしきい値がシフトしてデプレ
ッション状態となり、その内容が消去され、−万Ｍ２１
．Ｍ２２についてはゲートと基板との電位差がないため
その内容は消去されない。
基板との電位差によりそのしきい値がシフトしてデプレ
ッション状態となり、その内容が消去され、−万Ｍ２１
．Ｍ２２についてはゲートと基板との電位差がないため
その内容は消去されない。
次に書き込み動作について説明する。引続きアドレスデ
コーダＧ１によりデコードされた番地が選択されている
とし、アドレスデコーダＧ１出力がＶｓｓ、Ｇ３出力が
ＶｐＰとする。始めにデータ入力イネーブル信号線Ｃが
“Ｌ”となり、ＡＮＤゲタ信号ＤＡが“Ｈ”、ＤＢが”
Ｌ”とすると、Ａ点はＶｐｐ、 Ｂ点はＶｓｓとなる。
コーダＧ１によりデコードされた番地が選択されている
とし、アドレスデコーダＧ１出力がＶｓｓ、Ｇ３出力が
ＶｐＰとする。始めにデータ入力イネーブル信号線Ｃが
“Ｌ”となり、ＡＮＤゲタ信号ＤＡが“Ｈ”、ＤＢが”
Ｌ”とすると、Ａ点はＶｐｐ、 Ｂ点はＶｓｓとなる。
次のタイミングでドライバＧ５出力がＶｐｐ、Ｇ６出力
がＶｓｓとなり、今度はメモリトランジスタＭ−１，１
，Ｍ１２のゲートがＶｐｐ５Ｍ２１．Ｍ２２のゲートが
Ｖｓｓとなる。
がＶｓｓとなり、今度はメモリトランジスタＭ−１，１
，Ｍ１２のゲートがＶｐｐ５Ｍ２１．Ｍ２２のゲートが
Ｖｓｓとなる。
消去制御信号ＥＥは“Ｌ”でメモリ基板ＭＳはＶＳＳな
のでメモリトランジスタＭ１２のみが書き込まれ、Ｍｌ
ｌは書き込み禁止電圧ｖｐｐがＡ点に印加されているの
で、情報は書き込まれない。
のでメモリトランジスタＭ１２のみが書き込まれ、Ｍｌ
ｌは書き込み禁止電圧ｖｐｐがＡ点に印加されているの
で、情報は書き込まれない。
従来の高電圧選択回路は、以上のように構成されており
、インバータＧ２．Ｇ４は、消去時”Ｈ”電圧としてＶ
ＤＤが、書込み時“Ｈ″電圧してＶＤＤより高いＶｌｌ
ｌｆｌが印加されるため、その出力が“Ｌ″レベルなっ
た時、該インバータの内部でＶＰＰからＶｓｓにＭＩＳ
形トランジスタを通して電流のパスができる。そのため
、昇圧回路等により発生された高電圧はすぐ降圧されて
しまうという欠点があった。
、インバータＧ２．Ｇ４は、消去時”Ｈ”電圧としてＶ
ＤＤが、書込み時“Ｈ″電圧してＶＤＤより高いＶｌｌ
ｌｆｌが印加されるため、その出力が“Ｌ″レベルなっ
た時、該インバータの内部でＶＰＰからＶｓｓにＭＩＳ
形トランジスタを通して電流のパスができる。そのため
、昇圧回路等により発生された高電圧はすぐ降圧されて
しまうという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ワードライン。
ためになされたもので、ワードライン。
ビットライン、メモリ基板に高電圧を印加する際まずＶ
ＤＤ電圧でプリチャージし、次にこれらをチャージポン
プ作用でＶｌ）Ｉ）に昇圧することにより、選択回路の
中にｖｐｐからＶｓｓへのパスが一切形成されず、安定
した高電圧選択が可能な、半導体メモリ装置の高電圧選
択回路を提供することを目的としている・。
ＤＤ電圧でプリチャージし、次にこれらをチャージポン
プ作用でＶｌ）Ｉ）に昇圧することにより、選択回路の
中にｖｐｐからＶｓｓへのパスが一切形成されず、安定
した高電圧選択が可能な、半導体メモリ装置の高電圧選
択回路を提供することを目的としている・。
以下、この発明の一実施例を図について説明する。第３
図は本発明の一実施例を示し、図において、２０．２１
及び２２．２３及び２４はそれぞれ第１．第２のＭｉｓ
形トランジスタＱ９．Ｑ１０、コンデンサＣ１及びＱｌ
１．Ｑｌ ２．Ｃ２及びＣ１３，Ｃ１４，Ｃ３笈びＣ
１７，ＱｌＢ、Ｃ４及びＣ１９，Ｃ２０，Ｃ５からなる
同一の回路でそれぞれワード線３０．３１及びビット線
４０゜４１及びメモリ基板ＭＳがプリチャージされた時
これらに高電圧を伝達する第１．第２．第３のＶＰＰ
（高電圧）伝達回路である。また、１０．１）及び１２
．１３及び１４はそれぞれワード線３０゜３１、ビット
線４０．４１、メモリ基板ＭＳをプリチャージ・する第
１．第２．第３のプリチャージ手段であり、これらは第
３のＭｌ、Ｓ形トランジスタＱｌ、Ｃ３，Ｃ５，Ｃ７，
Ｃ１５及び第４のＭＩｓ形トランジスタＱ２．Ｃ４，Ｃ
６，Ｃ８，Ｑｌ６により構成されている。なお０１５〜
Ｇ１８はＡＮＤゲート、Ｇ２０はインバータである。
図は本発明の一実施例を示し、図において、２０．２１
及び２２．２３及び２４はそれぞれ第１．第２のＭｉｓ
形トランジスタＱ９．Ｑ１０、コンデンサＣ１及びＱｌ
１．Ｑｌ ２．Ｃ２及びＣ１３，Ｃ１４，Ｃ３笈びＣ
１７，ＱｌＢ、Ｃ４及びＣ１９，Ｃ２０，Ｃ５からなる
同一の回路でそれぞれワード線３０．３１及びビット線
４０゜４１及びメモリ基板ＭＳがプリチャージされた時
これらに高電圧を伝達する第１．第２．第３のＶＰＰ
（高電圧）伝達回路である。また、１０．１）及び１２
．１３及び１４はそれぞれワード線３０゜３１、ビット
線４０．４１、メモリ基板ＭＳをプリチャージ・する第
１．第２．第３のプリチャージ手段であり、これらは第
３のＭｌ、Ｓ形トランジスタＱｌ、Ｃ３，Ｃ５，Ｃ７，
Ｃ１５及び第４のＭＩｓ形トランジスタＱ２．Ｃ４，Ｃ
６，Ｃ８，Ｑｌ６により構成されている。なお０１５〜
Ｇ１８はＡＮＤゲート、Ｇ２０はインバータである。
第４図は第３図の各部の電圧を示し、図において、第３
図と同一符号は同一部分に印加される電圧を示している
。
図と同一符号は同一部分に印加される電圧を示している
。
次に第４図を用いて動作について説明する。始めに消去
動作について説明する。信号線Ｃを“Ｌ”にし、ＤＡ、
ＤＢを“Ｌ″にすると、トランジスタＱ５．Ｑ７がオン
し、Ａ点、Ｂ点電位はＶＤＤになる。ＶＧｌｆｌが立ち
上がり、クロックＣＬＫが印加されると、チャージポン
プ回路（高電圧伝達回路）２２．２３が動作し、Ａ点、
Ｂ点はｖｐｐに上がる。今、メモリトランジスタＭｌｌ
、Ｍ１２が選択されていて、アドレスデコーダＧ１出力
が“Ｌ”とし、信号線ＥＤが“Ｈ”、ＷＥが“Ｌ”とす
ると、メモリトランジスタＭ１’１．Ｍ１２のゲートは
Ｖｓｓ、 Ｍ２１． Ｍ２２のゲートはＶＤＤになる。
動作について説明する。信号線Ｃを“Ｌ”にし、ＤＡ、
ＤＢを“Ｌ″にすると、トランジスタＱ５．Ｑ７がオン
し、Ａ点、Ｂ点電位はＶＤＤになる。ＶＧｌｆｌが立ち
上がり、クロックＣＬＫが印加されると、チャージポン
プ回路（高電圧伝達回路）２２．２３が動作し、Ａ点、
Ｂ点はｖｐｐに上がる。今、メモリトランジスタＭｌｌ
、Ｍ１２が選択されていて、アドレスデコーダＧ１出力
が“Ｌ”とし、信号線ＥＤが“Ｈ”、ＷＥが“Ｌ”とす
ると、メモリトランジスタＭ１’１．Ｍ１２のゲートは
Ｖｓｓ、 Ｍ２１． Ｍ２２のゲートはＶＤＤになる。
同時に信号線ＥＥを“Ｈ”にし、プリチャージ手段１４
によりメモリ基板ＭＳをＶＤＤにすることにより、チャ
ージポンプ回路２１．２４が動作し、メモリ基板ＭＳ、
メモリトランジスタＭ２１．Ｍｌ２のゲートはＶｐｌ）
になる。一方、メモリトランジスタＭｌｌ、Ｍ１２のゲ
ートはＶｓｓなので、チャージポンプ回路２０のトラン
ジスタＱ９はオフしており、ｖｐｐは伝達されず、メモ
リトランジスタＭｌｌ、Ｍ１２のゲートは引続きＶｓｓ
を保持する。その結果、メモリトランジスタＭｌｌ、Ｍ
１２は消去され、Ｍ２１．Ｍｌ２は消去されない。
によりメモリ基板ＭＳをＶＤＤにすることにより、チャ
ージポンプ回路２１．２４が動作し、メモリ基板ＭＳ、
メモリトランジスタＭ２１．Ｍｌ２のゲートはＶｐｌ）
になる。一方、メモリトランジスタＭｌｌ、Ｍ１２のゲ
ートはＶｓｓなので、チャージポンプ回路２０のトラン
ジスタＱ９はオフしており、ｖｐｐは伝達されず、メモ
リトランジスタＭｌｌ、Ｍ１２のゲートは引続きＶｓｓ
を保持する。その結果、メモリトランジスタＭｌｌ、Ｍ
１２は消去され、Ｍ２１．Ｍｌ２は消去されない。
次に書き込み動作について説明する。信号線ＥＥは“Ｌ
″で、メモリ基板ＭＳはＶｓｓであり、メモリトランジ
スタＭ１）．Ｍ１２が選択されていてアドレスデコーダ
Ｇ１出力が“Ｌ”、Ｇ３出力が“Ｈ”とする、信号線Ｄ
Ａ出力を“Ｌ′″、ＤＢ小出力“Ｈ″にすると、プリチ
ャージ手段１２゜１３によりＡ点はＶＤＤＳＢ点はＶｓ
ｓになる。ここで高電圧ｖｐｐ、クロックＣＬＫを印加
すると、チャージポンプ作用により、Ａ点はＶｐｐ、
Ｂ点はＶｓｓになる。次に、信号線ＷＥを“Ｈ″、ＥＤ
を“Ｌ”にすることにより、メモリトランジスタＭ１）
、Ｍｌ２（７）ゲートはＶＤ［ｌ、Ｍ２１．Ｍ２２のゲ
ートはＶｓｓになり、その結果チャージポンプ作用によ
り、メモリトランジスタＭ１）．Ｍ１２のゲートはＶｐ
ｐ、 Ｍ２１． Ｍ２２（７）ゲートはＶｓｓになる。
″で、メモリ基板ＭＳはＶｓｓであり、メモリトランジ
スタＭ１）．Ｍ１２が選択されていてアドレスデコーダ
Ｇ１出力が“Ｌ”、Ｇ３出力が“Ｈ”とする、信号線Ｄ
Ａ出力を“Ｌ′″、ＤＢ小出力“Ｈ″にすると、プリチ
ャージ手段１２゜１３によりＡ点はＶＤＤＳＢ点はＶｓ
ｓになる。ここで高電圧ｖｐｐ、クロックＣＬＫを印加
すると、チャージポンプ作用により、Ａ点はＶｐｐ、
Ｂ点はＶｓｓになる。次に、信号線ＷＥを“Ｈ″、ＥＤ
を“Ｌ”にすることにより、メモリトランジスタＭ１）
、Ｍｌ２（７）ゲートはＶＤ［ｌ、Ｍ２１．Ｍ２２のゲ
ートはＶｓｓになり、その結果チャージポンプ作用によ
り、メモリトランジスタＭ１）．Ｍ１２のゲートはＶｐ
ｐ、 Ｍ２１． Ｍ２２（７）ゲートはＶｓｓになる。
ここでメモリ基板電圧はＶｓｓのままであリメそりトラ
ンジスタＭｌｌ、Ｍ１２はデータが書きう 込ま霜侶が、Ｍｌｌは書き込み禁止電圧ｖｐｐがＡ点に
印加されているのでデータは書き込まれない。
ンジスタＭｌｌ、Ｍ１２はデータが書きう 込ま霜侶が、Ｍｌｌは書き込み禁止電圧ｖｐｐがＡ点に
印加されているのでデータは書き込まれない。
Ｍ２１．Ｍ２２についてもゲートがＶｓｓなのでデータ
は書き込まれない。従ってＭ１２のみデータが書き込ま
れることとなる。
は書き込まれない。従ってＭ１２のみデータが書き込ま
れることとなる。
なお上記実施例では、不揮発性メモリのアドレスデコー
ダについて説明したが、高電圧を選択的に印加するすべ
てのシステムについて応用できる。
ダについて説明したが、高電圧を選択的に印加するすべ
てのシステムについて応用できる。
このように、本実施例の構成によれば、インバータＧ２
．Ｇ４に２種類の“Ｈ″電圧ＶＤＤ、 Ｖｐｌ）を印
加する必要はなく、高電圧を無損失で選択印加できるの
で、高電圧をチップ内部の昇圧回路で発生させることが
可能となり、５ｖ単一電源の不揮発性メモリを製造する
ことが可能となった。
．Ｇ４に２種類の“Ｈ″電圧ＶＤＤ、 Ｖｐｌ）を印
加する必要はなく、高電圧を無損失で選択印加できるの
で、高電圧をチップ内部の昇圧回路で発生させることが
可能となり、５ｖ単一電源の不揮発性メモリを製造する
ことが可能となった。
以上のように、この発明に係る半導体メモリ装置の高電
圧選択回路の構成によれば、ワードライン、ビットライ
ン、メモリ基板に高電圧を印加する際まずｖ００電圧で
プリチャージし、次にこれらをチャージポンプ作用によ
りｖｐｐに昇圧するようにしたので、高電圧を無損失で
選択印加できる効果がある。
圧選択回路の構成によれば、ワードライン、ビットライ
ン、メモリ基板に高電圧を印加する際まずｖ００電圧で
プリチャージし、次にこれらをチャージポンプ作用によ
りｖｐｐに昇圧するようにしたので、高電圧を無損失で
選択印加できる効果がある。
【図面の簡単な説明】
第１図は従来の半導体メモリ装置の高電圧選択回路の回
路図、第２図はその動作タイミングを示す図、第３図は
この発明の一実施例を示す回路図、第４図はその動作タ
イミングを示す図である。 １０．１）・・・第１のプリチャージ手段、１２゜１３
・・・第２のプリチャージ手段、１４・・・第３のプリ
チャージ手段、２０．２１・・・第１の高電圧伝達回路
、２２．２３・・・第２の高電圧伝達回路、２４Ｑ４．
Ｃ６，ＱＢ、Ｃ１６・・・第４のＭｉｓ形トランジスタ
、Ｑ９．、Ｑｌ １．Ｑｌ ３．Ｑｌ ７．Ｃ１９・・
・第１のＭｉｓ形トランジスタ、Ｑ１０．Ｃ１２、Ｃ１
４，ＱｌＢ、Ｃ２０・・・第２のＭｒＳ形トランジスタ
、Ｃ１〜Ｃ５・・・コンデンサ、Ｇｌ、Ｇ３・・・アド
レスデコーダ、Ｇ２．Ｇ４・・・インバータ、Ｇ１５〜
Ｇ１Ｂ・・・ＡＮＤゲート、Ｇ２０・・・インバータ。
路図、第２図はその動作タイミングを示す図、第３図は
この発明の一実施例を示す回路図、第４図はその動作タ
イミングを示す図である。 １０．１）・・・第１のプリチャージ手段、１２゜１３
・・・第２のプリチャージ手段、１４・・・第３のプリ
チャージ手段、２０．２１・・・第１の高電圧伝達回路
、２２．２３・・・第２の高電圧伝達回路、２４Ｑ４．
Ｃ６，ＱＢ、Ｃ１６・・・第４のＭｉｓ形トランジスタ
、Ｑ９．、Ｑｌ １．Ｑｌ ３．Ｑｌ ７．Ｃ１９・・
・第１のＭｉｓ形トランジスタ、Ｑ１０．Ｃ１２、Ｃ１
４，ＱｌＢ、Ｃ２０・・・第２のＭｒＳ形トランジスタ
、Ｃ１〜Ｃ５・・・コンデンサ、Ｇｌ、Ｇ３・・・アド
レスデコーダ、Ｇ２．Ｇ４・・・インバータ、Ｇ１５〜
Ｇ１Ｂ・・・ＡＮＤゲート、Ｇ２０・・・インバータ。
Claims (4)
- （１）半導体メモリ装置のワード線、ビット線、メモリ
基板をそれぞれプリチャージする第１ないし第３のプリ
チャージ手段と、ドレインが高電圧に接続された第１の
ＭＩＳ形トランジスタ、相互に接続されたドレインとゲ
ート、ソースがそれぞれ第１のＭＩＳ形トランジスタの
ソース、ゲートに接続された第２のＭＩＳ形トランジス
タ、クロック信号線と上記第２のＭＩＳ形トランジスタ
のゲート間に接続されたコンデンサを備え、それぞれ上
記ワード線、ビット線、メモリ基板がプリチャージされ
た時これらに上記高電圧を伝達する第１ないし第３の高
電圧伝達回路とを備えたことを特徴とする半導体メモリ
装置の高電圧選択回路。 - （２）上記第１のプリチャージ手段は、そのソースが上
記第２のＭＩＳ形トランジスタのソースに接続された第
３のトランジスタと、そのドレインが同じく上記第２の
ＭＩＳ形トランジスタのソースに接続された第４のＭＩ
Ｓ形トランジスタとを備え、デコーダの出力、その反転
信号が各々該第４、第３のＭＩＳ形トランジスタのゲー
トに接続され、第３のＭＩＳ形トランジスタのドレイン
、第４のＭＩＳ形トランジスタのソースの各々にはＶＤ
Ｄ電位もしくはＶｓｓ電位が印加されるものであること
を特徴とする特許請求の範囲第１項記載の半導体メモリ
装置の高電圧選択回路。 - （３）上記第２のプリチャージ手段は、そのソースが上
記第２のＭＩＳ形トランジスタのソースに接続された第
３のトランジスタと、そのドレインが同じく上記第２の
ＭＩＳ形トランジスタのソースに接続された第４のＭＩ
Ｓ形トランジスタとを備え、データ入力イネーブル信号
とデータとの論理積信号が第３のＭＩＳ形トランジスタ
のゲートに、上記論理積信号とイネーブル信号との論理
積信号が第４のＭＩＳ形トランジスタのゲートに印加さ
れ、第３のＭＩＳ形トランジスタのドレイン、第４のＭ
ＩＳ形トランジスタのソースにはそれぞれＶＤＤ電位、
Ｖｓｓ電位が印加されるものであることを特徴とする特
許請求の範囲第１項記載の半導体メモリ装置の高電圧選
択回路。 - （４）上記第３のプリチャージ手段は、そのソースが上
記第２のＭＩＳ形トランジスタのソースに接続された第
３のトランジスタと、そのドレインが同じく上記第２の
ＭＩＳ形トランジスタのソースに接続された第４のＭＩ
Ｓ形トランジスタとを備え、消去制御信号及びその反転
信号がそれぞれ第３及び第４のＭＩＳ形トランジスタの
ゲートに印加され、第３のＭＩＳ形トランジスタのドレ
イン、第４のＭＩＳ形トランジスタのソースにはそれぞ
れＶＤＤ電位、Ｖｓｓ電位が印加されるものであること
を特徴とする特許請求の範囲第１項記載の半導体メモリ
装置の高電圧選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14531984A JPS6124097A (ja) | 1984-07-11 | 1984-07-11 | 半導体メモリ装置の高電圧選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14531984A JPS6124097A (ja) | 1984-07-11 | 1984-07-11 | 半導体メモリ装置の高電圧選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124097A true JPS6124097A (ja) | 1986-02-01 |
Family
ID=15382407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14531984A Pending JPS6124097A (ja) | 1984-07-11 | 1984-07-11 | 半導体メモリ装置の高電圧選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180014U (ja) * | 1985-03-07 | 1986-11-10 | ||
| JPS63119097A (ja) * | 1986-11-06 | 1988-05-23 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01143098A (ja) * | 1987-11-28 | 1989-06-05 | Nec Ic Microcomput Syst Ltd | 紫外線消去型不揮発性半導体記憶装置 |
| JP2010129120A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
-
1984
- 1984-07-11 JP JP14531984A patent/JPS6124097A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180014U (ja) * | 1985-03-07 | 1986-11-10 | ||
| JPS63119097A (ja) * | 1986-11-06 | 1988-05-23 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01143098A (ja) * | 1987-11-28 | 1989-06-05 | Nec Ic Microcomput Syst Ltd | 紫外線消去型不揮発性半導体記憶装置 |
| JP2010129120A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
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