JPS63119097A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63119097A JPS63119097A JP26418986A JP26418986A JPS63119097A JP S63119097 A JPS63119097 A JP S63119097A JP 26418986 A JP26418986 A JP 26418986A JP 26418986 A JP26418986 A JP 26418986A JP S63119097 A JPS63119097 A JP S63119097A
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- JP
- Japan
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- high voltage
- transistor
- circuit
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- memory transistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に不揮発性メモリに関し、
なかでも電気的に書き換えのできるＥＥＰ ＲＯＭ （
Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａｎｎａｂｌｅ ＰＲＯＭ）またはＥ Ａ
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅｒａ
ｂｌｅ ＲＯＭ）の改良に関するものである。
なかでも電気的に書き換えのできるＥＥＰ ＲＯＭ （
Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａｎｎａｂｌｅ ＰＲＯＭ）またはＥ Ａ
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅｒａ
ｂｌｅ ＲＯＭ）の改良に関するものである。
ＥＥＦＲＯＭは、高い電圧（１５Ｖ〜２０Ｖ）をメモリ
素子のゲートまたは拡散、基板に印加することによりメ
モリ素子のしきい値（■アＨ）を変化させることをその
不揮発性記憶の原理としている。この高い電圧をチップ
内部で昇圧発生させる場合、この内部高電圧源（以下昇
圧回路と称す）には電流供給能力がないため不要な電流
のパスを断って選択的に高電圧を印加するデコーダが必
要である。
素子のゲートまたは拡散、基板に印加することによりメ
モリ素子のしきい値（■アＨ）を変化させることをその
不揮発性記憶の原理としている。この高い電圧をチップ
内部で昇圧発生させる場合、この内部高電圧源（以下昇
圧回路と称す）には電流供給能力がないため不要な電流
のパスを断って選択的に高電圧を印加するデコーダが必
要である。
第２図はこのような従来の半導体装置の高電圧選択デコ
ーダを示す０図において、Ｑ ｌ−Ｑ ＆はＮチャネル
ＭＯ３）ランジスタ、０．は不揮発性のメモリトランジ
スタ、Ｃｓ、Ｃｓはキャパシタである。また、１０はト
ランジスタＱ １ ｉｆｆ； Ｑ ！からなるプリチャ
ージ回路であり、それぞれのゲートには当該デコ二ダに
対応するメモリトランジスタのアドレス信号Ａ及びその
反転信号Ａが印加されている。２０はトランジスタＱｓ
、 Ｑ４ 、 Ｑｓ及びキャパシタＣＩ、Ｃｔからな
る選択用昇圧回路、Ａは接続点Ｎと、プリチャージ回路
１ｏとを接続するプリチャージ用ライン、Ｂはトランジ
スタＱ、とメモリトランジスタＱ？とを接続する出力用
ラインである。なお３０は以上の各要素から構成された
高電圧選択デコーダである。
ーダを示す０図において、Ｑ ｌ−Ｑ ＆はＮチャネル
ＭＯ３）ランジスタ、０．は不揮発性のメモリトランジ
スタ、Ｃｓ、Ｃｓはキャパシタである。また、１０はト
ランジスタＱ １ ｉｆｆ； Ｑ ！からなるプリチャ
ージ回路であり、それぞれのゲートには当該デコ二ダに
対応するメモリトランジスタのアドレス信号Ａ及びその
反転信号Ａが印加されている。２０はトランジスタＱｓ
、 Ｑ４ 、 Ｑｓ及びキャパシタＣＩ、Ｃｔからな
る選択用昇圧回路、Ａは接続点Ｎと、プリチャージ回路
１ｏとを接続するプリチャージ用ライン、Ｂはトランジ
スタＱ、とメモリトランジスタＱ？とを接続する出力用
ラインである。なお３０は以上の各要素から構成された
高電圧選択デコーダである。
次にこの回路の動作−ついて説明する。今当該デコーダ
が選択されているものとすると、トランジスタＱ、によ
りプリチャージされた接続点Ｎの電位は、位相が全く反
転しているφ、φの高速パルスとキャパシタＣ＋、Ｃｚ
との結合により次第に上昇していく、そしてついには、
図示しない昇圧回路からの入力電圧ＶＩＮよりも高い電
圧となってトランジスタＱ、をオンし、これにより入力
電圧Ｖｌ）ｌはほぼ電流のバスなしで、即ち不要なパス
によりＧＮＤに向って電流が流れることなくトランジス
タＱ６を経てメモリトランジスタＱ７へ伝えることが可
能となる。従つてメモリトランジスタＱｆｆには上記入
力電圧ＶＩＮにほぼ等しい高電圧が伝達される。なお、
入力電圧を全く伝えないようにするときには、当該デコ
ーダが選択されていない状態と同状態、即ちトランジス
タＱ、をＯＮさせ、接続点ＮをＧＮＤにしておけばよい
。
が選択されているものとすると、トランジスタＱ、によ
りプリチャージされた接続点Ｎの電位は、位相が全く反
転しているφ、φの高速パルスとキャパシタＣ＋、Ｃｚ
との結合により次第に上昇していく、そしてついには、
図示しない昇圧回路からの入力電圧ＶＩＮよりも高い電
圧となってトランジスタＱ、をオンし、これにより入力
電圧Ｖｌ）ｌはほぼ電流のバスなしで、即ち不要なパス
によりＧＮＤに向って電流が流れることなくトランジス
タＱ６を経てメモリトランジスタＱ７へ伝えることが可
能となる。従つてメモリトランジスタＱｆｆには上記入
力電圧ＶＩＮにほぼ等しい高電圧が伝達される。なお、
入力電圧を全く伝えないようにするときには、当該デコ
ーダが選択されていない状態と同状態、即ちトランジス
タＱ、をＯＮさせ、接続点ＮをＧＮＤにしておけばよい
。
従来の半導体装置のデコーダは以上のように構成されて
おり、Ａ及びＢの２つの配線を有するものであるので、
チップのパターン形成時において、特にメモリ容量の多
いチップでは、メモリのワードライン及びビットライン
にそれぞれ上記回路を設ける必要から、配線が多くなり
、パターンレイアウトが非常に困難であるという問題点
があった。
おり、Ａ及びＢの２つの配線を有するものであるので、
チップのパターン形成時において、特にメモリ容量の多
いチップでは、メモリのワードライン及びビットライン
にそれぞれ上記回路を設ける必要から、配線が多くなり
、パターンレイアウトが非常に困難であるという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、配線の無駄をなくして、効率良くパターンレ
イアウトを行うことができる半導体装置を得ることを目
的とする。
たもので、配線の無駄をなくして、効率良くパターンレ
イアウトを行うことができる半導体装置を得ることを目
的とする。
チャージ回路との接続線路を用いて制御トランジスタと
メモリトランジスタとを接続したものである。
メモリトランジスタとを接続したものである。
回路との接続線路を用いて制御トランジスタとメモリト
ランジスタとを接続したので、デコーダ回路１つにつき
信号ラインを１本減らすことができ、回路構成を簡略化
して、効率良くパターンレイアウトを行うことができる
。
ランジスタとを接続したので、デコーダ回路１つにつき
信号ラインを１本減らすことができ、回路構成を簡略化
して、効率良くパターンレイアウトを行うことができる
。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置を示し、
図において、Ｑ、〜Ｑ？ 、Ｃｓ 、Ｃｔは従来装置と
同じものを示す、Ｃはプリチャージ及び出力用ラインで
あり、プリチャージ回路１０と接続点Ｎを接続するとと
もにトランジスタＱ、とメモリトランジスタＱ、をも接
続する一本の接続線路である。
図において、Ｑ、〜Ｑ？ 、Ｃｓ 、Ｃｔは従来装置と
同じものを示す、Ｃはプリチャージ及び出力用ラインで
あり、プリチャージ回路１０と接続点Ｎを接続するとと
もにトランジスタＱ、とメモリトランジスタＱ、をも接
続する一本の接続線路である。
このような構成になる半導体装置では、その回路動作は
従来回路と全く同様であるが、−本の接続線路Ｃにより
プリチャージ回路１０と接続点Ｎ。
従来回路と全く同様であるが、−本の接続線路Ｃにより
プリチャージ回路１０と接続点Ｎ。
及びトランジスタＱ、とメモリトランジスタＱ。
とが接続されており、これにより従来回路に比し、配線
を一本減らすことができ、回路構成を簡略化して効率の
良いパターンレイアウトを得ることができる。
を一本減らすことができ、回路構成を簡略化して効率の
良いパターンレイアウトを得ることができる。
なお、接続線路を一本としたことにより本デコーダの選
択時トランジスタＱ、には高電圧が印加されることにな
るが、高電圧の電源ＶＣＣへのリークの心配はない、な
ぜなら高電圧の印加でトランジスタＱ、のゲート・ソー
ス間電圧がマイナスとなり、該トランジスタＱ、が瞬時
にカットオフするからである。
択時トランジスタＱ、には高電圧が印加されることにな
るが、高電圧の電源ＶＣＣへのリークの心配はない、な
ぜなら高電圧の印加でトランジスタＱ、のゲート・ソー
ス間電圧がマイナスとなり、該トランジスタＱ、が瞬時
にカットオフするからである。
なお、上記実施例では、ＮチャネルＭＯ３Ｉ−ランジス
タを用いて回路を構成しているが、本発明はＰチャネル
ＭＯ３）ランジスタを用いてマイナスの高電圧を発生す
る場合にももちろん適用することができ、上記実施例と
同様の効果を奏する。
タを用いて回路を構成しているが、本発明はＰチャネル
ＭＯ３）ランジスタを用いてマイナスの高電圧を発生す
る場合にももちろん適用することができ、上記実施例と
同様の効果を奏する。
を用いて制御トランジスタとメモリトランジスタとを接
続するようにしたので、従来回路に比べて配線数を一本
少なくでき、極めて効率の良いパターンレイアウトを行
うことができる効果がある。
続するようにしたので、従来回路に比べて配線数を一本
少なくでき、極めて効率の良いパターンレイアウトを行
うことができる効果がある。
第１図はこの発明の一実施例による半導体装置を示す回
路図、第２図は従来の半導体装置を示す回路図である。 図において、１０はプリチャージ用回路、２０は選択用
昇圧回路、３０は高電圧選択用デコーダ、Ｑ、〜Ｑ、は
ＮチャネルＭＯ３）ランジスタ、Ｑ？はメモリトランジ
スタ、ＣＩ ｌ Ｃｇはキャパシタ、Ａ、Ｂ、Ｃはプ
リチャージ用ライン、出力用ライン、プリチャージ及び
出力用ライン（接Ｖｔ線路）である。
路図、第２図は従来の半導体装置を示す回路図である。 図において、１０はプリチャージ用回路、２０は選択用
昇圧回路、３０は高電圧選択用デコーダ、Ｑ、〜Ｑ、は
ＮチャネルＭＯ３）ランジスタ、Ｑ？はメモリトランジ
スタ、ＣＩ ｌ Ｃｇはキャパシタ、Ａ、Ｂ、Ｃはプ
リチャージ用ライン、出力用ライン、プリチャージ及び
出力用ライン（接Ｖｔ線路）である。
Claims (1)
- （１）不揮発性メモリトランジスタと、 該不揮発性メモリトランジスタの情報書込みまたは消去
用の高電圧を内部昇圧により発生する昇圧回路と、 上記高電圧を不揮発性メモリトランジスタに選択的に伝
えるための高電圧選択デコーダとを備え、上記高電圧選
択デコーダは、 上記不揮発性メモリトランジスタへの上記高電圧の印加
をオンあるいはオフするための制御トランジスタと、 本高電圧選択デコーダに対応するメモリトランジスタが
選択されたとき後述する選択用昇圧回路の入力をプリチ
ャージするプリチャージ回路と、該プリチャージ回路に
よりプリチャージされた電圧をクロック信号により昇圧
して上記制御トランジスタのゲートに出力する選択用昇
圧回路とから構成されてなる半導体装置において、 上記選択用昇圧回路と上記プリチャージ回路との接続線
路を用いて上記制御トランジスタと上記メモリトランジ
スタとを接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26418986A JPS63119097A (ja) | 1986-11-06 | 1986-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26418986A JPS63119097A (ja) | 1986-11-06 | 1986-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119097A true JPS63119097A (ja) | 1988-05-23 |
Family
ID=17399712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26418986A Pending JPS63119097A (ja) | 1986-11-06 | 1986-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119097A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124097A (ja) * | 1984-07-11 | 1986-02-01 | Mitsubishi Electric Corp | 半導体メモリ装置の高電圧選択回路 |
-
1986
- 1986-11-06 JP JP26418986A patent/JPS63119097A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124097A (ja) * | 1984-07-11 | 1986-02-01 | Mitsubishi Electric Corp | 半導体メモリ装置の高電圧選択回路 |
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