JP3255847B2 - 低電力形の駆動回路 - Google Patents
低電力形の駆動回路Info
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、昇圧電圧を使用する半導体メモリ装置で信
号を駆動する駆動回路に関する。
関し、特に、昇圧電圧を使用する半導体メモリ装置で信
号を駆動する駆動回路に関する。
【０００２】
【従来の技術】最近の半導体メモリ装置においては、高
速化のために電源電圧ＶＣＣを昇圧して得る高電圧の昇
圧電圧ＶＰＰを使用している。即ち、半導体メモリ装置
では、多数のメモリセルの電流を増加させるために、或
いはメモリセルのアクセストランジスタのしきい値電圧
ＶＴによる電圧降下を補償するために、ＶＣＣ＋ＶＴほ
どの昇圧電圧ＶＰＰを使用するようになっている。
速化のために電源電圧ＶＣＣを昇圧して得る高電圧の昇
圧電圧ＶＰＰを使用している。即ち、半導体メモリ装置
では、多数のメモリセルの電流を増加させるために、或
いはメモリセルのアクセストランジスタのしきい値電圧
ＶＴによる電圧降下を補償するために、ＶＣＣ＋ＶＴほ
どの昇圧電圧ＶＰＰを使用するようになっている。
【０００３】この昇圧電圧ＶＰＰを得るためには通常、
ブートストラップ(Bootstrap) 回路が使用される。この
場合、昇圧電圧ＶＰＰにより消費される電流がブートス
トラップ方式により補充され、これにより一定の昇圧電
圧ＶＰＰが得られる。この方式によれば、昇圧電圧ＶＰ
Ｐから消費される電流が多くなればなるほど、ブートス
トラップ方式により補充される電流量が多くなる。これ
は、ブートストラップ回路のチャージポンプキャパシタ
ンスの増加を要するので、ブートストラップ回路のサイ
ズ増大を招く。
ブートストラップ(Bootstrap) 回路が使用される。この
場合、昇圧電圧ＶＰＰにより消費される電流がブートス
トラップ方式により補充され、これにより一定の昇圧電
圧ＶＰＰが得られる。この方式によれば、昇圧電圧ＶＰ
Ｐから消費される電流が多くなればなるほど、ブートス
トラップ方式により補充される電流量が多くなる。これ
は、ブートストラップ回路のチャージポンプキャパシタ
ンスの増加を要するので、ブートストラップ回路のサイ
ズ増大を招く。
【０００４】図１に、このようなブートストラップ回路
による昇圧電圧ＶＰＰを使用して信号を駆動する駆動回
路を示す。入力信号バーφＫ１〜バーφＫ１６は、アク
ティブ状態で昇圧電圧ＶＰＰレベルになり、その相補信
号φＫ１〜φＫ１６は、アクティブ状態で電源電圧ＶＣ
Ｃレベルになる。各ＰＭＯＳトランジスタＴ１〜Ｔ１６
は、それぞれ入力信号バーφＫ１〜バーφＫ１６をゲー
トに入力し、その各ソースに昇圧電圧ＶＰＰを印加し、
そして各ドレインをそれぞれ出力ノードＮ１〜Ｎ１６へ
接続してある。各ＮＭＯＳトランジスタＴ１７〜Ｔ３２
は、相補信号φＫ１〜φＫ１６をゲートに入力し、その
各ソースを接地電圧ＶＳＳへ接地し、そして各ドレイン
をそれぞれ出力ノードＮ１〜Ｎ１６に接続してある。即
ち、ＰＭＯＳトランジスタＴ１〜Ｔ１６及びＮＭＯＳト
ランジスタＴ１７〜Ｔ３２は、昇圧電圧ＶＰＰと接地電
圧ＶＳＳとの間に直列接続して設けてあり、ＰＭＯＳト
ランジスタＴ１〜Ｔ１６のドレインとＮＭＯＳトランジ
スタＴ１７〜Ｔ３２のドレインとの接続ノードが出力ノ
ードＮ１〜Ｎ１６になっている。
による昇圧電圧ＶＰＰを使用して信号を駆動する駆動回
路を示す。入力信号バーφＫ１〜バーφＫ１６は、アク
ティブ状態で昇圧電圧ＶＰＰレベルになり、その相補信
号φＫ１〜φＫ１６は、アクティブ状態で電源電圧ＶＣ
Ｃレベルになる。各ＰＭＯＳトランジスタＴ１〜Ｔ１６
は、それぞれ入力信号バーφＫ１〜バーφＫ１６をゲー
トに入力し、その各ソースに昇圧電圧ＶＰＰを印加し、
そして各ドレインをそれぞれ出力ノードＮ１〜Ｎ１６へ
接続してある。各ＮＭＯＳトランジスタＴ１７〜Ｔ３２
は、相補信号φＫ１〜φＫ１６をゲートに入力し、その
各ソースを接地電圧ＶＳＳへ接地し、そして各ドレイン
をそれぞれ出力ノードＮ１〜Ｎ１６に接続してある。即
ち、ＰＭＯＳトランジスタＴ１〜Ｔ１６及びＮＭＯＳト
ランジスタＴ１７〜Ｔ３２は、昇圧電圧ＶＰＰと接地電
圧ＶＳＳとの間に直列接続して設けてあり、ＰＭＯＳト
ランジスタＴ１〜Ｔ１６のドレインとＮＭＯＳトランジ
スタＴ１７〜Ｔ３２のドレインとの接続ノードが出力ノ
ードＮ１〜Ｎ１６になっている。
【０００５】この駆動回路の出力信号であるワードライ
ン制御信号Ｓ１〜Ｓ１６は、入力信号バーφＫ１〜バー
φＫ１６及び相補信号φＫ１〜φＫ１６に従って０Ｖか
ら昇圧電圧ＶＰＰまでスイングし、例えば、論理“ロ
ウ”レベルのワードライン制御信号が選択ワードライン
へ、論理“ハイ”レベルのワードライン制御信号が非選
択ワードラインへそれぞれ印加される。ワードライン制
御信号Ｓ１６が選択であれば該ワードライン制御信号Ｓ
１６は論理“ロウ”レベルを維持し、非選択ワードライ
ンに該当のワードライン制御信号Ｓ１〜Ｓ１５は、論理
“ロウ”から論理“ハイ”レベルへ遷移する。
ン制御信号Ｓ１〜Ｓ１６は、入力信号バーφＫ１〜バー
φＫ１６及び相補信号φＫ１〜φＫ１６に従って０Ｖか
ら昇圧電圧ＶＰＰまでスイングし、例えば、論理“ロ
ウ”レベルのワードライン制御信号が選択ワードライン
へ、論理“ハイ”レベルのワードライン制御信号が非選
択ワードラインへそれぞれ印加される。ワードライン制
御信号Ｓ１６が選択であれば該ワードライン制御信号Ｓ
１６は論理“ロウ”レベルを維持し、非選択ワードライ
ンに該当のワードライン制御信号Ｓ１〜Ｓ１５は、論理
“ロウ”から論理“ハイ”レベルへ遷移する。
【０００６】図２は、上記入力信号及びワードライン制
御信号のタイミングを示した波形図である。ワードライ
ン制御信号Ｓ１６が選択の場合、入力信号φＫ１〜φＫ
１５は、電源電圧ＶＣＣレベルの“ハイ”レベルから論
理“ロウ”へ遷移する。これによりＮＭＯＳトランジス
タＴ１７〜Ｔ３１が非導通状態になる。一方、入力信号
バーφＫ１〜バーφＫ１５は昇圧電圧ＶＰＰの“ハイ”
レベルから論理“ロウ”へ遷移する。これによりＰＭＯ
ＳトランジスタＴ１〜Ｔ１５が導通状態になる。従っ
て、ワードライン制御信号Ｓ１〜Ｓ１５は、論理“ロ
ウ”レベルから昇圧電圧ＶＰＰレベルへ遷移する。
御信号のタイミングを示した波形図である。ワードライ
ン制御信号Ｓ１６が選択の場合、入力信号φＫ１〜φＫ
１５は、電源電圧ＶＣＣレベルの“ハイ”レベルから論
理“ロウ”へ遷移する。これによりＮＭＯＳトランジス
タＴ１７〜Ｔ３１が非導通状態になる。一方、入力信号
バーφＫ１〜バーφＫ１５は昇圧電圧ＶＰＰの“ハイ”
レベルから論理“ロウ”へ遷移する。これによりＰＭＯ
ＳトランジスタＴ１〜Ｔ１５が導通状態になる。従っ
て、ワードライン制御信号Ｓ１〜Ｓ１５は、論理“ロ
ウ”レベルから昇圧電圧ＶＰＰレベルへ遷移する。
【０００７】ワードライン制御信号Ｓ１をチャージする
のに必要なキャパシタンスがＣ１、ワードライン制御信
号Ｓ１のスイング幅がΔＶＰＰ、昇圧電圧ＶＰＰからワ
ードライン制御信号Ｓ１へ供給されるチャージ量がＱ１
とすると、Ｑ１＝Ｃ１×ΔＶＰＰの関係が成り立つ。従
って、チャージされるワードライン制御信号ＳｉがＮ個
（ｉ＝１，２，３，…，Ｎ）である場合、総チャージ量
は、Ｑｔｏｔ＝Ｑ１×Ｎ＝（Ｃ１×ΔＶＰＰ）×Ｎにな
る。昇圧電圧ＶＰＰのポンプキャパシタンスは、このよ
うな総チャージ量Ｑｔｏｔを補充できるものでなければ
ならない。
のに必要なキャパシタンスがＣ１、ワードライン制御信
号Ｓ１のスイング幅がΔＶＰＰ、昇圧電圧ＶＰＰからワ
ードライン制御信号Ｓ１へ供給されるチャージ量がＱ１
とすると、Ｑ１＝Ｃ１×ΔＶＰＰの関係が成り立つ。従
って、チャージされるワードライン制御信号ＳｉがＮ個
（ｉ＝１，２，３，…，Ｎ）である場合、総チャージ量
は、Ｑｔｏｔ＝Ｑ１×Ｎ＝（Ｃ１×ΔＶＰＰ）×Ｎにな
る。昇圧電圧ＶＰＰのポンプキャパシタンスは、このよ
うな総チャージ量Ｑｔｏｔを補充できるものでなければ
ならない。
【０００８】
【発明が解決しようとする課題】このような従来技術に
鑑みて本発明の目的は、総チャージ量を減少させて昇圧
電圧のポンプキャパシタンスを抑制可能にし、消費電力
を抑えられるような駆動回路を提供することにある。
鑑みて本発明の目的は、総チャージ量を減少させて昇圧
電圧のポンプキャパシタンスを抑制可能にし、消費電力
を抑えられるような駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
では、入力信号に従い動作し、電源電圧の昇圧で得た昇
圧電圧を使用してワードライン制御信号を出力端から発
生するメモリ装置の駆動回路において、入力信号の切り
換わり時に、出力端を接地レベルと出力信号のハイレベ
ルとの間の電圧にプリチャージすることを特徴とする。
特に最適には、電源電圧を用いて出力端をプリチャージ
することを特徴とする。その具体的態様として本発明で
は、制御端子に入力信号を受けて動作し、一方の端子に
昇圧電圧が印加されるとともに他方の端子が出力端に接
続された第１トランジスタと、入力信号の論理ハイレベ
ルからロウレベルへの切り換わり時に昇圧前の電源電圧
を出力し且つこれ以外のときには出力端のロウレベルの
電圧を出力するプリチャージ手段と、制御端子に入力信
号を受けて第１トランジスタに対し相補動作し、一方の
端子が出力端に接続されるとともに他方の端子にプリチ
ャージ手段の出力電圧が印加される第２トランジスタ
と、からなる駆動回路を提供する。このようなプリチャ
ージ手段は、インバータにより構成することができる。
では、入力信号に従い動作し、電源電圧の昇圧で得た昇
圧電圧を使用してワードライン制御信号を出力端から発
生するメモリ装置の駆動回路において、入力信号の切り
換わり時に、出力端を接地レベルと出力信号のハイレベ
ルとの間の電圧にプリチャージすることを特徴とする。
特に最適には、電源電圧を用いて出力端をプリチャージ
することを特徴とする。その具体的態様として本発明で
は、制御端子に入力信号を受けて動作し、一方の端子に
昇圧電圧が印加されるとともに他方の端子が出力端に接
続された第１トランジスタと、入力信号の論理ハイレベ
ルからロウレベルへの切り換わり時に昇圧前の電源電圧
を出力し且つこれ以外のときには出力端のロウレベルの
電圧を出力するプリチャージ手段と、制御端子に入力信
号を受けて第１トランジスタに対し相補動作し、一方の
端子が出力端に接続されるとともに他方の端子にプリチ
ャージ手段の出力電圧が印加される第２トランジスタ
と、からなる駆動回路を提供する。このようなプリチャ
ージ手段は、インバータにより構成することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。なお、共通部分には
同じ符号を使用している。
付図面を参照して詳細に説明する。なお、共通部分には
同じ符号を使用している。
【００１１】図３に、本発明による駆動回路を示す。Ｐ
ＭＯＳトランジスタＴ１〜Ｔ１６とＮＭＯＳトランジス
タＴ１７〜Ｔ３２は従来同様に直列接続されている。具
体的には、ＰＭＯＳトランジスタＴ１〜Ｔ１６は、各ソ
ースに昇圧電圧ＶＰＰを印加し、各ドレインを出力ノー
ドＮ１〜Ｎ１６に接続し、そして各ゲートに入力信号バ
ーφＫ１〜バーφＫ１６をそれぞれ入力している。ＮＭ
ＯＳトランジスタＴ１７〜Ｔ３２は、各ドレインを出力
ノードＮ１〜Ｎ１６に接続し、各ソースを共通ノードＡ
に接続し、各ゲートに入力信号バーφＫ１〜バーφＫ１
６をそれぞれ入力している。ワードライン制御信号Ｓ１
〜Ｓ１６は、各出力ノードＮ１〜Ｎ１６から出力され
る。
ＭＯＳトランジスタＴ１〜Ｔ１６とＮＭＯＳトランジス
タＴ１７〜Ｔ３２は従来同様に直列接続されている。具
体的には、ＰＭＯＳトランジスタＴ１〜Ｔ１６は、各ソ
ースに昇圧電圧ＶＰＰを印加し、各ドレインを出力ノー
ドＮ１〜Ｎ１６に接続し、そして各ゲートに入力信号バ
ーφＫ１〜バーφＫ１６をそれぞれ入力している。ＮＭ
ＯＳトランジスタＴ１７〜Ｔ３２は、各ドレインを出力
ノードＮ１〜Ｎ１６に接続し、各ソースを共通ノードＡ
に接続し、各ゲートに入力信号バーφＫ１〜バーφＫ１
６をそれぞれ入力している。ワードライン制御信号Ｓ１
〜Ｓ１６は、各出力ノードＮ１〜Ｎ１６から出力され
る。
【００１２】共通ノードＡには、チャージ信号バーφＣ
がインバータＧ１で駆動されて印加される。このインバ
ータＧ１を各トランジスタＴ１〜Ｔ１６，Ｔ１７〜Ｔ３
２の組ごとにそれぞれ設けるようにすることも可能であ
る。チャージ信号バーφＣは、例えばアドレスストロー
ブ信号等を用いることにより簡単に発生できる。
がインバータＧ１で駆動されて印加される。このインバ
ータＧ１を各トランジスタＴ１〜Ｔ１６，Ｔ１７〜Ｔ３
２の組ごとにそれぞれ設けるようにすることも可能であ
る。チャージ信号バーφＣは、例えばアドレスストロー
ブ信号等を用いることにより簡単に発生できる。
【００１３】図４に、この例の入力信号及びワードライ
ン制御信号のタイミングを説明する信号波形図を示して
ある。一例として、ワードライン制御信号Ｓ１６が選択
対象であるものとして図示してある。
ン制御信号のタイミングを説明する信号波形図を示して
ある。一例として、ワードライン制御信号Ｓ１６が選択
対象であるものとして図示してある。
【００１４】図示のように、チャージ信号バーφＣは、
入力信号バーφＫ１〜バーφＫ１６の切り換わり時にお
いて論理“ハイ”から論理“ロウ”レベルへ遷移し、こ
れに従うインバータＧ１による駆動で、共通ノードＡの
電圧が電源電圧ＶＣＣレベルとなる。この共通ノードＡ
が電源電圧ＶＣＣにチャージされることにより、出力ノ
ードＮ１〜Ｎ１６の電圧は、ワードライン駆動前にＶＣ
Ｃへプリチャージされる。即ち、入力信号バーφＫ１〜
バーφＫ１６は論理“ハイ”時にＶＰＰレベルをもつの
で、共通ノードＡのプリチャージ電圧ＶＣＣはＮＭＯＳ
トランジスタＴ１７〜Ｔ３２を通ってそのまま伝達可能
である。この結果、全ワードライン制御信号Ｓ１〜Ｓ１
６が、駆動前に一旦ＶＣＣレベルまで上昇する。
入力信号バーφＫ１〜バーφＫ１６の切り換わり時にお
いて論理“ハイ”から論理“ロウ”レベルへ遷移し、こ
れに従うインバータＧ１による駆動で、共通ノードＡの
電圧が電源電圧ＶＣＣレベルとなる。この共通ノードＡ
が電源電圧ＶＣＣにチャージされることにより、出力ノ
ードＮ１〜Ｎ１６の電圧は、ワードライン駆動前にＶＣ
Ｃへプリチャージされる。即ち、入力信号バーφＫ１〜
バーφＫ１６は論理“ハイ”時にＶＰＰレベルをもつの
で、共通ノードＡのプリチャージ電圧ＶＣＣはＮＭＯＳ
トランジスタＴ１７〜Ｔ３２を通ってそのまま伝達可能
である。この結果、全ワードライン制御信号Ｓ１〜Ｓ１
６が、駆動前に一旦ＶＣＣレベルまで上昇する。
【００１５】そして、入力信号バーφＫ１〜バーφＫ１
６が切り換わってからチャージ信号バーφＣが論理“ロ
ウ”から論理“ハイ”レベルへ復帰すると、ワードライ
ン制御信号Ｓ１〜Ｓ１５は、論理“ロウ”レベルの入力
信号バーφＫ１〜バーφＫ１５に従って昇圧電圧ＶＰＰ
レベルへ遷移し、一方、ワードライン制御信号Ｓ１６
は、論理“ハイ”レベルの入力信号バーφＫ１６により
接地レベルの０Ｖへ遷移する。このとき、ＰＭＯＳトラ
ンジスタＴ１〜Ｔ１６のソースから印加される昇圧電圧
ＶＰＰの総供給電荷量Ｑｔｏｔは、Ｃ１×（ＶＰＰ−Ｖ
ＣＣ）×Ｎですむ。つまり、昇圧電圧ＶＰＰとプリチャ
ージレベルＶＣＣとの差分だけを補充すればよい。その
結果、例えばＥＥＰＲＯＭ等のプログラム動作（書込）
でワードライン制御信号Ｓ１〜Ｓ１６を昇圧電圧ＶＰＰ
に昇圧するときの昇圧回路の負荷を大きく減少させられ
る。
６が切り換わってからチャージ信号バーφＣが論理“ロ
ウ”から論理“ハイ”レベルへ復帰すると、ワードライ
ン制御信号Ｓ１〜Ｓ１５は、論理“ロウ”レベルの入力
信号バーφＫ１〜バーφＫ１５に従って昇圧電圧ＶＰＰ
レベルへ遷移し、一方、ワードライン制御信号Ｓ１６
は、論理“ハイ”レベルの入力信号バーφＫ１６により
接地レベルの０Ｖへ遷移する。このとき、ＰＭＯＳトラ
ンジスタＴ１〜Ｔ１６のソースから印加される昇圧電圧
ＶＰＰの総供給電荷量Ｑｔｏｔは、Ｃ１×（ＶＰＰ−Ｖ
ＣＣ）×Ｎですむ。つまり、昇圧電圧ＶＰＰとプリチャ
ージレベルＶＣＣとの差分だけを補充すればよい。その
結果、例えばＥＥＰＲＯＭ等のプログラム動作（書込）
でワードライン制御信号Ｓ１〜Ｓ１６を昇圧電圧ＶＰＰ
に昇圧するときの昇圧回路の負荷を大きく減少させられ
る。
【００１６】入力信号バーφＫ１〜バーφＫ１６はスイ
ング幅がＶＣＣレベルのものでもよく、この場合のプリ
チャージレベルはＶＣＣ−ＶＴとなるが、これでも十分
な効果を得られる。
ング幅がＶＣＣレベルのものでもよく、この場合のプリ
チャージレベルはＶＣＣ−ＶＴとなるが、これでも十分
な効果を得られる。
【００１７】
【発明の効果】本発明の駆動回路によれば、昇圧電圧を
発生するためのチャージポンプキャパシタンスを減少さ
せることが可能で、消費電力を大きく抑制できる。
発生するためのチャージポンプキャパシタンスを減少さ
せることが可能で、消費電力を大きく抑制できる。
【図１】従来における駆動回路を示す回路図。
【図２】図１の回路の信号波形図。
【図３】本発明による駆動回路を示す回路図。
【図４】図３の回路の信号波形図。
Ｔ１〜Ｔ１６ ＰＭＯＳトランジスタ（第１トランジス
タ） Ｔ１７〜Ｔ３２ ＮＭＯＳトランジスタ（第２トランジ
スタ） Ｇ１ インバータ バーφＣ チャージ信号
タ） Ｔ１７〜Ｔ３２ ＮＭＯＳトランジスタ（第２トランジ
スタ） Ｇ１ インバータ バーφＣ チャージ信号
Claims (4)
- 【請求項１】 入力信号に従い動作し、電源電圧の昇圧
で得た昇圧電圧を使用してワードライン制御信号を出力
端から発生するメモリ装置の駆動回路において、制御端
子に前記入力信号を受けて動作し、一方の端子に前記昇
圧電圧が印加されるとともに他方の端子が前記出力端に
接続された第１トランジスタと、前記入力信号の論理ハ
イレベルからロウレベルへの切り換わり時に昇圧前の前
記電源電圧を出力し且つこれ以外のときには前記出力端
のロウレベルの電圧を出力するプリチャージ手段と、制
御端子に前記入力信号を受けて前記第１トランジスタに
対し相補動作し、一方の端子が前記出力端に接続される
とともに他方の端子に前記プリチャージ手段の出力電圧
が印加される第２トランジスタと、からなることを特徴
とする駆動回路。 - 【請求項２】 プリチャージ手段をインバータとした請
求項１記載の駆動回路。 - 【請求項３】 複数の駆動回路の各第２トランジスタを
各出力端と１つの共通ノードとの間に設け、１つのプリ
チャージ手段の出力電圧を前記共通ノードへ提供する請
求項２記載の駆動回路。 - 【請求項４】 入力信号が昇圧電圧レベルのスイング幅
をもつ請求項１〜３のいずれか１項に記載の駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015213A KR0177769B1 (ko) | 1995-06-09 | 1995-06-09 | 고전압 소비를 최소화한 분산 드라이버 |
| KR1995P15213 | 1995-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097369A JPH097369A (ja) | 1997-01-10 |
| JP3255847B2 true JP3255847B2 (ja) | 2002-02-12 |
Family
ID=19416761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14726896A Expired - Fee Related JP3255847B2 (ja) | 1995-06-09 | 1996-06-10 | 低電力形の駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5663920A (ja) |
| JP (1) | JP3255847B2 (ja) |
| KR (1) | KR0177769B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101881484B (zh) * | 2009-05-05 | 2012-09-26 | 海尔集团公司 | 一种声控空调器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758994A (en) * | 1986-01-17 | 1988-07-19 | Texas Instruments Incorporated | On chip voltage regulator for common collector matrix programmable memory array |
| JP2663838B2 (ja) * | 1993-07-27 | 1997-10-15 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3162591B2 (ja) * | 1994-12-09 | 2001-05-08 | 株式会社東芝 | 半導体集積回路 |
-
1995
- 1995-06-09 KR KR1019950015213A patent/KR0177769B1/ko not_active IP Right Cessation
-
1996
- 1996-06-10 US US08/661,109 patent/US5663920A/en not_active Expired - Lifetime
- 1996-06-10 JP JP14726896A patent/JP3255847B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101881484B (zh) * | 2009-05-05 | 2012-09-26 | 海尔集团公司 | 一种声控空调器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003263A (ko) | 1997-01-28 |
| US5663920A (en) | 1997-09-02 |
| JPH097369A (ja) | 1997-01-10 |
| KR0177769B1 (ko) | 1999-04-15 |
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