JPH117776A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH117776A JPH117776A JP9161680A JP16168097A JPH117776A JP H117776 A JPH117776 A JP H117776A JP 9161680 A JP9161680 A JP 9161680A JP 16168097 A JP16168097 A JP 16168097A JP H117776 A JPH117776 A JP H117776A
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- memory cell
- memory device
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Abstract
(57)【要約】
【課題】電源電圧が１Ｖ以下等の低電圧でも安定した読
み出し動作を行うＳＲＡＭを提供する。 【解決手段】メモリセルから情報を読み出す際に負荷用
トランジスタのソース電極あるいは転送用トランジスタ
のゲート電極に、昇圧回路から出力される外部電源電圧
より高い電圧を供給する。 【効果】電源電圧が１Ｖ以下の場合にも消費電流が少な
く安定した動作の半導体記憶装置を提供することができ
る。
み出し動作を行うＳＲＡＭを提供する。 【解決手段】メモリセルから情報を読み出す際に負荷用
トランジスタのソース電極あるいは転送用トランジスタ
のゲート電極に、昇圧回路から出力される外部電源電圧
より高い電圧を供給する。 【効果】電源電圧が１Ｖ以下の場合にも消費電流が少な
く安定した動作の半導体記憶装置を提供することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に低電圧での読み出し動作に関する。
り、特に低電圧での読み出し動作に関する。
【０００２】
【従来の技術】図３に示すような４つのＮ型トランジス
タＮ１〜Ｎ４と２つのＰ型トランジスタで構成される、
いわゆる完全ＣＭＯＳ型のメモリセルを集積してなる半
導体記憶装置は特別な技術を用いることなく１Ｖ程度の
動作が可能であった。しかし、そのメモリセルの大きさ
によるペナルティから２Ｍビット以上の大容量の半導体
記憶装置では図３のトランジスタによる負荷素子Ｐ１お
よびＰ２を高抵抗に置き換えたＨＲ型メモリセルや、同
じく負荷素子に薄膜トランジスタを用いたＴＦＴ型メモ
リセルが用いられてきた。しかし、動作電源電圧に関し
て言えば、ＨＲ型メモリセルは３Ｖ程度、ＴＦＴ型メモ
リセルでも２Ｖ程度が限界であった。そこで、ＨＲ型ま
たはＴＦＴ型のメモリセルを用いて電源電圧が２Ｖ以下
でも動作を可能にする手段が特開平５−１２０８８２号
公報に示されている。この公報に示されている技術は、
メモリセルにデータを書き込むときに、メモリセルのＨ
ｉｇｈ側記憶ノードの電位を如何にして上げるかを工夫
したものであり、基本的にはワード線を昇圧したり、メ
モリセルへの給電線に電源電圧より高い電位を与えてお
いたり、ワード線の非選択電位を負電位にして転送トラ
ンジスタのしきい値を下げるというものであるが、この
ような技術を駆使しても電源電圧はせいぜい１Ｖ程度ま
でが動作の限界であった。しかし近年のプロセス技術の
進歩により、半導体装置の微細加工が可能になり大容量
の半導体記憶装置に完全ＣＭＯＳ型のメモリセルを用い
てもコスト的にマッチするようになってきており、低電
圧動作をターゲットとした半導体記憶装置が完全ＣＭＯ
Ｓ型のメモリセルを集積して作られるようになってき
た。
タＮ１〜Ｎ４と２つのＰ型トランジスタで構成される、
いわゆる完全ＣＭＯＳ型のメモリセルを集積してなる半
導体記憶装置は特別な技術を用いることなく１Ｖ程度の
動作が可能であった。しかし、そのメモリセルの大きさ
によるペナルティから２Ｍビット以上の大容量の半導体
記憶装置では図３のトランジスタによる負荷素子Ｐ１お
よびＰ２を高抵抗に置き換えたＨＲ型メモリセルや、同
じく負荷素子に薄膜トランジスタを用いたＴＦＴ型メモ
リセルが用いられてきた。しかし、動作電源電圧に関し
て言えば、ＨＲ型メモリセルは３Ｖ程度、ＴＦＴ型メモ
リセルでも２Ｖ程度が限界であった。そこで、ＨＲ型ま
たはＴＦＴ型のメモリセルを用いて電源電圧が２Ｖ以下
でも動作を可能にする手段が特開平５−１２０８８２号
公報に示されている。この公報に示されている技術は、
メモリセルにデータを書き込むときに、メモリセルのＨ
ｉｇｈ側記憶ノードの電位を如何にして上げるかを工夫
したものであり、基本的にはワード線を昇圧したり、メ
モリセルへの給電線に電源電圧より高い電位を与えてお
いたり、ワード線の非選択電位を負電位にして転送トラ
ンジスタのしきい値を下げるというものであるが、この
ような技術を駆使しても電源電圧はせいぜい１Ｖ程度ま
でが動作の限界であった。しかし近年のプロセス技術の
進歩により、半導体装置の微細加工が可能になり大容量
の半導体記憶装置に完全ＣＭＯＳ型のメモリセルを用い
てもコスト的にマッチするようになってきており、低電
圧動作をターゲットとした半導体記憶装置が完全ＣＭＯ
Ｓ型のメモリセルを集積して作られるようになってき
た。
【０００３】
【発明が解決しようとする課題】前述したように完全Ｃ
ＭＯＳ型のメモリセルを集積してなる半導体記憶装置は
特別な技術を用いることなく１Ｖ程度の動作が可能であ
るが、電池１本分の電圧をカバーする電源電圧１Ｖ以下
でも動作する半導体記憶装置となると事情が異なってく
る。図４は完全ＣＭＯＳ型のメモリセルとＨＲ型または
ＴＦＴ型のメモリセルを用いた半導体記憶装置の動作電
圧波形を示したものである。図４の後半ではメモリセル
の記憶ノードＶ１がＬｏｗレベルからＨｉｇｈレベル
へ、相対する記憶ノードＶ２がＨｉｇｈレベルからＬｏ
ｗレベルに書き込まれる様子が示されている。完全ＣＯ
ＭＯＳ型およびＨＲ・ＴＦＴ型ともノードＶ１は転送ト
ランジスタＮ３を通してＨｉｇｈレベルが書き込まれる
わけであるがＮ３はＮ型トランジスタであるためビット
線電位が電源電圧ＶＤＤである場合はＮ３のしきい値電
圧Ｖｔｈだけ小さい電圧（ＶＤＤ−Ｖｔｈ）がまず書き
込まれる。その後、ＨＲ型あるいはＴＦＴ型のメモリセ
ルの場合は高抵抗または薄膜トランジスタの電流能力が
小さいがために記憶ノードＶ１への充電が行われず、書
き込み電圧は低い状態が続く。一方完全ＣＯＭＯＳ型の
メモリセルの場合は、Ｐ型トランジスタＰ１が急速に充
電を行うためにノードＶ１の電圧は迅速に電源電圧にま
で上昇する。電源電圧が１Ｖ以下の時も完全ＣＭＯＳ型
のメモリセルならば同様で、メモリセルを構成するトラ
ンジスタのしきい値が電源電圧に対してマージンを持っ
ていれば、ビット線の電位差により記憶ノードＶ１とＶ
２の間に多少の電位差が生じれば後は負荷用トランジス
タＰ１・Ｐ２あるいは駆動用トランジスタＮ１・Ｎ２に
より、Ｈｉｇｈ側ノードは電源電圧に、Ｌｏｗ側ノード
は接地電圧に収束する。すなわち、完全ＣＭＯＳ型メモ
リセルを用いれば電源電圧が１Ｖ以下の時も書き込み動
作は保証される。次に読み出し動作について考える。図
４においてワード線電位ＶＷが立ち上がり、ビット線電
位ＶＢ１とＶＢ２が反転するまでは読み出し状態となっ
ている。ここで注目したいのは読み出し時のビット線電
位差である。メモリセルのＨｉｇｈ側ノードＶ２が電源
電圧ＶＤＤレベルなのでＨｉｇｈ側のビット線ＶＢ２の
電位に変化はない。一方Ｌｏｗ側のビット線電位ＶＢ１
は転送用トランジスタＮ３から駆動用トランジスタＮ１
に電流ＩＭを流すことによって得られる。電源電圧１Ｖ
以下の領域ではトランジスタのしきい値と電源電圧との
間のマージンが小さくなってくるので、トランジスタＮ
３およびＮ１の電流駆動能力も小さくなり、次第にＩＭ
を流せなくなり、この事によってＬｏｗ側のビット線電
位の下降が小さくなってしまう。従ってビット線の電位
差をセンスアンプによって増幅してデータを読み出すの
が困難になり、電源電圧１Ｖ以下での動作の安定性が失
われる。
ＭＯＳ型のメモリセルを集積してなる半導体記憶装置は
特別な技術を用いることなく１Ｖ程度の動作が可能であ
るが、電池１本分の電圧をカバーする電源電圧１Ｖ以下
でも動作する半導体記憶装置となると事情が異なってく
る。図４は完全ＣＭＯＳ型のメモリセルとＨＲ型または
ＴＦＴ型のメモリセルを用いた半導体記憶装置の動作電
圧波形を示したものである。図４の後半ではメモリセル
の記憶ノードＶ１がＬｏｗレベルからＨｉｇｈレベル
へ、相対する記憶ノードＶ２がＨｉｇｈレベルからＬｏ
ｗレベルに書き込まれる様子が示されている。完全ＣＯ
ＭＯＳ型およびＨＲ・ＴＦＴ型ともノードＶ１は転送ト
ランジスタＮ３を通してＨｉｇｈレベルが書き込まれる
わけであるがＮ３はＮ型トランジスタであるためビット
線電位が電源電圧ＶＤＤである場合はＮ３のしきい値電
圧Ｖｔｈだけ小さい電圧（ＶＤＤ−Ｖｔｈ）がまず書き
込まれる。その後、ＨＲ型あるいはＴＦＴ型のメモリセ
ルの場合は高抵抗または薄膜トランジスタの電流能力が
小さいがために記憶ノードＶ１への充電が行われず、書
き込み電圧は低い状態が続く。一方完全ＣＯＭＯＳ型の
メモリセルの場合は、Ｐ型トランジスタＰ１が急速に充
電を行うためにノードＶ１の電圧は迅速に電源電圧にま
で上昇する。電源電圧が１Ｖ以下の時も完全ＣＭＯＳ型
のメモリセルならば同様で、メモリセルを構成するトラ
ンジスタのしきい値が電源電圧に対してマージンを持っ
ていれば、ビット線の電位差により記憶ノードＶ１とＶ
２の間に多少の電位差が生じれば後は負荷用トランジス
タＰ１・Ｐ２あるいは駆動用トランジスタＮ１・Ｎ２に
より、Ｈｉｇｈ側ノードは電源電圧に、Ｌｏｗ側ノード
は接地電圧に収束する。すなわち、完全ＣＭＯＳ型メモ
リセルを用いれば電源電圧が１Ｖ以下の時も書き込み動
作は保証される。次に読み出し動作について考える。図
４においてワード線電位ＶＷが立ち上がり、ビット線電
位ＶＢ１とＶＢ２が反転するまでは読み出し状態となっ
ている。ここで注目したいのは読み出し時のビット線電
位差である。メモリセルのＨｉｇｈ側ノードＶ２が電源
電圧ＶＤＤレベルなのでＨｉｇｈ側のビット線ＶＢ２の
電位に変化はない。一方Ｌｏｗ側のビット線電位ＶＢ１
は転送用トランジスタＮ３から駆動用トランジスタＮ１
に電流ＩＭを流すことによって得られる。電源電圧１Ｖ
以下の領域ではトランジスタのしきい値と電源電圧との
間のマージンが小さくなってくるので、トランジスタＮ
３およびＮ１の電流駆動能力も小さくなり、次第にＩＭ
を流せなくなり、この事によってＬｏｗ側のビット線電
位の下降が小さくなってしまう。従ってビット線の電位
差をセンスアンプによって増幅してデータを読み出すの
が困難になり、電源電圧１Ｖ以下での動作の安定性が失
われる。
【０００４】
【課題を解決するための手段】本発明はメモリセルから
情報を読み出す際に負荷用トランジスタのソース電極お
よび転送用トランジスタのゲート電極に外部から供給さ
れる電源電圧より高い電圧が供給されることを特徴とす
るものである。
情報を読み出す際に負荷用トランジスタのソース電極お
よび転送用トランジスタのゲート電極に外部から供給さ
れる電源電圧より高い電圧が供給されることを特徴とす
るものである。
【０００５】
【作用】上述したようにビット線間の電位差を大きくす
るにはビット線からメモリセルに流れる電流ＩＭを大き
くすればよい。本発明によれば、メモリセルからデータ
を読み出すときに、負荷用トランジスタのソース電極に
電源電圧より大きい昇圧電圧を与えることにより、Ｈｉ
ｇｈ側記憶ノードの電位を急速に持ち上げ、該ノードに
ゲート電極が接続されているＬｏｗ側記憶ノードの駆動
用トランジスタの能力を上げることができる。また、転
送用トランジスタのゲート電極に電源電圧より高い昇圧
電圧を与えることにより、Ｌｏｗ側記憶ノードの転送用
トランジスタの能力を上げることができる。この二つの
手段を組み合わせることにより、ビット線からメモリセ
ルに流れる電流を大きくし、データの読み出し時にビッ
ト線間に大きい電位差が得られ、電源電圧１Ｖ以下の低
電圧動作を可能にする。
るにはビット線からメモリセルに流れる電流ＩＭを大き
くすればよい。本発明によれば、メモリセルからデータ
を読み出すときに、負荷用トランジスタのソース電極に
電源電圧より大きい昇圧電圧を与えることにより、Ｈｉ
ｇｈ側記憶ノードの電位を急速に持ち上げ、該ノードに
ゲート電極が接続されているＬｏｗ側記憶ノードの駆動
用トランジスタの能力を上げることができる。また、転
送用トランジスタのゲート電極に電源電圧より高い昇圧
電圧を与えることにより、Ｌｏｗ側記憶ノードの転送用
トランジスタの能力を上げることができる。この二つの
手段を組み合わせることにより、ビット線からメモリセ
ルに流れる電流を大きくし、データの読み出し時にビッ
ト線間に大きい電位差が得られ、電源電圧１Ｖ以下の低
電圧動作を可能にする。
【０００６】
【発明の実施の形態】以下本発明の実施例を図面を参照
して説明する。図１は本発明の実施例における回路図お
よびその動作電圧波形を示したものである。図１におい
てＰ１・Ｐ２およびＮ１〜Ｎ４は１単位のメモリセルを
構成するＰ型およびＮ型トランジスタ、１０１および１
０２はそれぞれワード線ＶＷおよびメモリセルへの給電
線ＶＭの電圧を昇圧する昇圧回路、１０３はメモリセル
のデータを読み出す際にビット線の電位をプリチャージ
する負荷トランジスタ、１０４は半導体装置外部から与
えられたアドレス信号をデコードして１本のワード線を
選択するワードデコーダ、１０５はビット線ＶＢ１およ
びＶＢ２に現れる電位をデータ線対１００に伝えるカラ
ムゲート、１０６はデータ線対の電位差を増幅してデー
タを読み出すセンスアンプである。時間ｔ０において半
導体記憶装置の外部から入力されたアドレス信号がデコ
ードされて、メモリセルのブロック選択信号またはワー
ド線の副デコード信号にあたるＢＬＫが立ち上がった
後、時間ｔ１においてアドレス信号がさらにデコードさ
れワード線ＶＭが選択されるとＶＭの電位は速やかに電
源電圧ＶＤＤまで上がり、メモリセルが選択状態にな
る。ここでメモリセルのＨｉｇｈ側記憶ノードＶ２はＶ
ＤＤレベルであるのでビット線ＶＢ２の電位に変化はな
い。一方メモリセルのＬｏｗ側ノードＶ１にはＮ型トラ
ンジスタＮ３およびＮ１の抵抗成分で分圧された電位が
現れる。電源電圧１Ｖ以下の領域では、この時点でＮ３
のゲート・ソース間の電圧（ＶＤＤ−Ｖ１）がＮ３のし
きい値Ｖｔｈより多少大きいだけなのでＮ３の電流能力
は低く、ビット線の電位を引き下げることがほとんどで
きないため、ビット線ＶＢ１の電位は微少な変化にとど
まる。次に時間ｔ２において、昇圧回路１０１に入力さ
れている昇圧制御信号Φにより選択されているワード線
ＶＷの電位が電源電圧ＶＤＤより高い値に昇圧される
と、Ｎ３のゲート・ソース間の電圧が（ＶＤＤ−Ｖ１＋
昇圧電圧）となるためＮ３の電流能力が大きくなり、ビ
ット線ＶＢ１の電位を引き下げるためビット線間に大き
な電位差が現れる。ここでワード線の電位だけを昇圧し
た場合は、Ｎ３の電流能力のみが大きくなり逆に抵抗成
分が小さくなるのでＬｏｗ側記憶ノードＶ１の電位が上
昇する傾向を見せる。しかし、同時間ｔ２において昇圧
制御信号Φによってメモリセルへの給電線ＶＭが昇圧回
路１０２により昇圧され、この昇圧電圧はＰ型トランジ
スタＰ２を介して即座にＮ１のゲート電極に現れるの
で、今度はＮ１の電流能力が大きくなり逆に抵抗成分が
小さくなるためＬｏｗ側記憶ノードＶ１の電位が上昇す
るのを抑制することができ、より一層ビット線間に大き
な電位差を出現させることができる。なお、この時トラ
ンジスタＮ２のゲート電位はＬｏｗ側記憶ノードＶ１に
接続されているので、Ｎ２を介して不要な直流電流が流
れることはない。時間ｔ２以降ビット線間に現れた電位
差はカラムゲート１０５を介してデータ線対１００に現
れ、この電位差をセンスアンプ１０６が増幅してデータ
を取り出しラッチする。データをラッチしてしまえばワ
ード線およびメモリセルへの給電線の電位を昇圧する必
要がないので、時間ｔ３において昇圧制御信号Φを制御
することによって昇圧を終了する。このように昇圧を開
始して読み出したデータをラッチするまでの時間が短い
ので、時間ｔ２からｔ３までの昇圧時間を短くでき、昇
圧回路１０１および１０２は常時昇圧している必要はな
く、消費電流の少ない例えばブート・ストラップ回路で
も簡単に構成できる。また昇圧回路１０２にメモリセル
のブロックあるいはワード線のサブ・デコード信号ＢＬ
Ｋによる制御を加えることにより被昇圧ラインに付加す
る容量成分を低く抑えることができるので、さらに昇圧
効率が高く、低消費電流の半導体装置を提供することが
できる。
して説明する。図１は本発明の実施例における回路図お
よびその動作電圧波形を示したものである。図１におい
てＰ１・Ｐ２およびＮ１〜Ｎ４は１単位のメモリセルを
構成するＰ型およびＮ型トランジスタ、１０１および１
０２はそれぞれワード線ＶＷおよびメモリセルへの給電
線ＶＭの電圧を昇圧する昇圧回路、１０３はメモリセル
のデータを読み出す際にビット線の電位をプリチャージ
する負荷トランジスタ、１０４は半導体装置外部から与
えられたアドレス信号をデコードして１本のワード線を
選択するワードデコーダ、１０５はビット線ＶＢ１およ
びＶＢ２に現れる電位をデータ線対１００に伝えるカラ
ムゲート、１０６はデータ線対の電位差を増幅してデー
タを読み出すセンスアンプである。時間ｔ０において半
導体記憶装置の外部から入力されたアドレス信号がデコ
ードされて、メモリセルのブロック選択信号またはワー
ド線の副デコード信号にあたるＢＬＫが立ち上がった
後、時間ｔ１においてアドレス信号がさらにデコードさ
れワード線ＶＭが選択されるとＶＭの電位は速やかに電
源電圧ＶＤＤまで上がり、メモリセルが選択状態にな
る。ここでメモリセルのＨｉｇｈ側記憶ノードＶ２はＶ
ＤＤレベルであるのでビット線ＶＢ２の電位に変化はな
い。一方メモリセルのＬｏｗ側ノードＶ１にはＮ型トラ
ンジスタＮ３およびＮ１の抵抗成分で分圧された電位が
現れる。電源電圧１Ｖ以下の領域では、この時点でＮ３
のゲート・ソース間の電圧（ＶＤＤ−Ｖ１）がＮ３のし
きい値Ｖｔｈより多少大きいだけなのでＮ３の電流能力
は低く、ビット線の電位を引き下げることがほとんどで
きないため、ビット線ＶＢ１の電位は微少な変化にとど
まる。次に時間ｔ２において、昇圧回路１０１に入力さ
れている昇圧制御信号Φにより選択されているワード線
ＶＷの電位が電源電圧ＶＤＤより高い値に昇圧される
と、Ｎ３のゲート・ソース間の電圧が（ＶＤＤ−Ｖ１＋
昇圧電圧）となるためＮ３の電流能力が大きくなり、ビ
ット線ＶＢ１の電位を引き下げるためビット線間に大き
な電位差が現れる。ここでワード線の電位だけを昇圧し
た場合は、Ｎ３の電流能力のみが大きくなり逆に抵抗成
分が小さくなるのでＬｏｗ側記憶ノードＶ１の電位が上
昇する傾向を見せる。しかし、同時間ｔ２において昇圧
制御信号Φによってメモリセルへの給電線ＶＭが昇圧回
路１０２により昇圧され、この昇圧電圧はＰ型トランジ
スタＰ２を介して即座にＮ１のゲート電極に現れるの
で、今度はＮ１の電流能力が大きくなり逆に抵抗成分が
小さくなるためＬｏｗ側記憶ノードＶ１の電位が上昇す
るのを抑制することができ、より一層ビット線間に大き
な電位差を出現させることができる。なお、この時トラ
ンジスタＮ２のゲート電位はＬｏｗ側記憶ノードＶ１に
接続されているので、Ｎ２を介して不要な直流電流が流
れることはない。時間ｔ２以降ビット線間に現れた電位
差はカラムゲート１０５を介してデータ線対１００に現
れ、この電位差をセンスアンプ１０６が増幅してデータ
を取り出しラッチする。データをラッチしてしまえばワ
ード線およびメモリセルへの給電線の電位を昇圧する必
要がないので、時間ｔ３において昇圧制御信号Φを制御
することによって昇圧を終了する。このように昇圧を開
始して読み出したデータをラッチするまでの時間が短い
ので、時間ｔ２からｔ３までの昇圧時間を短くでき、昇
圧回路１０１および１０２は常時昇圧している必要はな
く、消費電流の少ない例えばブート・ストラップ回路で
も簡単に構成できる。また昇圧回路１０２にメモリセル
のブロックあるいはワード線のサブ・デコード信号ＢＬ
Ｋによる制御を加えることにより被昇圧ラインに付加す
る容量成分を低く抑えることができるので、さらに昇圧
効率が高く、低消費電流の半導体装置を提供することが
できる。
【０００７】図２は本発明の実施例であるところのメモ
リセルへの昇圧電圧を与える方法を示す断面図である。
図２においてＰ−は半導体の主基板であるＰ−基板、Ｎ
−はＰ−基板上に形成されるＮウェル、Ｐ１１およびＰ
１２は図１のＰ型トランジスタＰ１を構成するＰ＋拡散
領域、Ｐ２１およびＰ２２は同様にＰ２を形成するＰ＋
拡散領域、Ｎ３０はＮウェルの電位固定のために用いら
れるＮ＋拡散領域である。この図においてメモリセルへ
の給電線ＶＭはＰ１１およびＰ２１のみに接続されてお
り、Ｎ３０は電源電圧ＶＤＤに接続されている。ここで
Ｐ１１およびＰ２１からＮウェルに順方向のｐｎ接合ダ
イオードが形成されるが、電源電圧１Ｖ以下の領域では
このダイオードを能動状態にするしきい値ほどの昇圧電
圧は必要ないので、Ｎウェルへのリーク電流はない。こ
のように給電線をＮウェルと分離することにより、非昇
圧ラインである給電線に付加する容量を減らすことがで
き、昇圧効率を上げることができる。また、同時にトラ
ンジスタの基板効果により、Ｐ型トランジスタのしきい
値も下がる事になり、低電圧動作がさらに改善されるこ
とになる。
リセルへの昇圧電圧を与える方法を示す断面図である。
図２においてＰ−は半導体の主基板であるＰ−基板、Ｎ
−はＰ−基板上に形成されるＮウェル、Ｐ１１およびＰ
１２は図１のＰ型トランジスタＰ１を構成するＰ＋拡散
領域、Ｐ２１およびＰ２２は同様にＰ２を形成するＰ＋
拡散領域、Ｎ３０はＮウェルの電位固定のために用いら
れるＮ＋拡散領域である。この図においてメモリセルへ
の給電線ＶＭはＰ１１およびＰ２１のみに接続されてお
り、Ｎ３０は電源電圧ＶＤＤに接続されている。ここで
Ｐ１１およびＰ２１からＮウェルに順方向のｐｎ接合ダ
イオードが形成されるが、電源電圧１Ｖ以下の領域では
このダイオードを能動状態にするしきい値ほどの昇圧電
圧は必要ないので、Ｎウェルへのリーク電流はない。こ
のように給電線をＮウェルと分離することにより、非昇
圧ラインである給電線に付加する容量を減らすことがで
き、昇圧効率を上げることができる。また、同時にトラ
ンジスタの基板効果により、Ｐ型トランジスタのしきい
値も下がる事になり、低電圧動作がさらに改善されるこ
とになる。
【０００８】
【発明の効果】以上のように完全ＣＭＯＳ型のメモリセ
ルで構成される半導体記憶装置において、メモリセルへ
の給電線およびワード線の電位を読み出し時に昇圧する
ことにより、電源電圧が１Ｖ以下の場合にも安定した動
作の半導体記憶装置を提供することができる。また、メ
モリセルへの給電線への昇圧をブロック信号を加えた制
御で行い、Ｎウェルと分離することにより昇圧効率を高
めることが可能である。さらに、昇圧期間が短いため常
時昇圧を行う昇圧回路を用いる必要がないため、消費電
流の少ない半導体記憶装置を提供することができる。
ルで構成される半導体記憶装置において、メモリセルへ
の給電線およびワード線の電位を読み出し時に昇圧する
ことにより、電源電圧が１Ｖ以下の場合にも安定した動
作の半導体記憶装置を提供することができる。また、メ
モリセルへの給電線への昇圧をブロック信号を加えた制
御で行い、Ｎウェルと分離することにより昇圧効率を高
めることが可能である。さらに、昇圧期間が短いため常
時昇圧を行う昇圧回路を用いる必要がないため、消費電
流の少ない半導体記憶装置を提供することができる。
【図１】本発明の実施例におけるメモリセル周辺の回路
図および動作電圧波形。
図および動作電圧波形。
【図２】本発明の実施例におけるメモリセルの断面図。
【図３】完全ＣＭＯＳ型メモリセルの回路図。
【図４】従来の半導体記憶装置の動作電圧波形。
Ｐ１〜Ｐ２ Ｐ型トランジスタ Ｎ１〜Ｎ４ Ｎ型トランジスタ １０１、１０２ 昇圧回路ブロック １０３ ビット線負荷トランジスタ １０４ ワードデコーダ １０５ カラムゲート １０６ センスアンプ
Claims (4)
- 【請求項１】フリップフロップ回路を構成する1対の第
１導電型の第１および第２の駆動用トランジスタおよび
１対の第２導電型の第１および第２の負荷用トランジス
タと、１対の第１導電型の第１および第２の転送用トラ
ンジスタとを有するメモリセルを備えた半導体記憶装置
において、前記第２導電型の第１および第２の負荷用ト
ランジスタのソース電極に前記メモリセルから情報を読
み出す際に外部から供給される電源電圧より高い電圧が
与えられることを特徴とする半導体記憶装置。 - 【請求項２】請求項1記載の負荷用トランジスタのソー
ス電極に接続される信号線の制御が半導体装置の外部か
ら与えられるアドレス信号により選択的に行われること
を特徴とした半導体記憶装置。 - 【請求項３】請求項１記載の負荷用トランジスタのソー
ス電極が半導体装置の基板電位と分離されていることを
特徴とする半導体記憶装置。 - 【請求項４】請求項１記載の半導体記憶装置において、
前記第１導電型の第１および第２の転送用トランジスタ
のゲート電極に接続された信号線の電圧が前記メモリセ
ルから情報を読み出す際に、接地電圧から外部より供給
される電源電圧と同じ電位レベルに上がった後、さらに
該電位レベルより高い電圧が供給されることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16168097A JP3903532B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16168097A JP3903532B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|---|
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