JP2000149560A - 半導体記憶装置のデコーダ回路 - Google Patents
半導体記憶装置のデコーダ回路Info
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- JP2000149560A JP2000149560A JP10322257A JP32225798A JP2000149560A JP 2000149560 A JP2000149560 A JP 2000149560A JP 10322257 A JP10322257 A JP 10322257A JP 32225798 A JP32225798 A JP 32225798A JP 2000149560 A JP2000149560 A JP 2000149560A
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Abstract
(57)【要約】
【課題】本発明は、半導体記憶装置のデコーダ回路にお
いて、オフリーク電流を削減するのみでなく、オフリー
ク以外のリーク成分がある場合でも、チップ選択直後の
誤動作を防止できるようにすることを最も主要な特徴と
する。 【解決手段】たとえば、デコード部２２を構成するＭＯ
Ｓトランジスタのうち、少なくとも、スタンドバイ時に
オフするｐチャネルＭＯＳトランジスタの共通ソースラ
イン２４ｂと電源ライン２４ａとの間に、スタンドバイ
電流を削減するためのｐチャネルＭＯＳトランジスタ２
６を接続する。また、このＭＯＳトランジスタ２６と並
列に、ソースと基板との間の電位差をクランプするため
のダイオード２８を挿入する。こうして、サブスレショ
ルド電流以下の微小リーク電流が流れる場合でも、ソー
スと基板との間の電位差が大きくなりすぎて、内部電圧
が下がりすぎるといった不具合を改善することが可能な
構成となっている。
いて、オフリーク電流を削減するのみでなく、オフリー
ク以外のリーク成分がある場合でも、チップ選択直後の
誤動作を防止できるようにすることを最も主要な特徴と
する。 【解決手段】たとえば、デコード部２２を構成するＭＯ
Ｓトランジスタのうち、少なくとも、スタンドバイ時に
オフするｐチャネルＭＯＳトランジスタの共通ソースラ
イン２４ｂと電源ライン２４ａとの間に、スタンドバイ
電流を削減するためのｐチャネルＭＯＳトランジスタ２
６を接続する。また、このＭＯＳトランジスタ２６と並
列に、ソースと基板との間の電位差をクランプするため
のダイオード２８を挿入する。こうして、サブスレショ
ルド電流以下の微小リーク電流が流れる場合でも、ソー
スと基板との間の電位差が大きくなりすぎて、内部電圧
が下がりすぎるといった不具合を改善することが可能な
構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のデコーダ回路にかかり、特に、複数の行と列とからな
るメモリセルアレイに対し、チップ選択時（アクティブ
時）には選択された行・列に選択状態を、非選択の行・
列に非選択状態を与え、チップ非選択時（スタンドバイ
時）にはすべての行・列に非選択状態を与える、半導体
記憶装置のデコーダ回路に関するものである。
のデコーダ回路にかかり、特に、複数の行と列とからな
るメモリセルアレイに対し、チップ選択時（アクティブ
時）には選択された行・列に選択状態を、非選択の行・
列に非選択状態を与え、チップ非選択時（スタンドバイ
時）にはすべての行・列に非選択状態を与える、半導体
記憶装置のデコーダ回路に関するものである。
【０００２】
【従来の技術】近年、携帯用機器の普及にともない、機
器に内蔵される半導体記憶装置に対しても低電圧化・低
消費電力化の要求が高まってきている。半導体記憶装置
において、電源電圧を下げていった場合に問題となるの
は、ＭＯＳ（Metal Oxide Semiconductor ）トランジス
タのしきい値のスケーリングにともなうサブスレショル
ド電流の増加、および、それに起因するスタンドバイ電
流の増大である。
器に内蔵される半導体記憶装置に対しても低電圧化・低
消費電力化の要求が高まってきている。半導体記憶装置
において、電源電圧を下げていった場合に問題となるの
は、ＭＯＳ（Metal Oxide Semiconductor ）トランジス
タのしきい値のスケーリングにともなうサブスレショル
ド電流の増加、および、それに起因するスタンドバイ電
流の増大である。
【０００３】ＭＯＳメモリの場合、その周辺部のほとん
どはデコーダ回路である。このことから、デコーダ回路
でのリーク電流（オフリーク電流またはサブスレショル
ド電流）を小さくすることが、スタンドバイ電流の削減
にとって最も効率的な方法であるといえる。
どはデコーダ回路である。このことから、デコーダ回路
でのリーク電流（オフリーク電流またはサブスレショル
ド電流）を小さくすることが、スタンドバイ電流の削減
にとって最も効率的な方法であるといえる。
【０００４】図７は、スタンドバイ電流の削減を可能に
した、従来（たとえば、“ Sub−threshold Current Re
duction for Decoded −Driver by Self−Reverse Bias
ing”IEEE JSSC Vol.28，pp．1136−1143，1993）の、
デコーダ回路の概略（ドライバ部の構成）を示すもので
ある。
した、従来（たとえば、“ Sub−threshold Current Re
duction for Decoded −Driver by Self−Reverse Bias
ing”IEEE JSSC Vol.28，pp．1136−1143，1993）の、
デコーダ回路の概略（ドライバ部の構成）を示すもので
ある。
【０００５】このドライバ部は、たとえば同図（ａ）に
示すように、ｎ個のデコード部にそれぞれ対応する複数
のワード線ドライバＤ（この場合、ｎ個のドライバＤ1
〜Ｄ n ）の、スタンドバイ時にオフする、各ｐチャネル
ＭＯＳトランジスタＭD （Ｍ D1〜ＭDn（チャネル幅（ゲ
ート幅）Ｗｄ））のソースが共通化されるとともに、そ
の共通ソースと電源電圧ＶC との間に、リーク電流をカ
ットするためのｐチャネルＭＯＳトランジスタＭC （チ
ャネル幅Ｗｃ）が挿入されてなる構成とされている。
示すように、ｎ個のデコード部にそれぞれ対応する複数
のワード線ドライバＤ（この場合、ｎ個のドライバＤ1
〜Ｄ n ）の、スタンドバイ時にオフする、各ｐチャネル
ＭＯＳトランジスタＭD （Ｍ D1〜ＭDn（チャネル幅（ゲ
ート幅）Ｗｄ））のソースが共通化されるとともに、そ
の共通ソースと電源電圧ＶC との間に、リーク電流をカ
ットするためのｐチャネルＭＯＳトランジスタＭC （チ
ャネル幅Ｗｃ）が挿入されてなる構成とされている。
【０００６】そして、スタンドバイ状態では、それぞれ
のｐチャネルＭＯＳトランジスタＭ D1〜ＭDn，ＭC のゲ
ートは、電源電圧ＶC にバイアスされるように構成され
ている。
のｐチャネルＭＯＳトランジスタＭ D1〜ＭDn，ＭC のゲ
ートは、電源電圧ＶC にバイアスされるように構成され
ている。
【０００７】このとき、同図（ｂ）に示すように、ｐチ
ャネルＭＯＳトランジスタＭD1〜Ｍ Dnのゲート／基板間
の電圧は０Ｖ、ｐチャネルＭＯＳトランジスタＭC のゲ
ート／基板間の電圧は（ＶC1−ＶC ）Ｖ＝ΔＶSRB とな
る。
ャネルＭＯＳトランジスタＭD1〜Ｍ Dnのゲート／基板間
の電圧は０Ｖ、ｐチャネルＭＯＳトランジスタＭC のゲ
ート／基板間の電圧は（ＶC1−ＶC ）Ｖ＝ΔＶSRB とな
る。
【０００８】また、ｐチャネルＭＯＳトランジスタＭD1
〜ＭDnに流れる総電流ＩMDは後掲する数１の（１）式に
よって、ｐチャネルＭＯＳトランジスタＭC に流れる電
流Ｉ MCは後掲する数１の（２）式によって、それぞれ表
わされる。
〜ＭDnに流れる総電流ＩMDは後掲する数１の（１）式に
よって、ｐチャネルＭＯＳトランジスタＭC に流れる電
流Ｉ MCは後掲する数１の（２）式によって、それぞれ表
わされる。
【０００９】
【数１】
【００１０】そして、両電流ＩMD，ＩMCがつり合うとこ
ろで、内部電圧（ソース電圧）ＶC1は安定する。
ろで、内部電圧（ソース電圧）ＶC1は安定する。
【００１１】このような構成によれば、もともと、「ｎ
×Ｗｄ」に比例したスタンドバイ電流であったものが、
「Ｗｃ」に比例した値までスタンドバイ電流を削減でき
る。この電流縮小効果は、「ｎ×Ｗｄ」と「Ｗｃ」との
比を大きくとるほど良くなる。
×Ｗｄ」に比例したスタンドバイ電流であったものが、
「Ｗｃ」に比例した値までスタンドバイ電流を削減でき
る。この電流縮小効果は、「ｎ×Ｗｄ」と「Ｗｃ」との
比を大きくとるほど良くなる。
【００１２】この場合、ｐチャネルＭＯＳトランジスタ
ＭC の挿入によって出力をハイレベルにする際のスピー
ドの劣化が懸念されるが、「Ｗｃ」のサイズを、「Ｗ
ｄ」のサイズ以上にしておけば、さほど問題にはならな
い。「ｎ」が大きければ、依然として「ｎ×Ｗｄ＞Ｗ
ｃ」の関係が維持されることになる結果、スタンドバイ
電流の削減が期待できる。
ＭC の挿入によって出力をハイレベルにする際のスピー
ドの劣化が懸念されるが、「Ｗｃ」のサイズを、「Ｗ
ｄ」のサイズ以上にしておけば、さほど問題にはならな
い。「ｎ」が大きければ、依然として「ｎ×Ｗｄ＞Ｗ
ｃ」の関係が維持されることになる結果、スタンドバイ
電流の削減が期待できる。
【００１３】しかしながら、上記した構成の場合、デコ
ーダ回路内でのリーク成分がオフリーク電流のみであれ
ば問題ないが、それ以外のリーク成分があった際に、内
部電圧ＶC1が下がりすぎる恐れがある（図８参照）。
ーダ回路内でのリーク成分がオフリーク電流のみであれ
ば問題ないが、それ以外のリーク成分があった際に、内
部電圧ＶC1が下がりすぎる恐れがある（図８参照）。
【００１４】それ以外のリーク成分としては、たとえ
ば、ジャンクション・リークが考えられる。この場合、
ゲート電圧によるコントロールが効かなくなるので、上
記した電流縮小効果が期待できない。
ば、ジャンクション・リークが考えられる。この場合、
ゲート電圧によるコントロールが効かなくなるので、上
記した電流縮小効果が期待できない。
【００１５】すなわち、オフリーク以外のリーク成分が
「Ｗｃ」に比例した電流を越えると、長時間かけて、電
源電圧ＶC が本来の安定点よりも下がってしまう。その
結果、スタンドバイ状態に長時間おいた後にアクティブ
状態にした際に、デコーダ回路の内部の状態が通常時の
場合と大きく異なることになり、これが誤動作の原因と
なっている。
「Ｗｃ」に比例した電流を越えると、長時間かけて、電
源電圧ＶC が本来の安定点よりも下がってしまう。その
結果、スタンドバイ状態に長時間おいた後にアクティブ
状態にした際に、デコーダ回路の内部の状態が通常時の
場合と大きく異なることになり、これが誤動作の原因と
なっている。
【００１６】
【発明が解決しようとする課題】上記したように、従来
においては、デコーダ回路を構成する複数個のトランジ
スタのうち、スタンドバイ時にオフするすべてのトラン
ジスタのソースを共通化し、そのソース電位と基板電位
との間にオフリーク電流カット用のトランジスタを挿入
することによってスタンドバイ電流を削減できるもの
の、オフリーク以外のリーク成分があると、ソースと基
板との間の電位差が大きくなりすぎて、アクティブ状態
になった直後の動作が不安定になるという問題があっ
た。
においては、デコーダ回路を構成する複数個のトランジ
スタのうち、スタンドバイ時にオフするすべてのトラン
ジスタのソースを共通化し、そのソース電位と基板電位
との間にオフリーク電流カット用のトランジスタを挿入
することによってスタンドバイ電流を削減できるもの
の、オフリーク以外のリーク成分があると、ソースと基
板との間の電位差が大きくなりすぎて、アクティブ状態
になった直後の動作が不安定になるという問題があっ
た。
【００１７】そこで、この発明は、オフリーク電流によ
るスタンドバイ電流を削減でき、しかも、オフリーク以
外のリーク成分がある場合にも、アクティブ状態になっ
た直後の誤動作を防止することが可能な半導体記憶装置
のデコーダ回路を提供することを目的としている。
るスタンドバイ電流を削減でき、しかも、オフリーク以
外のリーク成分がある場合にも、アクティブ状態になっ
た直後の誤動作を防止することが可能な半導体記憶装置
のデコーダ回路を提供することを目的としている。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、第一の電圧をハイレベル、接地レベ
ルをローレベルとする複数の信号をデコードし、第一の
電圧をハイレベル、接地レベルをローレベルとする信号
を出力するデコード手段と、このデコード手段からの出
力信号を受け、第二の電圧をハイレベル、第三の電圧を
ローレベルとする反転信号に変換して出力する出力手段
とを有する半導体記憶装置の複数のデコーダ回路であっ
て、基板は第二の電圧が印加される第１のノードに接続
され、パワーダウンモード時にはオフ状態となる複数の
第１のトランジスタのソースが共通の第２のノードに接
続され、前記第２のノードおよび前記第１のノードの間
には、ドレインが前記第２のノードに接続され、ソース
および基板が前記第１のノードにそれぞれ接続され、動
作時には導通状態に、パワーダウンモード時には非導通
状態に制御される第２のトランジスタと、この第２のト
ランジスタと並列に、前記第２のノードの電圧をクラン
プするための素子とが設けられてなる構成とされてい
る。
めに、この発明は、第一の電圧をハイレベル、接地レベ
ルをローレベルとする複数の信号をデコードし、第一の
電圧をハイレベル、接地レベルをローレベルとする信号
を出力するデコード手段と、このデコード手段からの出
力信号を受け、第二の電圧をハイレベル、第三の電圧を
ローレベルとする反転信号に変換して出力する出力手段
とを有する半導体記憶装置の複数のデコーダ回路であっ
て、基板は第二の電圧が印加される第１のノードに接続
され、パワーダウンモード時にはオフ状態となる複数の
第１のトランジスタのソースが共通の第２のノードに接
続され、前記第２のノードおよび前記第１のノードの間
には、ドレインが前記第２のノードに接続され、ソース
および基板が前記第１のノードにそれぞれ接続され、動
作時には導通状態に、パワーダウンモード時には非導通
状態に制御される第２のトランジスタと、この第２のト
ランジスタと並列に、前記第２のノードの電圧をクラン
プするための素子とが設けられてなる構成とされてい
る。
【００１９】また、この発明は、第一の電圧をハイレベ
ル、接地レベルをローレベルとする複数の信号をデコー
ドし、第一の電圧をハイレベル、接地レベルをローレベ
ルとする信号を出力するデコード手段と、このデコード
手段からの出力信号が入力され、第二の電圧をハイレベ
ル、第二の電圧よりも低い第三の電圧をローレベルとす
る信号に変換するレベルシフト手段と、このレベルシフ
ト手段からの変換信号を受け、第二の電圧をハイレベ
ル、第三の電圧をローレベルとする反転信号に変換して
出力する出力手段とを有する半導体記憶装置の複数のデ
コーダ回路であって、基板は第二の電圧が印加される第
１のノードに接続され、パワーダウンモード時にはオフ
状態となる複数の第１のトランジスタのソースが共通の
第２のノードに接続され、前記第２のノードおよび前記
第１のノードの間には、ドレインが前記第２のノードに
接続され、ソースおよび基板が前記第１のノードにそれ
ぞれ接続され、動作時には導通状態に、パワーダウンモ
ード時には非導通状態に制御される第２のトランジスタ
が設けられてなる構成とされている。
ル、接地レベルをローレベルとする複数の信号をデコー
ドし、第一の電圧をハイレベル、接地レベルをローレベ
ルとする信号を出力するデコード手段と、このデコード
手段からの出力信号が入力され、第二の電圧をハイレベ
ル、第二の電圧よりも低い第三の電圧をローレベルとす
る信号に変換するレベルシフト手段と、このレベルシフ
ト手段からの変換信号を受け、第二の電圧をハイレベ
ル、第三の電圧をローレベルとする反転信号に変換して
出力する出力手段とを有する半導体記憶装置の複数のデ
コーダ回路であって、基板は第二の電圧が印加される第
１のノードに接続され、パワーダウンモード時にはオフ
状態となる複数の第１のトランジスタのソースが共通の
第２のノードに接続され、前記第２のノードおよび前記
第１のノードの間には、ドレインが前記第２のノードに
接続され、ソースおよび基板が前記第１のノードにそれ
ぞれ接続され、動作時には導通状態に、パワーダウンモ
ード時には非導通状態に制御される第２のトランジスタ
が設けられてなる構成とされている。
【００２０】また、この発明は、第一の電圧をハイレベ
ル、接地レベルをローレベルとする複数の信号をデコー
ドし、第一の電圧をハイレベル、接地レベルをローレベ
ルとする信号を出力するデコード手段と、このデコード
手段からの出力信号を受け、第二の電圧をハイレベル、
第三の電圧をローレベルとする反転信号に変換して出力
する出力手段とを有する半導体記憶装置の複数のデコー
ダ回路であって、基板は第二の電圧が印加される第１の
ノードに接続され、パワーダウンモード時にはオフ状態
となる複数の第１のトランジスタのソースが共通の第２
のノードに接続され、前記第２のノードおよび前記第１
のノードの間には、ドレインが前記第２のノードに接続
され、ソースおよび基板が前記第１のノードにそれぞれ
接続され、動作時には導通状態に、パワーダウンモード
時には非導通状態に制御される第２のトランジスタと、
この第２のトランジスタと並列に、前記第２のノードの
電圧をクランプするための第１の素子と、基板は第三の
電圧が印加される第３のノードに接続され、パワーダウ
ンモード時にはオフ状態となる複数の第１のトランジス
タのソースが共通の第４のノードに接続され、前記第４
のノードおよび前記第３のノードの間には、ドレインが
前記第４のノードに接続され、ソースおよび基板が前記
第３のノードにそれぞれ接続され、動作時には導通状態
に、パワーダウンモード時には非導通状態に制御される
第３のトランジスタと、この第３のトランジスタと並列
に、前記第４のノードの電圧をクランプするための第２
の素子とが設けられてなる構成とされている。
ル、接地レベルをローレベルとする複数の信号をデコー
ドし、第一の電圧をハイレベル、接地レベルをローレベ
ルとする信号を出力するデコード手段と、このデコード
手段からの出力信号を受け、第二の電圧をハイレベル、
第三の電圧をローレベルとする反転信号に変換して出力
する出力手段とを有する半導体記憶装置の複数のデコー
ダ回路であって、基板は第二の電圧が印加される第１の
ノードに接続され、パワーダウンモード時にはオフ状態
となる複数の第１のトランジスタのソースが共通の第２
のノードに接続され、前記第２のノードおよび前記第１
のノードの間には、ドレインが前記第２のノードに接続
され、ソースおよび基板が前記第１のノードにそれぞれ
接続され、動作時には導通状態に、パワーダウンモード
時には非導通状態に制御される第２のトランジスタと、
この第２のトランジスタと並列に、前記第２のノードの
電圧をクランプするための第１の素子と、基板は第三の
電圧が印加される第３のノードに接続され、パワーダウ
ンモード時にはオフ状態となる複数の第１のトランジス
タのソースが共通の第４のノードに接続され、前記第４
のノードおよび前記第３のノードの間には、ドレインが
前記第４のノードに接続され、ソースおよび基板が前記
第３のノードにそれぞれ接続され、動作時には導通状態
に、パワーダウンモード時には非導通状態に制御される
第３のトランジスタと、この第３のトランジスタと並列
に、前記第４のノードの電圧をクランプするための第２
の素子とが設けられてなる構成とされている。
【００２１】さらに、この発明は、第一の電圧をハイレ
ベル、接地レベルをローレベルとする複数の信号をデコ
ードし、第一の電圧をハイレベル、接地レベルをローレ
ベルとする信号を出力するデコード手段と、このデコー
ド手段からの出力信号が入力され、第二の電圧をハイレ
ベル、第二の電圧よりも低い第三の電圧をローレベルと
する信号に変換するレベルシフト手段と、このレベルシ
フト手段からの変換信号を受け、第二の電圧をハイレベ
ル、第三の電圧をローレベルとする反転信号に変換して
出力する出力手段とを有する半導体記憶装置の複数のデ
コーダ回路であって、基板は第二の電圧が印加される第
１のノードに接続され、パワーダウンモード時にはオフ
状態となる複数の第１のトランジスタのソースが共通の
第２のノードに接続され、前記第２のノードおよび前記
第１のノードの間には、ドレインが前記第２のノードに
接続され、ソースおよび基板が前記第１のノードにそれ
ぞれ接続され、動作時には導通状態に、パワーダウンモ
ード時には非導通状態に制御される第２のトランジスタ
と、基板は第三の電圧が印加される第３のノードに接続
され、パワーダウンモード時にはオフ状態となる複数の
第１のトランジスタのソースが共通の第４のノードに接
続され、前記第４のノードおよび前記第３のノードの間
には、ドレインが前記第４のノードに接続され、ソース
および基板が前記第３のノードにそれぞれ接続され、動
作時には導通状態に、パワーダウンモード時には非導通
状態に制御される第３のトランジスタとが設けられてな
る構成とされている。
ベル、接地レベルをローレベルとする複数の信号をデコ
ードし、第一の電圧をハイレベル、接地レベルをローレ
ベルとする信号を出力するデコード手段と、このデコー
ド手段からの出力信号が入力され、第二の電圧をハイレ
ベル、第二の電圧よりも低い第三の電圧をローレベルと
する信号に変換するレベルシフト手段と、このレベルシ
フト手段からの変換信号を受け、第二の電圧をハイレベ
ル、第三の電圧をローレベルとする反転信号に変換して
出力する出力手段とを有する半導体記憶装置の複数のデ
コーダ回路であって、基板は第二の電圧が印加される第
１のノードに接続され、パワーダウンモード時にはオフ
状態となる複数の第１のトランジスタのソースが共通の
第２のノードに接続され、前記第２のノードおよび前記
第１のノードの間には、ドレインが前記第２のノードに
接続され、ソースおよび基板が前記第１のノードにそれ
ぞれ接続され、動作時には導通状態に、パワーダウンモ
ード時には非導通状態に制御される第２のトランジスタ
と、基板は第三の電圧が印加される第３のノードに接続
され、パワーダウンモード時にはオフ状態となる複数の
第１のトランジスタのソースが共通の第４のノードに接
続され、前記第４のノードおよび前記第３のノードの間
には、ドレインが前記第４のノードに接続され、ソース
および基板が前記第３のノードにそれぞれ接続され、動
作時には導通状態に、パワーダウンモード時には非導通
状態に制御される第３のトランジスタとが設けられてな
る構成とされている。
【００２２】この発明の半導体記憶装置のデコーダ回路
によれば、たとえオフリーク以外のリーク成分があった
としても、ソースと基板との間の電位差が大きくなるの
を阻止できるようになる。これにより、内部電圧が下が
りすぎるといった不具合を改善することが可能となるも
のである。
によれば、たとえオフリーク以外のリーク成分があった
としても、ソースと基板との間の電位差が大きくなるの
を阻止できるようになる。これにより、内部電圧が下が
りすぎるといった不具合を改善することが可能となるも
のである。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２４】図１は、本発明にかかる半導体記憶装置の
一構成例を、ＤＲＡＭ（Dynamic Random Access Memor
y）を例に示すものである。
一構成例を、ＤＲＡＭ（Dynamic Random Access Memor
y）を例に示すものである。
【００２５】このＤＲＡＭの場合、ローアドレス入力は
ローアドレス・バッファ１１に供給され、そのバッファ
１１内に蓄えられる。バッファ１１内に蓄えられたロー
アドレス入力は、ローデコーダ部２１に供給される。
ローアドレス・バッファ１１に供給され、そのバッファ
１１内に蓄えられる。バッファ１１内に蓄えられたロー
アドレス入力は、ローデコーダ部２１に供給される。
【００２６】ローデコーダ部２１は、たとえば、複数の
行と列とからなるメモリセル・アレイ３１の、各行に対
応するワード線ＷＬ1 〜ＷＬn ごとに、デコーダ回路と
してのローデコーダ２１1 〜２１n が設けらている。
行と列とからなるメモリセル・アレイ３１の、各行に対
応するワード線ＷＬ1 〜ＷＬn ごとに、デコーダ回路と
してのローデコーダ２１1 〜２１n が設けらている。
【００２７】すなわち、ローデコーダ２１1 〜２１
n は、上記ローアドレス入力に応じて、アクティブ時
（チップ選択時）には選択された行に選択状態を、非選
択の行に非選択状態を与え、スタンドバイ時（チップ非
選択時）にはすべての行に非選択状態を与えるようにな
っている。なお、上記ローデコーダ２１1 〜２１n の詳
細については後述する。
n は、上記ローアドレス入力に応じて、アクティブ時
（チップ選択時）には選択された行に選択状態を、非選
択の行に非選択状態を与え、スタンドバイ時（チップ非
選択時）にはすべての行に非選択状態を与えるようにな
っている。なお、上記ローデコーダ２１1 〜２１n の詳
細については後述する。
【００２８】一方、カラムアドレス入力はカラムアドレ
ス・バッファ４１に供給され、そのバッファ４１内に蓄
えられる。バッファ４１内に蓄えられたカラムアドレス
入力は、カラムデコーダ部５１に供給される。
ス・バッファ４１に供給され、そのバッファ４１内に蓄
えられる。バッファ４１内に蓄えられたカラムアドレス
入力は、カラムデコーダ部５１に供給される。
【００２９】カラムデコーダ部５１は、センスアンプ６
１を介して、複数の行と列とからなるメモリセル・アレ
イ３１の、各列に対応するビット線ＢＬの１つを選択す
るためのもので、たとえば、上記カラムアドレス入力に
応じて、アクティブ時には選択された列に選択状態を、
非選択の列に非選択状態を与え、スタンドバイ時にはす
べての列に非選択状態を与えるようになっている。
１を介して、複数の行と列とからなるメモリセル・アレ
イ３１の、各列に対応するビット線ＢＬの１つを選択す
るためのもので、たとえば、上記カラムアドレス入力に
応じて、アクティブ時には選択された列に選択状態を、
非選択の列に非選択状態を与え、スタンドバイ時にはす
べての列に非選択状態を与えるようになっている。
【００３０】また、上記センスアンプ６１には入出力
（Ｉ／Ｏ）バッファ７１がさらに接続されて、上記メモ
リセル・アレイ３１との間でのデータの入出力、つま
り、アクティブ時に選択状態とされた、行および列に対
応するメモリセルのデータの読み出しが行われるように
なっている。
（Ｉ／Ｏ）バッファ７１がさらに接続されて、上記メモ
リセル・アレイ３１との間でのデータの入出力、つま
り、アクティブ時に選択状態とされた、行および列に対
応するメモリセルのデータの読み出しが行われるように
なっている。
【００３１】図２は、本発明の実施の第一の形態にかか
る、上記ローデコーダ２１1 〜２１ n の概略構成を示す
ものである。なお、ここでは、各ローデコーダ２１1 〜
２１ n におけるデコード部を、第一の電圧をハイレベ
ル、接地レベルをローレベルとする複数の信号をデコー
ドし、第一の電圧をハイレベル、接地レベルをローレベ
ルとする信号を出力するデコード手段と、このデコード
手段からの出力信号を受け、第二の電圧をハイレベル、
第三の電圧をローレベルとする反転信号に変換して出力
する出力手段とによって、それぞれ構成した場合につい
て説明する。
る、上記ローデコーダ２１1 〜２１ n の概略構成を示す
ものである。なお、ここでは、各ローデコーダ２１1 〜
２１ n におけるデコード部を、第一の電圧をハイレベ
ル、接地レベルをローレベルとする複数の信号をデコー
ドし、第一の電圧をハイレベル、接地レベルをローレベ
ルとする信号を出力するデコード手段と、このデコード
手段からの出力信号を受け、第二の電圧をハイレベル、
第三の電圧をローレベルとする反転信号に変換して出力
する出力手段とによって、それぞれ構成した場合につい
て説明する。
【００３２】この場合、ローデコーダ２１1 〜２１
n は、たとえば、スタンドバイ時にローレベル（Ｌ）の
信号を出力するようになっている。すなわち、上記ロー
デコーダ２１1 〜２１n は、それぞれ、デコード部２２
とドライバ部２３とを備えて構成されている。
n は、たとえば、スタンドバイ時にローレベル（Ｌ）の
信号を出力するようになっている。すなわち、上記ロー
デコーダ２１1 〜２１n は、それぞれ、デコード部２２
とドライバ部２３とを備えて構成されている。
【００３３】デコード部２２は、たとえば、上記ローア
ドレス入力が供給されるアンド回路（デコード手段）２
２ａ、このアンド回路２２ａの出力とチップイネーブル
信号／ＣＥ（明細書中では、便宜上、／によって反転信
号を示す）とが入力されるオア回路２２ｂ、および、出
力手段としてのインバータ回路２２ｃ，２２ｄ，２２ｅ
からなっている。
ドレス入力が供給されるアンド回路（デコード手段）２
２ａ、このアンド回路２２ａの出力とチップイネーブル
信号／ＣＥ（明細書中では、便宜上、／によって反転信
号を示す）とが入力されるオア回路２２ｂ、および、出
力手段としてのインバータ回路２２ｃ，２２ｄ，２２ｅ
からなっている。
【００３４】この場合、上記アンド回路２２ａ、上記オ
ア回路２２ｂ、および、上記インバータ回路２２ｃ，２
２ｄ，２２ｅは、いずれも図示していないが、複数のｐ
チャネル型およびｎチャネル型のＭＯＳトランジスタに
より形成される周知の構成となっている。
ア回路２２ｂ、および、上記インバータ回路２２ｃ，２
２ｄ，２２ｅは、いずれも図示していないが、複数のｐ
チャネル型およびｎチャネル型のＭＯＳトランジスタに
より形成される周知の構成となっている。
【００３５】そして、上記デコード部２２を構成する複
数のＭＯＳトランジスタのうち、スタンドバイ（パワー
ダウンモード）時にオフするｐチャネルＭＯＳトランジ
スタ（第１のトランジスタ）は、各基板が、第二の電圧
が印加される電源（Ｖｄｄ）ライン（第１のノード）２
４ａにそれぞれ接続され、各ソースが、共通ソースライ
ン（第２のノード）２４ｂにそれぞれ接続されている。
数のＭＯＳトランジスタのうち、スタンドバイ（パワー
ダウンモード）時にオフするｐチャネルＭＯＳトランジ
スタ（第１のトランジスタ）は、各基板が、第二の電圧
が印加される電源（Ｖｄｄ）ライン（第１のノード）２
４ａにそれぞれ接続され、各ソースが、共通ソースライ
ン（第２のノード）２４ｂにそれぞれ接続されている。
【００３６】また、スタンドバイ時にオフするｎチャネ
ルＭＯＳトランジスタ（第１のトランジスタ）は、各基
板が接地（ＧＮＤ）ライン（第３のノード）２５ａにそ
れぞれ接続され、各ソースが共通ソースライン（第４の
ノード）２５ｂにそれぞれ接続されている。
ルＭＯＳトランジスタ（第１のトランジスタ）は、各基
板が接地（ＧＮＤ）ライン（第３のノード）２５ａにそ
れぞれ接続され、各ソースが共通ソースライン（第４の
ノード）２５ｂにそれぞれ接続されている。
【００３７】これにより、上記オア回路２２ｂと上記イ
ンバータ回路２２ｄには、上記電源ライン２４ａおよび
上記共通ソースライン２５ｂより、動作用の電源が供給
されるようになっている。また、上記インバータ回路２
２ｃ，２２ｅには、上記接地ライン２５ａおよび上記共
通ソースライン２４ｂより、動作用の電源が供給される
ようになっている。
ンバータ回路２２ｄには、上記電源ライン２４ａおよび
上記共通ソースライン２５ｂより、動作用の電源が供給
されるようになっている。また、上記インバータ回路２
２ｃ，２２ｅには、上記接地ライン２５ａおよび上記共
通ソースライン２４ｂより、動作用の電源が供給される
ようになっている。
【００３８】さらに、上記電源ライン２４ａと上記共通
ソースライン２４ｂとの間には、ドレインが上記共通ソ
ースライン２４ｂに接続され、ソースおよび基板が上記
電源ライン２４ａにそれぞれ接続されて、ゲートがスタ
ンドバイ時にはオフ状態（非導通状態）、アクティブ時
にはオン状態（導通状態）に制御される、第２のトラン
ジスタとしてのｐチャネルＭＯＳトランジスタ２６が設
けられている。
ソースライン２４ｂとの間には、ドレインが上記共通ソ
ースライン２４ｂに接続され、ソースおよび基板が上記
電源ライン２４ａにそれぞれ接続されて、ゲートがスタ
ンドバイ時にはオフ状態（非導通状態）、アクティブ時
にはオン状態（導通状態）に制御される、第２のトラン
ジスタとしてのｐチャネルＭＯＳトランジスタ２６が設
けられている。
【００３９】また、上記接地ライン２５ａと上記共通ソ
ースライン２５ｂとの間には、ドレインが上記共通ソー
スライン２５ｂに接続され、ソースおよび基板が上記接
地ライン２５ａにそれぞれ接続されて、ゲートがスタン
ドバイ時にはオフ状態、アクティブ時にはオン状態に制
御される、第３のトランジスタとしてのｎチャネルＭＯ
Ｓトランジスタ２７が設けられている。
ースライン２５ｂとの間には、ドレインが上記共通ソー
スライン２５ｂに接続され、ソースおよび基板が上記接
地ライン２５ａにそれぞれ接続されて、ゲートがスタン
ドバイ時にはオフ状態、アクティブ時にはオン状態に制
御される、第３のトランジスタとしてのｎチャネルＭＯ
Ｓトランジスタ２７が設けられている。
【００４０】この場合、そのｐチャネルＭＯＳトランジ
スタ２６のチャネル幅は、上記デコード部２２を構成す
る、すべてのｐチャネルＭＯＳトランジスタの総チャネ
ル幅よりも小さく、ｎチャネルＭＯＳトランジスタ２７
のチャネル幅は、上記デコード部２２を構成する、すべ
てのｎチャネルＭＯＳトランジスタの総チャネル幅より
も小さくなるように設定されている。
スタ２６のチャネル幅は、上記デコード部２２を構成す
る、すべてのｐチャネルＭＯＳトランジスタの総チャネ
ル幅よりも小さく、ｎチャネルＭＯＳトランジスタ２７
のチャネル幅は、上記デコード部２２を構成する、すべ
てのｎチャネルＭＯＳトランジスタの総チャネル幅より
も小さくなるように設定されている。
【００４１】このように、ｐチャネルＭＯＳトランジス
タ２６のチャネル幅およびｎチャネルＭＯＳトランジス
タ２７のチャネル幅を、上記デコード部２２を構成す
る、ｐチャネルＭＯＳトランジスタのチャネル幅の総和
またはｎチャネルＭＯＳトランジスタのチャネル幅の総
和よりも十分に小さくすることで、オフリーク電流を大
幅に減少できる。
タ２６のチャネル幅およびｎチャネルＭＯＳトランジス
タ２７のチャネル幅を、上記デコード部２２を構成す
る、ｐチャネルＭＯＳトランジスタのチャネル幅の総和
またはｎチャネルＭＯＳトランジスタのチャネル幅の総
和よりも十分に小さくすることで、オフリーク電流を大
幅に減少できる。
【００４２】さらに、上記電源ライン２４ａと上記共通
ソースライン２４ｂとの間には、上記ｐチャネルＭＯＳ
トランジスタ２６と並列に、上記共通ソースライン２４
ｂの電圧をクランプするための、第１の素子としてのダ
イオード（第１のダイオード）２８が順方向に接続され
ている。
ソースライン２４ｂとの間には、上記ｐチャネルＭＯＳ
トランジスタ２６と並列に、上記共通ソースライン２４
ｂの電圧をクランプするための、第１の素子としてのダ
イオード（第１のダイオード）２８が順方向に接続され
ている。
【００４３】また、上記接地ライン２５ａと上記共通ソ
ースライン２５ｂの間には、上記ｎチャネルＭＯＳトラ
ンジスタ２７と並列に、上記共通ソースライン２５ｂの
電圧をクランプするための、第２の素子としてのダイオ
ード（第２のダイオード）２９が逆方向に接続されてい
る。
ースライン２５ｂの間には、上記ｎチャネルＭＯＳトラ
ンジスタ２７と並列に、上記共通ソースライン２５ｂの
電圧をクランプするための、第２の素子としてのダイオ
ード（第２のダイオード）２９が逆方向に接続されてい
る。
【００４４】このダイオード２８，２９は、ソース電位
（内部電圧）をクランプするためのもので、上記ローデ
コーダ２１1 〜２１n の内部をオフリーク以外のリーク
電流が流れた場合に、ソース電位が下がりすぎて、ソー
ス電位と基板電位（電源電圧／接地電圧）との電位差
が、ダイオード２８，２９のしきい値電圧Ｖｆ以上に広
がるのを防ぐようになっている。これにより、ソース電
位と基板電位との間の電位差が大きくなりすぎて、アク
ティブ状態になった直後の動作が不安定になるのを改善
できる。
（内部電圧）をクランプするためのもので、上記ローデ
コーダ２１1 〜２１n の内部をオフリーク以外のリーク
電流が流れた場合に、ソース電位が下がりすぎて、ソー
ス電位と基板電位（電源電圧／接地電圧）との電位差
が、ダイオード２８，２９のしきい値電圧Ｖｆ以上に広
がるのを防ぐようになっている。これにより、ソース電
位と基板電位との間の電位差が大きくなりすぎて、アク
ティブ状態になった直後の動作が不安定になるのを改善
できる。
【００４５】このような構成によれば、ローデコーダ２
１1 〜２１n 内における、サブスレショルド電流に起因
するスタンドバイ電流を、ローデコーダ２１1 〜２１n
の特性を損うことなしに、大幅に削減することが可能と
なる。
１1 〜２１n 内における、サブスレショルド電流に起因
するスタンドバイ電流を、ローデコーダ２１1 〜２１n
の特性を損うことなしに、大幅に削減することが可能と
なる。
【００４６】しかも、ローデコーダ２１1 〜２１n の内
部をサブスレショルド電流以下の微小なリーク電流が流
れる場合でも、ソースと基板との電位差がダイオード２
８，２９のしきい値電圧Ｖｆ以上に大きくなりすぎるの
を阻止できるようになるため、チップ選択直後の動作が
不安定になるのを防ぐことが可能となる。
部をサブスレショルド電流以下の微小なリーク電流が流
れる場合でも、ソースと基板との電位差がダイオード２
８，２９のしきい値電圧Ｖｆ以上に大きくなりすぎるの
を阻止できるようになるため、チップ選択直後の動作が
不安定になるのを防ぐことが可能となる。
【００４７】上記したように、たとえオフリーク以外の
リーク成分があったとしても、ソースと基板との間の電
位差が大きくなるのを阻止できるようにしている。
リーク成分があったとしても、ソースと基板との間の電
位差が大きくなるのを阻止できるようにしている。
【００４８】すなわち、ソース電位と基板電位との間
に、スタンドバイ電流を削減するためのＭＯＳトランジ
スタと、このＭＯＳトランジスタ並列に、ソースと基板
との間の電位差をクランプするためのダイオードとを挿
入するようにしている。これにより、サブスレショルド
電流以下の微小リーク電流が流れる場合でも、ソースと
基板との間の電位差が大きくなりすぎて、内部電圧が下
がりすぎるといった不具合を改善することが可能とな
る。したがって、スタンドバイ電流の大幅な削減ととも
に、アクティブ状態になった直後の誤動作をも防止でき
るようになるものである。
に、スタンドバイ電流を削減するためのＭＯＳトランジ
スタと、このＭＯＳトランジスタ並列に、ソースと基板
との間の電位差をクランプするためのダイオードとを挿
入するようにしている。これにより、サブスレショルド
電流以下の微小リーク電流が流れる場合でも、ソースと
基板との間の電位差が大きくなりすぎて、内部電圧が下
がりすぎるといった不具合を改善することが可能とな
る。したがって、スタンドバイ電流の大幅な削減ととも
に、アクティブ状態になった直後の誤動作をも防止でき
るようになるものである。
【００４９】特に、スタンドバイ時より内部電圧を昇圧
するようにしてなるローデコーダを備える、フラッシュ
メモリに適用した場合においては、スタンドバイ電流を
劇的に削減することが可能である。
するようにしてなるローデコーダを備える、フラッシュ
メモリに適用した場合においては、スタンドバイ電流を
劇的に削減することが可能である。
【００５０】図３は、本発明の実施の第二の形態にかか
る、内部電圧を昇圧するようにしてなるローデコーダ１
２１1 〜１２１n の概略構成を示すものである。なお、
ここでは、各ローデコーダ１２１1 〜１２１n を、第一
の電圧をハイレベル、接地レベルをローレベルとする複
数の信号をデコードし、第一の電圧をハイレベル、接地
レベルをローレベルとする信号を出力するデコード手段
と、このデコード手段からの出力信号が入力され、第二
の電圧をハイレベル、第二の電圧よりも低い第三の電圧
をローレベルとする信号に変換するレベルシフト手段
と、このレベルシフト手段からの変換信号を受け、第二
の電圧をハイレベル、第三の電圧をローレベルとする反
転信号に変換して出力する出力手段とによって、それぞ
れ構成した場合について説明する。
る、内部電圧を昇圧するようにしてなるローデコーダ１
２１1 〜１２１n の概略構成を示すものである。なお、
ここでは、各ローデコーダ１２１1 〜１２１n を、第一
の電圧をハイレベル、接地レベルをローレベルとする複
数の信号をデコードし、第一の電圧をハイレベル、接地
レベルをローレベルとする信号を出力するデコード手段
と、このデコード手段からの出力信号が入力され、第二
の電圧をハイレベル、第二の電圧よりも低い第三の電圧
をローレベルとする信号に変換するレベルシフト手段
と、このレベルシフト手段からの変換信号を受け、第二
の電圧をハイレベル、第三の電圧をローレベルとする反
転信号に変換して出力する出力手段とによって、それぞ
れ構成した場合について説明する。
【００５１】すなわち、各ローデコーダ１２１1 〜１２
１n のデコード部は、たとえば、ローアドレス入力が供
給されるアンド回路（上記デコード手段）１２２ａ、こ
のアンド回路１２２ａの出力が入力されるレベルシフタ
（上記レベルシフト手段）１２２ｂ、および、上記出力
手段としてのインバータ回路１２２ｃからなり、スタン
ドバイ時にはローレベル（Ｌ）の信号を出力するように
なっている。
１n のデコード部は、たとえば、ローアドレス入力が供
給されるアンド回路（上記デコード手段）１２２ａ、こ
のアンド回路１２２ａの出力が入力されるレベルシフタ
（上記レベルシフト手段）１２２ｂ、および、上記出力
手段としてのインバータ回路１２２ｃからなり、スタン
ドバイ時にはローレベル（Ｌ）の信号を出力するように
なっている。
【００５２】この場合も、上記アンド回路１２２ａおよ
び上記インバータ回路１２２ｃは、いずれも図示してい
ないが、複数のｐチャネルＭＯＳトランジスタ（第１の
トランジスタ）およびｎチャネルＭＯＳトランジスタ
（第１のトランジスタ）により形成される周知の構成と
なっている。
び上記インバータ回路１２２ｃは、いずれも図示してい
ないが、複数のｐチャネルＭＯＳトランジスタ（第１の
トランジスタ）およびｎチャネルＭＯＳトランジスタ
（第１のトランジスタ）により形成される周知の構成と
なっている。
【００５３】そして、上記アンド回路１２２ａには、第
１の電源ＶＤＤａおよび接地用電源（接地電圧）ＧＮＤ
より、動作用の電源としての、第一の電圧（電源電圧Ｖ
ｄｄ）が供給されるようになっている。
１の電源ＶＤＤａおよび接地用電源（接地電圧）ＧＮＤ
より、動作用の電源としての、第一の電圧（電源電圧Ｖ
ｄｄ）が供給されるようになっている。
【００５４】また、上記レベルシフタ１２２ｂには、第
２の電源ＶＤＤｂおよび第３の電源Ｖｓｓｃより、第二
の電圧（この場合、上記第一の電圧をもとに生成され
る）および第三の電圧が、それぞれ動作用の電源として
供給されるようになっている。
２の電源ＶＤＤｂおよび第３の電源Ｖｓｓｃより、第二
の電圧（この場合、上記第一の電圧をもとに生成され
る）および第三の電圧が、それぞれ動作用の電源として
供給されるようになっている。
【００５５】すなわち、上記レベルシフタ１２２ｂは、
たとえば図４に示すように、上記アンド回路１２２ａか
らの出力信号がｎチャネルＭＯＳトランジスタｎＴｒ−
ａのゲート、および、インバータ回路ＩＮＶを介して、
ｎチャネルＭＯＳトランジスタｎＴｒ−ｂのゲートに入
力されるようになっている。
たとえば図４に示すように、上記アンド回路１２２ａか
らの出力信号がｎチャネルＭＯＳトランジスタｎＴｒ−
ａのゲート、および、インバータ回路ＩＮＶを介して、
ｎチャネルＭＯＳトランジスタｎＴｒ−ｂのゲートに入
力されるようになっている。
【００５６】各ｎチャネルＭＯＳトランジスタｎＴｒ−
ａ，ｎＴｒ−ｂは、それぞれのソースが、接地用電源Ｇ
ＮＤに接続されている。
ａ，ｎＴｒ−ｂは、それぞれのソースが、接地用電源Ｇ
ＮＤに接続されている。
【００５７】また、ｎチャネルＭＯＳトランジスタｎＴ
ｒ−ａのドレインは、それぞれ、ｐチャネルＭＯＳトラ
ンジスタｐＴｒ−ａのドレイン、ｐチャネルＭＯＳトラ
ンジスタｐＴｒ−ｂのゲート、および、ｐチャネルＭＯ
ＳトランジスタｐＴｒ−ｃのゲートに接続されている。
ｒ−ａのドレインは、それぞれ、ｐチャネルＭＯＳトラ
ンジスタｐＴｒ−ａのドレイン、ｐチャネルＭＯＳトラ
ンジスタｐＴｒ−ｂのゲート、および、ｐチャネルＭＯ
ＳトランジスタｐＴｒ−ｃのゲートに接続されている。
【００５８】ｎチャネルＭＯＳトランジスタｎＴｒ−ｂ
のドレインは、それぞれ、ｐチャネルＭＯＳトランジス
タｐＴｒ−ａのゲート、ｐチャネルＭＯＳトランジスタ
ｐＴｒ−ｂのドレイン、ｐチャネルＭＯＳトランジスタ
ｐＴｒ−ｄのゲートに接続されるとともに、一方の出力
（ハイレベル信号）として取り出されるようになってい
る。
のドレインは、それぞれ、ｐチャネルＭＯＳトランジス
タｐＴｒ−ａのゲート、ｐチャネルＭＯＳトランジスタ
ｐＴｒ−ｂのドレイン、ｐチャネルＭＯＳトランジスタ
ｐＴｒ−ｄのゲートに接続されるとともに、一方の出力
（ハイレベル信号）として取り出されるようになってい
る。
【００５９】各ｐチャネルＭＯＳトランジスタｐＴｒ−
ａ，ｐＴｒ−ｂは、それぞれのソースが、第２の電源Ｖ
ＤＤｂに接続されている。
ａ，ｐＴｒ−ｂは、それぞれのソースが、第２の電源Ｖ
ＤＤｂに接続されている。
【００６０】各ｐチャネルＭＯＳトランジスタｐＴｒ−
ｃ，ｐＴｒ−ｄは、それぞれのソースが、第３の電源Ｖ
ｓｓｃに接続されている。
ｃ，ｐＴｒ−ｄは、それぞれのソースが、第３の電源Ｖ
ｓｓｃに接続されている。
【００６１】また、ｐチャネルＭＯＳトランジスタｐＴ
ｒ−ｃのドレインは、それぞれ、ｎチャネルＭＯＳトラ
ンジスタｎＴｒ−ｃのドレイン、ｎチャネルＭＯＳトラ
ンジスタｎＴｒ−ｄのゲートに接続されるとともに、他
方の出力（ローレベル信号）として取り出されるように
なっている。
ｒ−ｃのドレインは、それぞれ、ｎチャネルＭＯＳトラ
ンジスタｎＴｒ−ｃのドレイン、ｎチャネルＭＯＳトラ
ンジスタｎＴｒ−ｄのゲートに接続されるとともに、他
方の出力（ローレベル信号）として取り出されるように
なっている。
【００６２】ｐチャネルＭＯＳトランジスタｐＴｒ−ｄ
のドレインは、それぞれ、ｎチャネルＭＯＳトランジス
タｎＴｒ−ｃのゲート、および、ｎチャネルＭＯＳトラ
ンジスタｎＴｒ−ｄのドレインに接続されている。
のドレインは、それぞれ、ｎチャネルＭＯＳトランジス
タｎＴｒ−ｃのゲート、および、ｎチャネルＭＯＳトラ
ンジスタｎＴｒ−ｄのドレインに接続されている。
【００６３】各ｎチャネルＭＯＳトランジスタｎＴｒ−
ｃ，ｎＴｒ−ｄは、それぞれのソースが、接地用電源Ｇ
ＮＤに接続されている。
ｃ，ｎＴｒ−ｄは、それぞれのソースが、接地用電源Ｇ
ＮＤに接続されている。
【００６４】さらに、上記インバータ回路１２２ｃに
は、チップイネーブル信号／ＣＥが入力されることによ
り、ゲートがスタンドバイ時にはオフ状態（非導通状
態）、アクティブ時にはオン状態（導通状態）に制御さ
れる、第２のトランジスタとしてのｐチャネルＭＯＳト
ランジスタ１２６を介して、上記第２の電源ＶＤＤｂが
接続されている。
は、チップイネーブル信号／ＣＥが入力されることによ
り、ゲートがスタンドバイ時にはオフ状態（非導通状
態）、アクティブ時にはオン状態（導通状態）に制御さ
れる、第２のトランジスタとしてのｐチャネルＭＯＳト
ランジスタ１２６を介して、上記第２の電源ＶＤＤｂが
接続されている。
【００６５】このｐチャネルＭＯＳトランジスタ１２６
は、ドレインが、パワーダウンモード時にはオフ状態と
なる複数の第１のトランジスタのソースが共通に接続さ
れる第２のノード（共通ソースライン）に、ソースおよ
び基板が、第二の電圧が印加されるとともに、上記第１
のトランジスタの基板が接続される第１のノード（電源
（Ｖｄｄ）ライン）に、それぞれ接続されている。
は、ドレインが、パワーダウンモード時にはオフ状態と
なる複数の第１のトランジスタのソースが共通に接続さ
れる第２のノード（共通ソースライン）に、ソースおよ
び基板が、第二の電圧が印加されるとともに、上記第１
のトランジスタの基板が接続される第１のノード（電源
（Ｖｄｄ）ライン）に、それぞれ接続されている。
【００６６】また、上記インバータ回路１２２ｃには、
チップイネーブル信号ＣＥが入力されることにより、ゲ
ートがスタンドバイ時にはオフ状態、アクティブ時には
オン状態に制御される、第３のトランジスタとしてのｎ
チャネルＭＯＳトランジスタ１２７を介して、上記第３
の電源Ｖｓｓｃが接続されている。
チップイネーブル信号ＣＥが入力されることにより、ゲ
ートがスタンドバイ時にはオフ状態、アクティブ時には
オン状態に制御される、第３のトランジスタとしてのｎ
チャネルＭＯＳトランジスタ１２７を介して、上記第３
の電源Ｖｓｓｃが接続されている。
【００６７】このｎチャネルＭＯＳトランジスタ１２７
は、ドレインが、パワーダウンモード時にはオフ状態と
なる複数の第１のトランジスタのソースが共通に接続さ
れる第４のノード（共通ソースライン）に、ソースおよ
び基板が、第三の電圧が印加されるとともに、上記第１
のトランジスタの基板が接続される第３のノード（接地
（ＧＮＤ）ライン）に、それぞれ接続されている。
は、ドレインが、パワーダウンモード時にはオフ状態と
なる複数の第１のトランジスタのソースが共通に接続さ
れる第４のノード（共通ソースライン）に、ソースおよ
び基板が、第三の電圧が印加されるとともに、上記第１
のトランジスタの基板が接続される第３のノード（接地
（ＧＮＤ）ライン）に、それぞれ接続されている。
【００６８】この場合、上記ｐチャネルＭＯＳトランジ
スタ１２６および上記ｎチャネルＭＯＳトランジスタ１
２７は、それぞれのチャネル長が、上記第１のトランジ
スタのそれよりも長くなるように設定されている。
スタ１２６および上記ｎチャネルＭＯＳトランジスタ１
２７は、それぞれのチャネル長が、上記第１のトランジ
スタのそれよりも長くなるように設定されている。
【００６９】このように、ｐチャネルＭＯＳトランジス
タ１２６のチャネル長およびｎチャネルＭＯＳトランジ
スタ１２７のチャネル長を、上記デコード部を構成す
る、ｐチャネルＭＯＳトランジスタのチャネル長および
ｎチャネルＭＯＳトランジスタのチャネル長よりも十分
に長くすることで、オフリーク電流を大幅に減少でき
る。
タ１２６のチャネル長およびｎチャネルＭＯＳトランジ
スタ１２７のチャネル長を、上記デコード部を構成す
る、ｐチャネルＭＯＳトランジスタのチャネル長および
ｎチャネルＭＯＳトランジスタのチャネル長よりも十分
に長くすることで、オフリーク電流を大幅に減少でき
る。
【００７０】要するに、内部電圧を昇圧するローデコー
ダの場合、デコーダ回路からのリーク電流は昇圧電位を
損わせるものとなるが、その数倍の電流（１／昇圧回路
の効率）がスタンドバイ電流として流れることになる。
このため、フラッシュメモリでのスタンドバイ電流削減
の効果は著しい。
ダの場合、デコーダ回路からのリーク電流は昇圧電位を
損わせるものとなるが、その数倍の電流（１／昇圧回路
の効率）がスタンドバイ電流として流れることになる。
このため、フラッシュメモリでのスタンドバイ電流削減
の効果は著しい。
【００７１】なお、上記した本発明の実施の第一の形態
においては、ソースと基板との間の電位差をクランプす
るために、ソース電位と基板電位との間にダイオードを
挿入するようにした場合を例に説明したが、これに限ら
ず、たとえば上記ダイオードの代わりに、ゲートとドレ
インとをショートさせたダイオード接続のＭＯＳトラン
ジスタを用いることも可能である。
においては、ソースと基板との間の電位差をクランプす
るために、ソース電位と基板電位との間にダイオードを
挿入するようにした場合を例に説明したが、これに限ら
ず、たとえば上記ダイオードの代わりに、ゲートとドレ
インとをショートさせたダイオード接続のＭＯＳトラン
ジスタを用いることも可能である。
【００７２】図５は、本発明の実施の第三の形態にかか
る、ローデコーダ２１1 ’〜２１n’の概略構成を示す
ものである。
る、ローデコーダ２１1 ’〜２１n’の概略構成を示す
ものである。
【００７３】このローデコーダ２１1 ’〜２１n ’の場
合、たとえば、電源ライン２４ａと共通ソースライン２
４ｂとの間に、ｐチャネルＭＯＳトランジスタ２６と並
列に、第１の素子としてのｐチャネルＭＯＳトランジス
タ（第１のＭＯＳトランジスタ）２８’が接続されてい
る。このＭＯＳトランジスタ２８’は、基板およびソー
スが上記電源ライン２４ａに、ゲートおよびドレインが
上記共通ソースライン２４ｂに、それぞれ接続されてい
る。
合、たとえば、電源ライン２４ａと共通ソースライン２
４ｂとの間に、ｐチャネルＭＯＳトランジスタ２６と並
列に、第１の素子としてのｐチャネルＭＯＳトランジス
タ（第１のＭＯＳトランジスタ）２８’が接続されてい
る。このＭＯＳトランジスタ２８’は、基板およびソー
スが上記電源ライン２４ａに、ゲートおよびドレインが
上記共通ソースライン２４ｂに、それぞれ接続されてい
る。
【００７４】また、接地ライン２５ａと共通ソースライ
ン２５ｂの間に、ｎチャネルＭＯＳトランジスタ２７と
並列に、第２の素子としてのｎチャネルＭＯＳトランジ
スタ（第２のＭＯＳトランジスタ）２９’が接続されて
いる。このＭＯＳトランジスタ２９’は、基板およびソ
ースが上記接地ライン２５ａに、ゲートおよびドレイン
が上記共通ソースライン２５ｂに、それぞれ接続されて
いる。
ン２５ｂの間に、ｎチャネルＭＯＳトランジスタ２７と
並列に、第２の素子としてのｎチャネルＭＯＳトランジ
スタ（第２のＭＯＳトランジスタ）２９’が接続されて
いる。このＭＯＳトランジスタ２９’は、基板およびソ
ースが上記接地ライン２５ａに、ゲートおよびドレイン
が上記共通ソースライン２５ｂに、それぞれ接続されて
いる。
【００７５】この構成のローデコーダ２１1 ’〜２
１n ’においては、ソースと基板と間の電位差が、ＭＯ
Ｓトランジスタ２８’，２９’のしきい値電圧Ｖｔｈｐ
／Ｖｔｈｎによって、それぞれクランプされることにな
る。
１n ’においては、ソースと基板と間の電位差が、ＭＯ
Ｓトランジスタ２８’，２９’のしきい値電圧Ｖｔｈｐ
／Ｖｔｈｎによって、それぞれクランプされることにな
る。
【００７６】したがって、このような構成によっても、
上記した第一の形態と同様に、オフリーク以外のリーク
電流が流れた場合に、ソース電位と基板電位との電位差
が、ＭＯＳトランジスタ２８’，２９’のしきい値電圧
Ｖｔｈｐ／Ｖｔｈｎ以上に広がるのを防ぐことが可能と
なる結果、アクティブ状態になった直後の動作が不安定
になるのを改善できる。
上記した第一の形態と同様に、オフリーク以外のリーク
電流が流れた場合に、ソース電位と基板電位との電位差
が、ＭＯＳトランジスタ２８’，２９’のしきい値電圧
Ｖｔｈｐ／Ｖｔｈｎ以上に広がるのを防ぐことが可能と
なる結果、アクティブ状態になった直後の動作が不安定
になるのを改善できる。
【００７７】また、メモリセル・アレイの、各行に対応
するワード線ごとに設けられたローデコーダに適用した
場合を例に説明したが、これに限らず、たとえば複数の
デコード部に対して、プリデコーダ（パーシャルデコー
ダ）よりゲート選択信号を選択的に出力するように構成
されたデコーダ回路にも同様に適用できる。
するワード線ごとに設けられたローデコーダに適用した
場合を例に説明したが、これに限らず、たとえば複数の
デコード部に対して、プリデコーダ（パーシャルデコー
ダ）よりゲート選択信号を選択的に出力するように構成
されたデコーダ回路にも同様に適用できる。
【００７８】図６は、本発明の実施の第四の形態にかか
る、デコーダ回路（ローデコーダ部）の概略構成を示す
ものである。
る、デコーダ回路（ローデコーダ部）の概略構成を示す
ものである。
【００７９】このデコーダ回路２１’は、たとえば、メ
モリセル・アレイ３１の、各行に対応するワード線ＷＬ
1 〜ＷＬn ごとに設けられた複数のデコード部２２1 〜
２２ n の、該デコード部２２1 〜２２n を構成するｐチ
ャネルＭＯＳトランジスタの、共通するソースと基板
（電源電圧Ｖｄｄ）との間にｐチャネルＭＯＳトランジ
スタ２６が接続されるとともに、そのｐチャネルＭＯＳ
トランジスタ２６と並列にダイオード２８（または、ダ
イオード接続のｐチャネルＭＯＳトランジスタ２８’）
が接続されている。
モリセル・アレイ３１の、各行に対応するワード線ＷＬ
1 〜ＷＬn ごとに設けられた複数のデコード部２２1 〜
２２ n の、該デコード部２２1 〜２２n を構成するｐチ
ャネルＭＯＳトランジスタの、共通するソースと基板
（電源電圧Ｖｄｄ）との間にｐチャネルＭＯＳトランジ
スタ２６が接続されるとともに、そのｐチャネルＭＯＳ
トランジスタ２６と並列にダイオード２８（または、ダ
イオード接続のｐチャネルＭＯＳトランジスタ２８’）
が接続されている。
【００８０】また、該デコード部２２1 〜２２n を構成
するｎチャネルＭＯＳトランジスタの、共通するソース
と基板（接地電圧ＧＮＤ）との間にｎチャネルＭＯＳト
ランジスタ２７が接続されるとともに、そのｎチャネル
ＭＯＳトランジスタ２７と並列にダイオード２９（また
は、ダイオード接続のｎチャネルＭＯＳトランジスタ２
９’）が接続されている。
するｎチャネルＭＯＳトランジスタの、共通するソース
と基板（接地電圧ＧＮＤ）との間にｎチャネルＭＯＳト
ランジスタ２７が接続されるとともに、そのｎチャネル
ＭＯＳトランジスタ２７と並列にダイオード２９（また
は、ダイオード接続のｎチャネルＭＯＳトランジスタ２
９’）が接続されている。
【００８１】このような構成によっても、スタンドバイ
電流の大幅な削減が可能となるのみでなく、チップ選択
直後の動作が不安定になるのを防止できるようになるも
のである。
電流の大幅な削減が可能となるのみでなく、チップ選択
直後の動作が不安定になるのを防止できるようになるも
のである。
【００８２】さらに、デコーダ回路としては、ローデコ
ーダ部に限らず、同様に、カラムデコーダ部にも適用で
きる。
ーダ部に限らず、同様に、カラムデコーダ部にも適用で
きる。
【００８３】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００８４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、オフリーク電流によるスタンドバイ電流を削減で
き、しかも、オフリーク以外のリーク成分がある場合に
も、アクティブ状態になった直後の誤動作を防止するこ
とが可能な半導体記憶装置のデコーダ回路を提供でき
る。
ば、オフリーク電流によるスタンドバイ電流を削減で
き、しかも、オフリーク以外のリーク成分がある場合に
も、アクティブ状態になった直後の誤動作を防止するこ
とが可能な半導体記憶装置のデコーダ回路を提供でき
る。
【図１】この発明にかかる半導体記憶装置の構成を、Ｄ
ＲＡＭを例に示す概略図。
ＲＡＭを例に示す概略図。
【図２】この発明の実施の第一の形態にかかる、ローデ
コーダの構成例を示す概略図。
コーダの構成例を示す概略図。
【図３】この発明の実施の第二の形態にかかる、ローデ
コーダの構成例を示す概略図。
コーダの構成例を示す概略図。
【図４】かかる、ローデコーダを構成するレベルシフタ
の一例を示す概略図。
の一例を示す概略図。
【図５】この発明の実施の第三の形態にかかる、ローデ
コーダの構成例を示す概略図。
コーダの構成例を示す概略図。
【図６】この発明の実施の第四の形態にかかる、デコー
ダ回路（ローデコーダ部）の構成例を示す概略図。
ダ回路（ローデコーダ部）の構成例を示す概略図。
【図７】従来技術とその問題点を説明するために示す、
デコーダ回路（ドライバ部）の概略図。
デコーダ回路（ドライバ部）の概略図。
【図８】同じく、従来のデコーダ回路における特性を説
明するために示す概略図。
明するために示す概略図。
１１…ローアドレス・バッファ ２１…ローデコーダ部 ２１’…デコーダ回路（実施の第四の形態） ２１1 〜２１n …ローデコーダ（実施の第一の形態） ２１1 ’〜２１n ’…ローデコーダ（実施の第三の形
態） ２２…デコード部 ２２1 〜２２n …デコード部 ２２ａ…アンド回路 ２２ｂ…オア回路 ２２ｃ，２２ｄ，２２ｅ…インバータ回路 ２３…ドライバ部 ２４ａ…電源（Ｖｄｄ）ライン ２４ｂ…共通ソースライン ２５ａ…接地（ＧＮＤ）ライン ２５ｂ…共通ソースライン ２６…ｐチャネルＭＯＳトランジスタ ２７…ｎチャネルＭＯＳトランジスタ ２８…ダイオード ２８’…ｐチャネルＭＯＳトランジスタ ２９…ダイオード ２９’…ｎチャネルＭＯＳトランジスタ ３１…メモリセル・アレイ ４１…カラムアドレス・バッファ ５１…カラムデコーダ部 ６１…センスアンプ ７１…Ｉ／Ｏバッファ １２１1 〜１２１n …ローデコーダ（実施の第二の形
態） １２２ａ…アンド回路 １２２ｂ…レベルシフタ １２２ｃ…インバータ回路 １２６…ｐチャネルＭＯＳトランジスタ １２７…ｎチャネルＭＯＳトランジスタ ＢＬ…ビット線 ＷＬ1 〜ＷＬn …ワード線
態） ２２…デコード部 ２２1 〜２２n …デコード部 ２２ａ…アンド回路 ２２ｂ…オア回路 ２２ｃ，２２ｄ，２２ｅ…インバータ回路 ２３…ドライバ部 ２４ａ…電源（Ｖｄｄ）ライン ２４ｂ…共通ソースライン ２５ａ…接地（ＧＮＤ）ライン ２５ｂ…共通ソースライン ２６…ｐチャネルＭＯＳトランジスタ ２７…ｎチャネルＭＯＳトランジスタ ２８…ダイオード ２８’…ｐチャネルＭＯＳトランジスタ ２９…ダイオード ２９’…ｎチャネルＭＯＳトランジスタ ３１…メモリセル・アレイ ４１…カラムアドレス・バッファ ５１…カラムデコーダ部 ６１…センスアンプ ７１…Ｉ／Ｏバッファ １２１1 〜１２１n …ローデコーダ（実施の第二の形
態） １２２ａ…アンド回路 １２２ｂ…レベルシフタ １２２ｃ…インバータ回路 １２６…ｐチャネルＭＯＳトランジスタ １２７…ｎチャネルＭＯＳトランジスタ ＢＬ…ビット線 ＷＬ1 〜ＷＬn …ワード線
Claims (12)
- 【請求項１】 第一の電圧をハイレベル、接地レベルを
ローレベルとする複数の信号をデコードし、第一の電圧
をハイレベル、接地レベルをローレベルとする信号を出
力するデコード手段と、 このデコード手段からの出力信号を受け、第二の電圧を
ハイレベル、第三の電圧をローレベルとする反転信号に
変換して出力する出力手段とを有する半導体記憶装置の
複数のデコーダ回路であって、 基板は第二の電圧が印加される第１のノードに接続さ
れ、パワーダウンモード時にはオフ状態となる複数の第
１のトランジスタのソースが共通の第２のノードに接続
され、 前記第２のノードおよび前記第１のノードの間には、 ドレインが前記第２のノードに接続され、ソースおよび
基板が前記第１のノードにそれぞれ接続され、動作時に
は導通状態に、パワーダウンモード時には非導通状態に
制御される第２のトランジスタと、 この第２のトランジスタと並列に、前記第２のノードの
電圧をクランプするための素子とが設けられていること
を特徴とする半導体記憶装置のデコーダ回路。 - 【請求項２】 前記素子は、アノードが前記第１のノー
ドに接続され、カソードが前記第２のノードに接続され
たダイオードであることを特徴とする請求項１に記載の
半導体記憶装置のデコーダ回路。 - 【請求項３】 前記素子は、ゲートとドレインとが前記
第２のノードに接続され、ソースと基板とが前記第１の
ノードに接続されたＭＯＳトランジスタであることを特
徴とする請求項１に記載の半導体記憶装置のデコーダ回
路。 - 【請求項４】 第一の電圧をハイレベル、接地レベルを
ローレベルとする複数の信号をデコードし、第一の電圧
をハイレベル、接地レベルをローレベルとする信号を出
力するデコード手段と、 このデコード手段からの出力信号が入力され、第二の電
圧をハイレベル、第二の電圧よりも低い第三の電圧をロ
ーレベルとする信号に変換するレベルシフト手段と、 このレベルシフト手段からの変換信号を受け、第二の電
圧をハイレベル、第三の電圧をローレベルとする反転信
号に変換して出力する出力手段とを有する半導体記憶装
置の複数のデコーダ回路であって、 基板は第二の電圧が印加される第１のノードに接続さ
れ、パワーダウンモード時にはオフ状態となる複数の第
１のトランジスタのソースが共通の第２のノードに接続
され、 前記第２のノードおよび前記第１のノードの間には、ド
レインが前記第２のノードに接続され、ソースおよび基
板が前記第１のノードにそれぞれ接続され、動作時には
導通状態に、パワーダウンモード時には非導通状態に制
御される第２のトランジスタが設けられていることを特
徴とする半導体記憶装置のデコーダ回路。 - 【請求項５】 前記第一の電圧は外部から供給される電
源電圧であり、前記第二の電圧は、前記第一の電圧をも
とにチップ内で生成される電圧であることを特徴とする
請求項４に記載の半導体記憶装置のデコーダ回路。 - 【請求項６】 前記第２のトランジスタは、そのチャネ
ル長が、前記第１のトランジスタのチャネル長よりも長
いことを特徴とする請求項４に記載の半導体記憶装置の
デコーダ回路。 - 【請求項７】 第一の電圧をハイレベル、接地レベルを
ローレベルとする複数の信号をデコードし、第一の電圧
をハイレベル、接地レベルをローレベルとする信号を出
力するデコード手段と、 このデコード手段からの出力信号を受け、第二の電圧を
ハイレベル、第三の電圧をローレベルとする反転信号に
変換して出力する出力手段とを有する半導体記憶装置の
複数のデコーダ回路であって、 基板は第二の電圧が印加される第１のノードに接続さ
れ、パワーダウンモード時にはオフ状態となる複数の第
１のトランジスタのソースが共通の第２のノードに接続
され、 前記第２のノードおよび前記第１のノードの間には、 ドレインが前記第２のノードに接続され、ソースおよび
基板が前記第１のノードにそれぞれ接続され、動作時に
は導通状態に、パワーダウンモード時には非導通状態に
制御される第２のトランジスタと、 この第２のトランジスタと並列に、前記第２のノードの
電圧をクランプするための第１の素子と、 基板は第三の電圧が印加される第３のノードに接続さ
れ、パワーダウンモード時にはオフ状態となる複数の第
１のトランジスタのソースが共通の第４のノードに接続
され、 前記第４のノードおよび前記第３のノードの間には、 ドレインが前記第４のノードに接続され、ソースおよび
基板が前記第３のノードにそれぞれ接続され、動作時に
は導通状態に、パワーダウンモード時には非導通状態に
制御される第３のトランジスタと、 この第３のトランジスタと並列に、前記第４のノードの
電圧をクランプするための第２の素子とが設けられてい
ることを特徴とする半導体記憶装置のデコーダ回路。 - 【請求項８】 前記第１の素子は、アノードが前記第１
のノードに接続され、カソードが前記第２のノードに接
続された第１のダイオードであり、前記第２の素子は、
アノードが前記第４のノードに接続され、カソードが前
記第３のノードに接続された第２のダイオードであるこ
とを特徴とする請求項７に記載の半導体記憶装置のデコ
ーダ回路。 - 【請求項９】 前記第１の素子は、ゲートとドレインと
が前記第２のノードに接続され、ソースと基板とが前記
第１のノードに接続された第１のＭＯＳトランジスタで
あり、前記第２の素子は、ゲートとドレインとが前記第
４のノードに接続され、ソースと基板とが前記第３のノ
ードに接続された第２のＭＯＳトランジスタであること
を特徴とする請求項７に記載の半導体記憶装置のデコー
ダ回路。 - 【請求項１０】 第一の電圧をハイレベル、接地レベル
をローレベルとする複数の信号をデコードし、第一の電
圧をハイレベル、接地レベルをローレベルとする信号を
出力するデコード手段と、 このデコード手段からの出力信号が入力され、第二の電
圧をハイレベル、第二の電圧よりも低い第三の電圧をロ
ーレベルとする信号に変換するレベルシフト手段と、 このレベルシフト手段からの変換信号を受け、第二の電
圧をハイレベル、第三の電圧をローレベルとする反転信
号に変換して出力する出力手段とを有する半導体記憶装
置の複数のデコーダ回路であって、 基板は第二の電圧が印加される第１のノードに接続さ
れ、パワーダウンモード時にはオフ状態となる複数の第
１のトランジスタのソースが共通の第２のノードに接続
され、 前記第２のノードおよび前記第１のノードの間には、 ドレインが前記第２のノードに接続され、ソースおよび
基板が前記第１のノードにそれぞれ接続され、動作時に
は導通状態に、パワーダウンモード時には非導通状態に
制御される第２のトランジスタと、 基板は第三の電圧が印加される第３のノードに接続さ
れ、パワーダウンモード時にはオフ状態となる複数の第
１のトランジスタのソースが共通の第４のノードに接続
され、 前記第４のノードおよび前記第３のノードの間には、 ドレインが前記第４のノードに接続され、ソースおよび
基板が前記第３のノードにそれぞれ接続され、動作時に
は導通状態に、パワーダウンモード時には非導通状態に
制御される第３のトランジスタとが設けられていること
を特徴とする半導体記憶装置のデコーダ回路。 - 【請求項１１】 前記第一の電圧は外部から供給される
電源電圧であり、前記第二の電圧は、前記第一の電圧を
もとにチップ内で生成される電圧であることを特徴とす
る請求項１０に記載の半導体記憶装置のデコーダ回路。 - 【請求項１２】 前記第２，第３のトランジスタは、そ
れぞれのチャネル長が、前記第１のトランジスタのチャ
ネル長よりも長いことを特徴とする請求項１０に記載の
半導体記憶装置のデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322257A JP2000149560A (ja) | 1998-11-12 | 1998-11-12 | 半導体記憶装置のデコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322257A JP2000149560A (ja) | 1998-11-12 | 1998-11-12 | 半導体記憶装置のデコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000149560A true JP2000149560A (ja) | 2000-05-30 |
Family
ID=18141645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10322257A Pending JP2000149560A (ja) | 1998-11-12 | 1998-11-12 | 半導体記憶装置のデコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000149560A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002197867A (ja) * | 2000-12-28 | 2002-07-12 | Nec Corp | 半導体装置 |
| JP2002329399A (ja) * | 2001-04-27 | 2002-11-15 | Oki Electric Ind Co Ltd | ワード線駆動回路 |
| FR2831314A1 (fr) * | 2001-10-19 | 2003-04-25 | Hewlett Packard Co | Procede et dispositif pour reduire la puissance moyenne dans des reseaux de memoires en commutant une diode dans ou hors du chemin de masse. |
| JP2006073170A (ja) * | 2004-09-01 | 2006-03-16 | Huabang Electronic Co Ltd | 半導体記憶装置 |
| JP2008282474A (ja) * | 2007-05-10 | 2008-11-20 | Renesas Technology Corp | 半導体記憶装置 |
-
1998
- 1998-11-12 JP JP10322257A patent/JP2000149560A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002197867A (ja) * | 2000-12-28 | 2002-07-12 | Nec Corp | 半導体装置 |
| KR20020071715A (ko) * | 2000-12-28 | 2002-09-13 | 닛뽄덴끼 가부시끼가이샤 | 반도체 장치 |
| JP2002329399A (ja) * | 2001-04-27 | 2002-11-15 | Oki Electric Ind Co Ltd | ワード線駆動回路 |
| FR2831314A1 (fr) * | 2001-10-19 | 2003-04-25 | Hewlett Packard Co | Procede et dispositif pour reduire la puissance moyenne dans des reseaux de memoires en commutant une diode dans ou hors du chemin de masse. |
| JP2006073170A (ja) * | 2004-09-01 | 2006-03-16 | Huabang Electronic Co Ltd | 半導体記憶装置 |
| JP2008282474A (ja) * | 2007-05-10 | 2008-11-20 | Renesas Technology Corp | 半導体記憶装置 |
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