JP2008282474A - 半導体記憶装置 - Google Patents

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Abstract

【課題】低消費電力スタンバイモードにおいて、安定にメモリセルの記憶データを保持する。
【解決手段】高圧電源制御回路（１５）は、電源供給が遮断されるスタンバイサイクル時、負電圧（ＶＢＢ）を伝達するグローバル負電圧線（６９）とサブアレイブロックに対応して設けられるローカル負電圧線（７１）とを分離し、また、接地電圧（ＶＳＳ）を伝達するグローバル接地線（７２）とローカル接地線（７７）を分離する。これらのローカル接地線およびローカル負電圧線は、対応の電源からの遮断前に、高電圧線（６７）を介して高電圧（ＶＰＰ）レベルに充電される。ワード線（ＷＬ＜０＞−ＷＬ＜ｍ＞）から負電圧線または接地線へのリーク電流経路は遮断され、非選択状態のワード線を確実に非選択電圧（ＶＰＰレベル）に維持することができる。
【選択図】図１４

Description

この発明は、半導体記憶装置に関し、特に、ロジックなどの処理装置と同一半導体チップ上に集積化される混載メモリに関する。より特定的には、この発明は、混載ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のディープパワーダウンモード（低消費電流スタンバイモード）時のメモリセルのデータ保持特性を劣化させることなく、消費電流を低減するための構成に関する。
画像データ処理分野等において、高速でデータ処理を行なうために、プロセッサ等のロジック回路とメモリ回路とを同一の半導体チップ上に集積化したシステムＬＳＩ（大規模集積回路）が広く用いられている。このシステムＬＳＩにおいては、ロジック回路とメモリ回路とがチップ上配線で相互接続されるため、以下の効果が得られる：
（１） 信号配線の負荷がボード上配線に比べて小さく、高速でデータまたは信号を伝達することができる、
（２） ピン数の制約を受けないため、データバス幅を大きくすることができ、データ転送のバンド幅を広くすることができる、
（３） 同一半導体チップ上に各構成要素が集積されるため、小型軽量のシステムを実現することができる、および
（４） 半導体チップ上に形成される構成要素としてライブラリ化されたマクロを配置することができ、設計効率を改善することができる。
これらの理由により、システムＬＳＩは、ＳＯＣ（システム・オン・チップ）などとして、各分野において広く一般的に用いられている。
また、このシステムＬＳＩにおいて用いられるメモリ回路としては、ＤＲＡＭの他に、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、フラッシュメモリ（不揮発性半導体記憶装置）などのメモリを挙げることができる。また、ロジック回路としては、制御およびデータ処理を行なうためのプロセッサ、Ａ／Ｄ（アナログ／デジタル）変換回路等のアナログ処理回路、および専用の論理処理を行なう論理回路を挙げることができる。
メモリ回路のＤＲＡＭにおいては、メモリセルはキャパシタを含み、このキャパシタの蓄積電荷量に応じてデータを記憶する。メモリセルキャパシタの蓄積電荷が、リーク電流などにより消失するのを防止するために、いわゆるリフレッシュ動作が必要となる。しかしながら、メモリセルの構成が比較的単純であり、小占有面積で大記憶容量のメモリを実現することができる。このため、今後ますます、情報処理量が増大していくシステムＬＳＩにおいて、ＤＲＡＭは、混載メモリとして不可欠となる。
このような混載メモリとして用いられるＤＲＡＭの構成が、たとえば非特許文献１（N. Watanabe et al.,“An Embedded DRAM Hybrid Macro with Auto Signal Management and Enhanced-on-Chip Tester”, IEICE Trans. Electron., Vol.E86-C, NO.4, April 2003, pp.624-632）に示されている。
この非特許文献１においては、メモリセルアレイ、アレイ制御ドライバ、電源回路、データパス（入出力部）、クロック発生器、および内部動作タイミング発生器を、マクロとして準備し、主制御回路およびローカル制御回路を、その用途／仕様に応じてソフトウェアにより合成することが示される。また、この非特許文献１においては、リフレッシュ動作制御として、メモリセルアレイを複数のバンクに分割し、バンク単位でリフレッシュを行なう構成が示される。
このような混載ＤＲＡＭを、携帯機器用途などに適用する場合、低消費電力が要求される。しかしながら、ＤＲＡＭは、メモリセルキャパシタに蓄積された電荷が、種々のリーク電流、たとえばストレージノード（メモリセルキャパシタとアクセストランジスタの接続ノード）における接合リーク電流、メモリセルトランジスタ（アクセストランジスタ）のチャネルリーク電流、キャパシタ絶縁膜のゲートリーク電流等によって失われる。このため、メモリセルアレイ内において最も短いデータ保持特性を有するメモリセルによって決定されるリフレッシュ時間（ｔＲＥＦ）で、メモリセルアレイのすべての行のリフレッシュが１回完了するように、所定の時間間隔でリフレッシュを繰返す必要がある。
このリフレッシュ動作においては、メモリセル行に対応して配置されるワード線を選択状態へ駆動し、メモリセルの記憶データを対応のビット線対上に読出す。次いで、センスアンプにより、ビット線対に読出されたメモリセルの記憶データを増幅し、メモリセルへ増幅後のデータを再書込する。したがって、信号線が充放電され、また、行選択に関連する部分の回路が動作するため、交流的な消費電流が増大する。また、記憶容量の増大および素子の微細化に伴って、混載ＤＲＡＭの内部回路のトランジスタのオフリーク電流による直流的な消費電流も増大する。したがって、単にデータ保持が行なわれ、外部からのデータアクセスが行なわれないスタンバイモード時において、これらのＡＣ電流およびＤＣ電流が流れ、データ保持のための消費電流が無視できない大きさとなる。
このようなスタンバイモード時における消費電流を低減するための構成が、たとえば特許文献１（特開２００５−３５３２４４号公報）に示されている。この特許文献１においては、アクセストランジスタは、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。メモリセルキャパシタの蓄積電荷が、アクセストランジスタのオフリーク電流により消失するのを抑制するために、ワード線電圧をセル電源電圧よりも高い高電圧ＶＰＰと負電圧ＶＢＢの間で変化させる。ワード線の非選択時（スタンバイサイクルを含む）には、ワード線電圧は高電圧ＶＰＰレベルであり、選択時、ワード線電圧は、負電圧ＶＢＢとなる。
この特許文献１は、上述のワード線駆動方式において、ワード線選択時、ワード線の充電電荷が、負電源ノードに流れ、負電圧ＶＢＢが不安定となり、応じて負電圧発生回路が消費電流が大きくなる問題を考察する。すなわち、この特許文献１においては、ワード線の選択時、まずワード線を接地ノードに結合して、選択ワード線電圧を接地電圧レベルに遷移させる。その後に、選択ワード線を負電圧レベルに駆動する。ワード線選択時に負電圧発生回路に対して流れる電流を、接地電圧と負電圧との差に相当する電流に低減して、ワード線選択時の負電圧のノイズを低減する。またこれにより、負電圧発生回路の消費電流を低減することを図る。
通常、ＤＲＡＭにおいては、スタンバイモード時の消費電力を低減するために、パワーダウンモードが設けられる。このパワーダウンモードにおいては、リフレッシュ動作に関連しない回路（列選択回路、入出力回路等）に対する電源電圧の供給を停止する。しかしながら、この場合、リフレッシュ動作に関連する回路（ワード線選択回路、およびセンスアンプ回路）に対しては、常時、電源が供給される。
このようなパワーダウンモード時における消費電流をさら低減するための構成が、たとえば特許文献２（特開２０００−１７３２６３号公報）に示される。この特許文献２に示される構成においては、ワード線がメインおよびサブの階層ワード線構造に配置される。メモリセルのアクセストランジスタは、Ｎチャネルトランジスタである。非選択時またはスタンバイ時、メインワード線がＨレベルに維持され、サブワード線がＬレベルに維持される。ワード線ドライバに対して、高電圧ＶＰＰおよび接地電圧ＶＳＳが動作電源電圧として供給される。ワード線ドライバは、２段のインバータで構成される。初段のインバータの入力部に、初段のインバータの出力電圧に従って入力部電圧をラッチするラッチトランジスタが設けられる。これらの２段のインバータのハイ側電源線（高電圧線）およびロー側電源線（接地線）が階層構造に配置される。スタンバイサイクル時においては、これらのインバータの出力電圧レベルに応じて、一方の電源の供給を停止する。すなわち、初段インバータは、スタンバイ時、Ｌレベルの信号を出力するため、ハイ側電源電圧の供給が停止される。次段のドライブインバータは、スタンバイ時、Ｈレベル（高電圧レベル）を出力するため、ロー側電源電圧の供給が停止される。これにより、スタンバイ状態時においてオフ状態のトランジスタを介して高電圧ノードから接地ノードに流れるリーク電流を抑制する。
特開２００５−３５３２４４号公報 特開２０００−１７３２６３号公報 N. Watanabe et al.,"An Embedded DRAM Hybrid Macro with Auto Signal Management and Enhanced-on-Chip Tester", IEICE Trans. Electron., vol.E86-C, NO.4, April 2003, pp.624-632
携帯電話等の携帯端末においては、電池が電源として利用されるため、消費電流をできるだけ低減することが要求される。このスタンバイモード時において、消費電流をさらに低減するために、ディープパワーダウンモードが用いられる。このディープパワーダウンモードにおいては、混載ＤＲＡＭへの電源電圧および内部電圧の供給は停止される。リフレッシュ実行時において、必要な電源電圧および内部電圧を供給してリフレッシュを実行する。したがって、スタンバイサイクルにおいては、電源電圧および内部電圧の供給が停止されており、リーク電流経路は存在しない。
しかしながら、先の特許文献１に示されるように、メモリセルトランジスタとしてＰチャネルＭＯＳトランジスタが用いられる場合、このディープパワーダウンモード時においてスタンバイサイクル時、ワード線電圧を高電圧レベルに維持する必要がある。ワード線電圧が低下した場合、アクセストランジスタが導通し、キャパシタの蓄積電荷が流失し、メモリセルの記憶データが消失するためである。
前述の非特許文献１においては、一般的な混載ＤＲＡＭのマクロ構成が示されているだけであり、スタンバイモード時の消費電流およびパワーダウンモードまたはディープパワーダウンモードの動作については何ら考察していない。
特許文献１においては、ワード線選択時のワード線選択電圧（負電圧）の不安定化および選択電圧（負電圧）発生部の消費電流について考察しているだけである。この特許文献１においては、パワーダウンモードまたはディープパワーダウンモードなどのスタンバイモードにおける消費電流を低減する構成については何ら考察していない。
特許文献２においては、パワーダウンモードにおいて、ワード線ドライバのリーク電流経路を遮断する。しかしながら、パワーダウンモード時において、リフレッシュに関連する回路として、ワード線ドライバへ常時高電圧が供給される。特許文献２は、ディープパワーダウンモードのように、リフレッシュに関連する回路に対しても電源電圧および内部電圧の供給を遮断する構成については何ら考察していない。また、ワード線ドライバへは、高電圧および接地電圧が供給されるだけである。高電圧、接地電圧および負電圧の３種類の電圧が供給されるドライバ構成において、スタンバイモード時の高電圧の電圧低下を抑制する構成については考慮していない。
また、特許文献２の構成においては、メモリセルトランジスタは、Ｎチャネルトランジスタである。通常、サブワード線に対して設けられるサブワード線ドライバは、対応のメインワード線の電圧に従ってサブワード線を駆動する。このサブワード線ドライバは、動作電源ノードにサブデコード信号を受ける。このサブデコード信号はスタンバイ状態においてはＬレベルである。従って、スタンバイサイクル時に、メインワード線の電圧がリーク電流により低下して、サブワード線ドライバのトランジスタのゲート電位が低下しても、サブワード線の電位は、上昇することはない。すなわち、特許文献２の構成においては、スタンバイサイクル時にメインワード線の電圧が低下しても、メモリセルのアクセストランジスタが浅いオン状態となってメモリセルの記憶データが消失する状態は生じる可能性は小さい。この特許文献２は、電源電圧および内部電圧の供給が停止されるディープパワーダウンモード時のメモリセルのデータ保持特性については何ら考慮していない。
それゆえ、この発明の目的は、ディープパワーダウンモードなどの低消費電流スタンバイモード時における消費電流をメモリセルのデータ保持特性を劣化させることなく低減することのできる半導体記憶装置を提供することである。
この発明の他の目的は、スタンバイモード時における消費電力を低減することのできるロジックとの混載に適した半導体記憶装置を提供することである。
この発明に係る半導体記憶装置は、要約すれば、内部電圧の供給が停止されるディープパワーダウンモードのスタンバイサイクル時、ワード線に伝達される電圧を伝達する電圧線の電圧低下を抑制する手段を設け、応じて、メモリセルトランジスタのゲート電圧の低下を抑制するものである。
この発明に従う半導体記憶装置は、１つの実施の形態においては、複数のサブブロックと、少なくとも第１および第２の電圧を生成するとともに、データ保持が行なわれるスタンバイモード時のスタンバイサイクル時に第１および第２の電圧の生成を停止する電源回路とを含む。複数のサブアレイの各々は、行列状に配列される複数のメモリセルを有する。メモリセルは、各々、記憶データのリフレッシュが必要である。電源回路は、スタンバイモード時、データ保持のために複数のメモリセルに対して連続して実行されるバーストリフレッシュの完了後のスタンバイサイクル時に、第１および第２の電圧の生成を停止する。
この一実施の形態に従う半導体記憶装置は、さらに、電源回路からの第１の電圧を複数のサブアレイに共通に伝達する第１のグローバル電圧線と、電源回路からの第２の電圧を複数のサブアレイに共通に伝達する第２のグローバル電圧線と、各サブアレイに対応して設けられる複数の第１および第２のローカル電圧線と、各サブブロックに対応して配置される複数の電圧設定回路とを含む。
各第１のローカル電圧線は、第１のグローバル電圧線に結合され、グローバル電圧線からの電圧を対応のサブブロック内に伝達する。電圧設定回路は、サブブロック選択信号に従って選択的に対応のサブブロックに対して配置される第２のローカル電圧線の電圧を、第２のグローバル電圧線上の電圧レベルに設定する。
この発明の一実施の形態においては、さらに、固定電圧を複数のサブブロックに対して共通に伝達するグローバル参照電圧線と、各サブブロックに対応して配置される複数のローカル参照電圧線が設けられる。サブアレイにおいては、メモリセル行に対応してワード線が配置される。各ワード線は、対応の行のメモリセルに接続される。
各サブアレイに対応してワード線ドライブ制御回路が設けられる。このワード線ドライブ制御回路は、各ワード線に対応して設けられる複数のワード線ドライバを含む。各ワード線ドライバは、初段のプリドライブ段と、対応のワード線を駆動するドライブ段とを含む。プリドライブ段は、行選択信号に従って対応のローカル参照電圧線上の電圧と第１のローカル電圧線上の第１の電圧の間で変化する信号を生成する。ドライブ段は、このプリドライブ段の出力信号に従って、対応のワード線を、第１のローカル電圧線上の電圧と第２のローカル電圧線上の電圧の一方を伝達する。
スタンバイサイクル時、少なくともグローバル参照電圧線とローカル参照電圧線とが分離されるとともに、リーク電流における第１のローカル電圧線の電圧低下を抑制する。この電源制御は、ドライブ電源制御回路により実行される。
スタンバイサイクル時において、ワード線を非選択状態に維持する第１のローカル電圧線の電圧レベル低下を抑制している。したがって、スタンバイモードモードにおいて内部電圧および電源電圧の供給が停止され、第１のグローバル電圧線が実効的にフローティング状態とされる場合においても、電圧低下を抑制して、ワード線を非選択電圧レベルに維持することができる。応じて、メモリセルの記憶データが消失するのを防止することができ、リフレッシュ時間を短くする必要がなく、スタンバイモードとしてディープパワーダウンモードを利用して消費電流を低減することができる。
［全体の構成］
図１は、この発明に従う半導体記憶装置が適用されるシステムＬＳＩの全体の構成を概略的に示す図である。図１において、システムＬＳＩ１においては、プロセッサ等のロジック回路ＬＧＣ１およびＬＧＣ２と、メモリ回路ＭＥＭ１−ＭＥＭ３と、アナログ回路ＡＮＧとが同一半導体チップ上に集積される。メモリ回路ＭＥＭ１−ＭＥＭ３は、一例として、ＤＲＡＭ、ＳＲＡＭおよび不揮発性ＲＡＭである。半導体チップ周辺にパッドＰＡＤが配置され、各回路ブロックに対し、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＧＮＤが個々に供給される。各回路ブロック個々にハイ側およびロー側電源電圧を供給することにより、各回路ブロックの動作を安定化させる。
このシステムＬＳＩ１が、ＬＣＤ（液晶表示装置）のコントローラの場合、アナログ回路ＡＮＧが、カメラからのアナログ画像データをデジタル画像データに変換するＡ／Ｄ変換回路を含む。
メモリ回路ＭＥＭ１は、大記憶容量のメモリであり、デジタル変換された画像データを格納する。メモリ回路ＭＥＭ１は、一例として、大記憶容量のＤＲＡＭで構成される。メモリ回路ＭＥＭ２は、たとえばＳＲＡＭであり、画素データの補間を行なう処理を実行するためのワーキング領域などとして利用される。メモリ回路ＭＥＭ３は、たとえばフラッシュメモリなどの不揮発性ＲＡＭであり、撮影画像の保持領域として用いられる。
ロジック回路ＬＧＣ２は、これらのメモリ回路ＭＥＭ１−ＭＥＭ３を利用して、図示しない液晶表示装置に対する画像の表示を実行する。
システムＬＳＩ１が、携帯機器に適用される場合、電池を電源として動作する。携帯機器において、たとえば携帯電話などにおいては待受け時間が長い。したがって、電池寿命の観点から、このようなスタンバイ状態時においても、できるだけ消費電流を低減することが要求される。本実施の形態においては、ＳＲＡＭに匹敵する低消費スタンバイ電流を、データを保持しつつ実現する混載ＤＲＡＭを提供する。以下、メモリ回路ＭＥＭ１として集積されたＤＲＡＭの構成について説明する。
［実施の形態１］
図２は、この発明の実施の形態１に従うメモリ回路ＭＥＭ１の全体の構成を概略的に示す図である。図２において、メモリ回路ＭＥＭ１は、行列状に配列される複数のメモリセルを有するメモリアレイ１５と、メモリアレイ１５との間でデータの授受を行なうＩ／Ｏ部（入出力部：データパス）２０と、メモリアレイ１５のメモリセルを選択／非選択状態へ駆動するアレイ駆動制御部２５とを含む。
メモリセルアレイ１５およびアレイ駆動制御部２５のより具体的な構成は後に説明する。ここでは、アレイ駆動制御部２５において設けられるドライブ電源制御部２７を代表的に示す。このドライブ電源制御部２７の大部分の回路は、電源制御回路３５から供給される電源電圧ＶＤＤＴを動作電源電圧として受けるが、一部の回路は、外部電源電圧ＶＤＤを受けて、ディープパワーダウンモードのスタンバイサイクルの間、メモリアレイ１５のメモリセルを非選択状態に維持する制御を行う。
Ｉ／Ｏ部２０は、外部から、直接、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＧＮＤを動作電源電圧として受ける。このＩ／Ｏ部２０は、メモリアレイ５に対する入出力データが６４ビットの場合、６４ビットの入力データＤＩＮ［６３：０］および出力データＱ［６３：０］を外部ロジック（図１に示すロジック回路ＬＧＣ２またはＬＧＣ１）との間で送受する。
Ｉ／Ｏ部２０は、また、電源管理部４０から出力される制御信号（パワーダウン指示信号）ＰＤ、／ＰＤを受ける。これらのパワーダウン指示信号ＰＤ、および／ＰＤに応答して、Ｉ／Ｏ部２０に対する外部電源電圧ＶＤＤおよびＧＮＤの供給が制御される。
メモリ回路ＭＥＭ１は、さらに、メモリアレイ１５、アレイ駆動制御部２５およびＩ／Ｏ部２０の動作を制御する制御部３０と、アレイ駆動制御部２５および制御部３０に対して動作電源電圧および内部電圧を供給する電源制御回路３５とを含む。
制御部３０においては、メモリアレイ１５におけるデータの書込／読出を制御する制御信号を発生する回路が含まれるが、図２においては、メモリアレイ１５に含まれるメモリセルの記憶データのリフレッシュ時にリフレッシュアドレスを生成するリフレッシュアドレスカウンタ１１を代表的に示す。リフレッシュ動作時、制御部３０は、電源管理部４０から出力されるリフレッシュ指示信号／ＳＲＥＦに応答して、電源管理部４０からの内部クロック信号ｉｎｔＣＬＫに同期してリフレッシュ動作を実行するようにアレイ駆動制御部２５に対して指示を与える。
制御部３０は、データの外部アクセスが行われる通常動作モード時においては、コマンドＣＭＤおよびアドレスＡＤＤに従って、内部クロック信号ｉｎｔＣＬＫに同期して、アレイ駆動制御部２５およびＩ／Ｏ部２０の動作を制御して、コマンドＣＭＤが指定する動作を実行させる。Ｉ／Ｏ部２０は、また、メモリアレイの選択されたメモリセルのデータの書込および読出を制御部３０の制御の下に実行する。
電源制御回路３５は、外部からのハイ側電源電圧ＶＤＤおよびロー側電源電圧ＧＮＤを受け、後に説明する電源管理部４０からの指示に従って、内部電圧ＶＰＰ、ＶＢＢ、ＶＣＰ、ＶＢＬ、およびＶＤＤＴを、メモリアレイ１５、アレイ駆動制御部２５および制御部３０に対して供給する。なお、この電源制御回路３５へは、ハイ側電源電圧として、Ｉ／Ｏ部２０に供給されるハイ側電源電圧ＶＤＤと同一電圧レベルの電圧が供給されるように示す。しかしながら、ハイ側電源電圧ＶＤＤに代えて、この電源電圧ＶＤＤよりも高い電源電圧ＶＤＤＨが、供給されてもよい。
電源管理部４０は、メモリ回路ＭＥＭ１における電源供給を管理するために周辺回路としてたとえばロジック回路等に設けられる。したがって、メモリ回路ＭＥＭ１においては、電源管理部４０をのぞく回路部、すなわちメモリアレイ１５、アレイ駆動制御部２５、Ｉ／Ｏ部２０、制御部３０、および電源制御回路３５が、ＤＲＡＭマクロ（以下、ＤＲＡＭコアと適宜称す）として、システムＬＳＩ内に配置される。
電源管理部４０は、システムＬＳＩ全体の動作タイミングを決定するロジック回路（ロジック回路ＬＧＣ２）内に設けることは特に要求されない。電源管理部４０は、ＤＲＡＭコアと同一半導体チップ上に、ＤＲＡＭコアの周辺に配置されていればよい。
電源管理部４０は、スタンバイモード指示信号ＳＴＢＹおよびクロック信号ＣＬＫに従って、Ｉ／Ｏ部２０および電源制御回路３５の電源供給を制御するとともに、制御部３０に対して内部クロック信号ｉｎｔＣＬＫを供給し、またメモリアレイ１５に対してリフレッシュ動作を指示するリフレッシュ指示信号／ＳＲＥＦを出力する。電源管理部４０は、また、スタンバイモード指示信号ＳＴＢＹのアサート時、与えられたクロック信号ＣＬＫを内部でカウントし、リフレッシュ指示信号／ＳＲＥＦを、予め設定された所定のリフレッシュ時間に基づいて所定のタイミングで出力する。
この電源管理部４０は、さらに、スタンバイモード指示信号ＳＴＢＹのアサートに従ってパワーダウン指示信号ＰＤ、／ＰＤをアサートしてＩ／Ｏ部２０に与える。
後にその構成は詳細に説明するが、電源制御回路３５は、電源管理部４０から与えられる制御信号（ウェークアップ信号）ＡＬＩＶＥ（／ＡＬＩＶＥ）に応答して、各内部電源電圧および内部電圧を発生する回路部へのハイ側電源電圧ＶＤＤの供給を制御する。
電源制御回路３５は、各種内部電圧を発生する回路に加えて、さらに、リフレッシュ動作の頻度を規定するリフレッシュクロックＰＨＹを発行するクロック発生回路１２と、内部電源電圧が所定の電圧レベルにあるかを検知するレベル検知回路１３とを含む。
リフレッシュクロック発生回路１２は、ＤＲＡＭコアのスタンバイモード（ディープパワーダウンモード）時、リフレッシュクロックＰＨＹを連続的に発生させる。リフレッシュクロックＰＨＹは、リフレッシュ動作を実行するサイクルを規定する。このリフレッシュクロックＰＨＹに従って、ＤＲＡＭコア（メモリ回路ＭＥＭ１）において、アレイ駆動制御部２５に含まれる行選択に関連するロウ系回路が動作し、メモリセルの記憶データのリフレッシュを実行する。
レベル検出回路１３は、内部電源電圧ＶＤＤＴのレベルを検出し、所定電圧レベル以上のときに電源レディー信号ＰＷＲ＿ＲＤＹをアサートする。この電源レディー信号ＰＷＲ＿ＲＤＹにより、低消費電流スタンバイモード（ディープパワーダウンモード；以下、単にスタンバイモードと称するときは、特に断らない限り、このディープパワーダウンモードを示す）。
制御部３０に含まれるリフレッシュアドレスカウンタ１１は、リフレッシュモード指示信号／ＳＲＥＦのアサート時、電源管理回路４０から与えられる内部クロック信号ｉｎｔＣＬＫに同期してリフレッシュアドレスを更新してアレイ駆動制御部２５に与える。このリフレッシュアドレスにより、リフレッシュ対象のメモリセルが指定される。
アレイ駆動制御部２５は、このリフレッシュ実行時、制御部３０に含まれるリフレッシュアドレスカウンタ１１から与えられるリフレッシュアドレスに基づいて、メモリアレイ１５の対応のアドレスのメモリセルに対してリフレッシュ動作を実行する。
なお、以下の各実施の形態においては、外部データの入出力を行なわずにデータ保持のみが行なわれるスタンバイモードについて説明する。一般的な、外部データ書込および外部データ読出の動作の詳細な説明は、省略する。
図３は、図２に示すＩ／Ｏ部（データバス）２０の構成を概略的に示す図である。図３において、Ｉ／Ｏ部２０は、グローバルデータ線のプリチャージおよび冗長置換等の制御を行なうデータ線制御部４１と、外部からの書込データに従って内部書込データを生成してグローバルデータバスを介してローカルデータ線対ＬＩＯＰへ伝達する書込ドライバ４２と、この選択メモリセルから読出されたデータを増幅する読出アンプ４３と、読出アンプ４３により増幅されたデータをさらに増幅して外部出力データを生成する出力部４４とを含む。
これらの回路４１−４４は、ハイ側ローカル電源線（以下、単にローカル電源線と称する）ＩＶＬ１とロー側ローカル電源線（以下、ローカル接地線と称す）ＩＧＬ１とから動作電源電圧を供給される。
ローカル電源線ＩＶＬ１は、ＰチャネルＭＯＳトランジスタＰＴ１を介して外部ハイ側電源電圧ＶＤＤを受ける。ローカル接地線ＩＧＬ１は、ＮチャネルＭＯＳトランジスタＮＴ１を介して外部からのロー側電源電圧ＶＳＳ（接地電圧ＧＮＤ）を受ける。ＭＯＳトランジスタＰＴ１およびＮＴ１は、それぞれ、パワーダウン指示信号ＰＤおよび／ＰＤのアサート時にオフ状態となり、ローカル電源線ＩＶＬ１およびローカル接地線ＩＧＬ１を高抵抗状態（フローティング状態）に維持する。
出力部４４は、その最終出力段に、常時、接地電圧ＶＳＳ（ＧＮＤ）が与えられ、パワーダウン指示信号ＰＤがアサートされると、その出力ノードを接地電圧ＧＮＤレベルに固定する。これにより、ロジック回路等に対する出力配線がフローティング状態となり、不安定な状態となるのを防止する。
パワーダウンモード時においては、これらの回路ブロック４１−４４においては、ハイ側電源ノードから接地ノードへ電流が流れる経路は遮断され、消費電流が低減される。
図４は、図２に示す電源制御回路３５に含まれる内部電圧を生成する部分の構成を概略的に示す図である。図４において、電源制御回路３５は、内部電圧ＶＰＰ、ＶＢＢ、ＶＣＰ、ＶＢＬおよびＶＤＤＴをそれぞれ生成する回路５１−５５を含む。ＶＰＰ発生回路５１およびＶＢＢ発生回路５２は、たとえば、チャージャポンプ回路で構成され、キャパシタのチャージャポンプ動作により、所定の電圧レベルの昇圧電圧（高電圧）ＶＰＰおよび負電圧ＶＢＤを発生する。
ＶＣＰ発生回路５３およびＶＢＬ発生回路５４は、それぞれ、メモリセル構造により決定される最適な電圧、および、メモリアレイ電源電圧ＶＤＤＴの１／２倍の中間電圧を、それぞれセルプレート電圧ＶＣＰおよびビット線プリチャージ電圧ＶＢＬとして生成する。
ＶＤＤＴ発生回路５５は、たとえば、降圧回路（ＶＤＣ）で構成され、基準電圧が規定する電圧レベルにメモリアレイ電源電圧ＶＤＤＴの電圧レベルを設定する。この内部電圧発生回路においては、さらに、基準電圧発生回路５６が設けられる。基準電圧発生回路５６からの基準電圧ＶＲＥＦに従って、各回路５１−５５の生成する電圧の電圧レベルが設定される。図４においては、基準電圧発生回路６６は、１つの基準電圧ＶＲＥＦを発生するように示す。しかしながら、各回路において、生成する電圧のレベルに応じて、異なる電圧レベルの基準電圧が与えられる。
これらの発生回路５１−５６は、ローカルハイ側電源線（ローカル電源線と以下称す）ＩＶＬ２およびローカルロー側電源線（以下、ローカル接地線と称す）ＩＧＬ２上の電圧を動作電源電圧として受ける。ローカル側電源線ＩＶＬ２は、ＰチャネルＭＯＳトランジスタＰＴ２を介して外部ハイ側電源ノードへ供給される。この外部ハイ側電源ノードへは、外部電源電圧ＶＤＤまたはＶＤＤＨが与えられる。ローカル接地線ＩＧＬ２は、ＮチャネルＭＯＳトランジスタＮＴ２を介してロー側電源ノード（接地ノード）に結合される。
これらのＭＯＳトランジスタＰＴ２およびＮＴ２は、ウェークアップ信号ＡＬＩＶＥのアサート時導通し、ローカル電源線ＩＶＬ２およびローカル接地線ＩＧＬ２に、それぞれハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳ（接地電圧ＧＮＤ）を伝達する。ウェークアップ信号ＡＬＩＶＥのネゲート時においては、ＭＯＳトランジスタＰＴ２およびＮＴ２はオフ状態であり、ローカル電源線ＩＶＬ２およびローカル接地線ＩＧＬ２は、それぞれ外部ハイ側電源ノードおよび外部ロー側電源（接地）ノードから分離される。したがって、パワーダウンモード時において、ウェークアップ信号ＡＬＩＶＥがネゲートされると、内部電圧発生回路においてハイ側電源ノードからロー側電源（接地）ノードへ電流が流れる経路は、遮断される。
各内部電源電圧発生回路の発生する電源電圧が所定電圧レベルに到達したかを、図２に示すレベル検出回路１３により検出し、図２に示す電源レディー信号ＰＷＲ＿ＲＤＹがアサートされて、メモリ回路に対するリフレッシュ動作または外部アクセスが許可される。
図５は、図２に示すメモリアレイ１５の構成の一例を概略的に示す図である。図５において、メモリアレイ１５は、複数のサブメモリアレイブロックＭＡ０−ＭＡｋに分割される。これらのサブメモリアレイブロックＭＡ０−ＭＡｋ各々において、メモリセルが行列状に配列される。
サブメモリアレイブロックＭＡ０−ＭＡｋに対応してセンスアンプ帯ＳＡ０−ＳＡｋ＋１が設けられる。これらのセンスアンプ帯ＳＡ１−ＳＡｋは、隣接サブメモリアレイブロックにより共有される。センスアンプ帯ＳＡ０およびＳＡｋ＋１は、それぞれ、サブメモリアレイブロックＭＡ０およびＭＡｋに対して設けられる。１つのサブメモリアレイブロックＭＡｉ（ｉ＝０−ｋ）の両側に配置されるセンスアンプ帯により、サブメモリアレイブロックＭＡ０ｉのメモリセルデータの検知および増幅が行なわれる。
図２に示すアレイ駆動制御部２５は、メモリアレイ１５に対して設けられる行デコード回路６０および列デコード回路６２を含む。行デコード回路６０は、アドレス信号ＡＤＤに含まれるロウアドレスビットＲＡ０−ＲＡｉに従って、サブメモリアレイブロックＭＡ０−ＭＡｋにおける行選択動作を実行する。この行デコード回路６０により、１または複数のサブメモリアレイブロックが並行して選択され、選択サブメモリアレイブロック内において、メモリセル行の選択およびメモリセルデータの検知および増幅が行なわれる。
列デコード回路６２は、アドレス信号ＡＤＤに含まれる列アドレスビットＣＡ０−ＣＡｉに従って、サブメモリアレイブロックＭＡ０−ＭＡｋに共通に列選択信号を生成する。
図６は、図５に示すサブメモリアレイブロックＭＡｊおよびセンスアンプ帯ＳＡｊの構成を概略的に示す図である。図６において、サブメモリアレイブロックＭＡｊにおいて、メモリセルＭＣが行列状に配列される。メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルの各列に対応してビット線対ＢＬ、／ＢＬが配置される。
センスアンプ帯ＳＡｊにおいては、ビット線対ＢＬ、／ＢＬ各々に対応して、列選択ゲート２１、センスアンプ２２およびイコライザ２３が設けられる。列選択ゲート２１は、列デコード回路６２から列選択線ＣＳＬ上に伝達される列選択信号に従って導通し、導通時、対応のビット線ＢＬおよび／ＢＬを、ローカルデータ線ＬＩＯおよび／ＬＩＯに電気的に接続する。ローカルデータ線ＬＩＯおよび／ＬＩＯは、ローカルデータ線対ＬＩＯＰを構成し、１ビットのデータを転送する。このローカルデータ線対ＬＩＯＰが、サブメモリアレイブロックＭＡ０−ＭＡｋに共通に設けられるグローバルデータバスに結合される（この部分は示していない）。
センスアンプ２２は、交差結合されるインバータ対を含み、センスアンプ活性化信号ＳＥおよび／ＳＥに従って活性化され、対応のビット線ＢＬおよび／ＢＬの電圧差を検知し、増幅し、ラッチする。イコライザ２３は、ビット線イコライズ指示信号ＢＬＥＱに従って、対応のビット線ＢＬおよび／ＢＬへ中間電圧ＶＢＬを供給し、かつ中間電圧レベルにイコライズする。
列デコード回路６２およびセンスアンプ２２へは、ハイ側電源電圧として、電源電圧ＶＤＤＴが与えられる。行デコード回路６０へは、高電圧ＶＰＰおよび負電圧ＶＢＤが、ハイ側およびロー側電源電圧として供給される。
図７は、図６に示すメモリセルＭＣの構成の一例を示す図である。図７において、メモリセルＭＣは、キャパシタＣＣと、アクセストランジスタＡＴとを含む。キャパシタＣＣは、ＰチャネルＭＯＳトランジスタで構成され、そのゲートにセルプレート電圧ＶＣＰを受け、不純物領域が共通にソースノードＳＮに接続される。アクセストランジスタＡＴも、同様、ＰチャネルＭＯＳトランジスタで構成され、ワード線ＷＬ上の信号電圧に従って選択的に導通し、導通時、ストレージノードＳＮを対応のビット線ＢＬに電気的に接続する。
メモリアレイにおいて、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬおよび／ＢＬの一方の間に接続される。ビット線ＢＬおよび／ＢＬが、いわゆる折返しビット線構成を有する。このメモリセルＭＣは１ビットのデータを記憶する。しかしながら、２セル／ビット−ＤＲＡＭ（ツインセルＲＡＭ）などのように、ビット線ＢＬおよび／ＢＬにそれぞれ接続される２つのメモリセルにより１ビットのデータを記憶する構成が用いられてもよい。
汎用ＤＲＡＭにおいては、メモリセルキャパシタＣＣの占有面積を低減するため、三次元構造にメモリセルキャパシタが形成され、その製造プロセスの工程が複雑化している。一方、混載ＤＲＡＭは、ＣＭＯＳプロセスをベースとするロジック回路と同一半導体チップ上に形成される。したがって、ロジック回路と混載ＤＲＡＭは、同一の製造プロセスを用いて形成することが要求される。また、ロジック回路部とのＤＲＡＭコアのメモリセルアレイ部との段差をできるだけ小さくすることが必要とされる。このため、メモリセルキャパシタとして、ＰＭＯＳトランジスタを用い、いわゆるプレーナ型キャパシタを利用する。アクセストランジスタＡＴが、ＰチャネルＭＯＳトランジスタで構成される。
アクセストランジスタＡＴは、ロジック回路と同一製造プロセスで構成されるロジックトランジスタ（ロジック回路のトランジスタと同一構造のトランジスタ）である。プロセスの微細化に伴って、混載ＤＲＡＭにおいて素子サイズが低減されると、アクセストランジスタＡＴのサイズも低減され、応じて、しきい値電圧の絶対値が低下し、オフリーク電流を無視することができなくなる。このため、ワード線ＷＬは、非選択時に高電圧ＶＰＰレベルに設定され、選択時に負電圧ＶＢＢＬレベルに設定される。アクセストランジスタＡＴのしきい値電圧の絶対値をＶｔｈｐとすると、この電圧ＶＢＢは、以下のレベルに設定される。
ＶＢＢ＝ＧＮＤ−Ｖｔｈｐ．
通常、しきい値電圧の絶対値Ｖｔｈｐは、０．２ないし０．５Ｖの範囲である。ビット線ＢＬ（および／ＢＬ）の電圧振幅は、ハイ側電源電圧（以下、電源電圧と称す）ＶＤＤＴとロー側電源電圧（以下、接地電圧と称す）ＧＮＤの間である。したがって、ワード線ＷＬを選択時に負電圧ＶＢＢレベルに設定することにより、ビット線ＢＬ上の接地電圧ＧＮＤレベルの電圧をストレージノードＳＮに伝達することができる。一方、ワード線ＷＬの非選択時、その電圧レベルをメモリアレイ電源電圧ＶＤＤＴよりも適当に高い電圧ＶＰＰに設定する。これにより、ストレージノードＳＮおよびビット線ＢＬの電圧レベルがメモリアレイ電源電圧ＶＤＤＴの場合であっても、アクセストランジスタＡＴのゲート−ソース間は逆バイアス状態とされ、オフリーク電流を抑制する。
ストレージノードＳＮに、記憶データに応じた電荷が蓄積される。ＭＯＳキャパシタをメモリセルキャパシタＣＣとして利用する場合、ストレージノードＳＮは、チャネル領域に形成される反転層を含む（Ｈデータ記憶時）。Ｌデータ記憶時、メモリセルキャパシタＣＣは、容量値が小さくなる。したがって、このメモリセルキャパシタＣＣの保持電荷を保持するには、アクセストランジスタＡＴのオフリーク電流を十分に抑制することが必要となる。このメモリセルキャパシタＣＣの保持電荷が、リーク電流により流出するため、所定期間で、リフレッシュ動作が行なわれ、記憶データの再書込が行なわれる。
このリフレッシュ動作においては、以下の動作が行われる。図２に示す制御部３０に含まれるリフレッシュアドレスカウンタ１１が、リフレッシュクロックＰＨＹに同期してカウントアップ動作を行なうことにより、リフレッシュアドレスを生成する。このリフレッシュアドレスに従って、メモリアレイ１５においてワード線ＷＬが１または複数本単位で順次選択され、選択行のメモリセルキャパシタＣＣと対応のビット線ＢＬまたは／ＢＬが電気的に結合される。ビット線ＢＬおよび／ＢＬは、このデータの内部読出時、イコライズ２３によるプリチャージ電圧ＶＢＬへのプリチャージは完了している。したがって、ワード線選択時、このビット線ＢＬおよび／ＢＬの電圧レベルが、メモリセルＭＣの記憶データに応じてプリチャージ電圧ＶＢＬから変化する。センスアンプ２２をセンスアンプ活性化信号ＳＥおよび／ＳＥにより活性化させ、このビット線ＢＬおよび／ＢＬの電圧差を検知し増幅する。高電位側のビット線がセル電源電圧ＶＤＤＴレベルにまで駆動され、他方の低電位側のビット線が、接地電圧ＧＮＤレベルまで駆動される。このセンスアンプ２２によるビット線ＢＬおよび／ＢＬの電圧のフルスイングにより、アクセストランジスタＡＴを介して再びストレージノードＳＮに、メモリ電源電圧ＶＤＤＴまたは接地電圧ＧＮＤが伝達される。これにより、メモリセルＭＣの記憶データをリフレッシュすることができる。
図８は、図５および図６に示す行デコード回路の構成を概略的に示す図である。図８において、メモリアレイは、複数のサブブロックＭＢ０−ＭＢｋに分割される。サブブロックＭＢ０−ＭＢｋは、その内部構成は同一であるため、図８においては、サブブロックＭＢ０における行選択に関連する部分の構成を代表的に示す。
サブブロックＭＢ０において、ワード線ＷＬ＜０＞−ＷＬ＜ｍ＞が設けられる。行デコード回路は、行デコーダ６４と、ワード線ＷＬ＜０＞−ＷＬ＜ｍ＞それぞれに対応して設けられるワード線ドライバＷＶ０−ＷＬｍとを含む。選択サブブロックにおいて１つのワード線が選択状態へ駆動される。ここで、選択ワード線の電圧レベルは、負電圧ＶＢＢレベルである。
電源制御回路３５からの高電圧ＶＰＰは、ノード６５を介してサブブロックＭＢ０−ＭＢｋに共通に、グローバル高電圧線（第１のグローバル電圧線）６６を介して与えられる。サブブロックＭＢ０−ＭＢｋ各々において、高電圧ノード６５からグローバル高電圧線６６を介して高電圧ＶＰＰを受け、内部のローカル高電圧線（第１のローカル電圧線）６７上に伝達する。
一方、電源制御回路３５からの負電圧ＶＢＢは、ノード６８からグローバル負電圧線（第２のグローバル電圧線）６９を介してサブブロックＭＢ０−ＭＢｋ各々に供給される。サブブロックＭＢ０−ＭＢｋ各々においては、負電圧ＶＢＢは、負電圧設定回路７０を介してローカル負電圧線７１および行デコーダ６４に伝達される。この負電圧設定回路７０へは、また、グローバル接地線（グローバル参照電圧線）７２を介してロー側電源電圧ＶＳＳ（接地電圧ＧＮＤ）が与えられる。
負電圧設定回路７０は、対応のサブブロックが選択された場合、このサブブロック内のローカル負電圧線（第２のローカル電圧線）７１に、グローバル負電圧線６９からの負電圧ＶＢＢを供給する。対応のサブブロックの非選択時には、負電圧設定回路７０は、対応のローカル負電圧線７１の上限の電圧レベルをロー側電源電圧レベル（ＶＳＳ＋Ｖｔｈｎ；ＶｔｈｎはＮチャネルＭＯＳトランジスタのしきい値電圧）以下にクランプする。
選択されたサブブロックに対してのみ、負電圧ＶＢＢを供給して、アドレス指定された行に対応するワード線上に負電圧ＶＢＢを伝達することにより、負電圧ＶＢＢについての消費電流を低減する。
ローカル負電圧線７１およびローカル高電圧線６７は、それぞれワード線ドライバＷＶ０−ＷＶｍに結合され、それぞれロー側およびハイ側動作電源電圧を供給する。
サブブロックＭＢ０−ＭＢｋ各々において、さらに、図２に示すドライブ電源制御回路２７に含まれる高圧電源制御回路７５が設けられる。高圧電源制御回路７５は、モード指示信号ＭＯＤＥがパワーダウンモード時のスタンバイサイクルを示すとき、ローカル高電圧線６７の電圧低下を抑制するように、電源接続構成を調整する。高圧電源制御回路７５は、後にその詳細構成は説明するが、ワード線ドライバＷＶ０−ＷＶｍを介してワード線ＷＬ＜０＞−ＷＬ＜ｍ＞上の高電圧ＶＰＰがリークして低下するのを抑制する。
図９は、図８に示す負電圧設定回路７０の構成の一例を示す図である。図９において、負電圧設定回路７０は、サブブロック選択信号ＲＢＳを受けるインバータＩＶ１と、インバータＩＶ１の出力信号を受けるインバータＩＶ２と、インバータＩＶ２の出力信号に従ってグローバル負電圧線６９をローカル負電圧線７１に結合するＮチャネルＭＯＳトランジスタＮＱ３と、ローカル負電圧線７１の電圧ＶＮＥＧＢをクランプするＮチャネルＭＯＳトランジスタＮＱ４を含む。
インバータＩＶ１は、メモリセル電源電圧ＶＤＤＴとグローバル接地線７２上のロー側電源電圧（以下、接地電圧と称す）ＶＳＳを動作電源電圧として受ける。インバータＩＶ１は、ＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１を含む。ＭＯＳトランジスタＮＱ１のバックゲートは、グローバル接地線７２に結合される。
インバータＩＶ２は、ＰチャネルＭＯＳトランジスタＰＱ２とＮチャネルＭＯＳトランジスタＮＱ２とを含み、メモリセル電源電圧ＶＤＤＴおよびグローバル負電圧線６９上の負電圧ＶＢＢを動作電源電圧として受ける。ＭＯＳトランジスタＮＱ２のバックゲートは、また、グローバル負電圧線６９に結合される。
ＮチャネルＭＯＳトランジスタＮＱ３は、そのバックゲートがグローバル負電圧線６９に接続され、インバータＩＶ２の出力信号がＨレベルのとき導通し、負電圧ＶＢＢを、ワード線ドライバのロー側電源電圧ＶＮＥＧＢとしてローカル負電圧線７１上に伝達する。
ＮチャネルＭＯＳトランジスタＮＱ４は、ゲートおよびドレインが、ローカル負電圧線７１に接続され、そのソースがローカル接地線７７上の接地電圧ＶＳＳ１を受ける。このローカル接地線７７は、図８に示す高圧電源制御回路７５により、グローバル接地線７２との接続が切換えられ、また、その電圧レベルが調整される（この構成については後に説明する）。したがって、ＭＯＳトランジスタＮＱ４は、そのしきい値電圧をＶｔｈｎとすると、ローカル負電圧線７１の電圧ＶＮＥＧＢの上限電圧を、電圧ＶＳＳ１＋Ｖｔｈｎに設定する。このＭＯＳトランジスタＮＱ４のクランプ動作により、スタンバイサイクル時においてローカル負電圧線７１上の電圧ＶＮＥＧＢが、リーク電流により上昇して、ワード線ドライバにおいて誤動作が生じるのを防止する。
対応のサブブロックが非選択状態（スタンバイ状態）のとき、ブロック選択信号ＲＢＳはＬレベルである。この状態においては、インバータＩＶ１において、ＭＯＳトランジスタＰＱ１がオン状態、ＭＯＳトランジスタＮＱ１がオフ状態である。したがって、インバータＩＶ１の出力信号は、メモリセル電源電圧ＶＤＤＴレベルのＨレベルとなる。インバータＩＶ２においては、したがって、ＭＯＳトランジスタＰＱ２がオフ状態、ＭＯＳトランジスタＮＱ２がオン状態であり、負電圧ＶＢＢレベルの信号がインバータＩＶ２から出力される。この状態においては、ＭＯＳトランジスタＮＱ３は、ゲートおよびソースが同一電圧レベルでありオフ状態にされ、ローカル負電圧線７１とグローバル負電圧線６９とは分離される。この状態においては、前述のように、ローカル負電圧線７１上の電圧ＶＮＥＧＢの電圧の上限値が、ＶＳＳ１＋Ｖｔｈｎにクランプされる。
ブロック選択信号ＲＢＳがＨレベルであり、対応のサブブロックにおいて、メモリセルの選択動作が行なわれるとき、インバータＩＶ１の出力信号は接地電圧ＶＳＳレベルのＬレベルとなる。ＭＯＳトランジスタＮＱ２のしきい値電圧は、｜ＶＳＳ−ＶＢＢ｜以上であり、ＭＯＳトランジスタＮＱ２は、この状態ではオフ状態となる。インバータＩＶ２の出力信号はメモリセル電源電圧ＶＤＤＴレベルとなり、ＭＯＳトランジスタＮＱ３がオン状態となる。応じて、ローカル負電圧線７１とグローバル負電圧線６９が電気的に結合され、ローカル負電圧線７１上の電圧（以下、ローカル負電圧と称す）ＶＮＥＧＢが、負電圧ＶＢＢレベルに設定される。このときには、ＭＯＳトランジスタＮＱ４は、ゲート−ソース間が逆バイアス状態であり、オフ状態を維持する。
図１０は、図８に示す行デコーダ６０およびワード線ドライバＷ０−ＷＶｍの構成の一例を示す図である。図１０においては、１つのワード線ＷＬに対応して設けられる構成を代表的に示す。
行デコーダ６４は、ワード線ＷＬ各々に対応して設けられる単位デコーダＤＥＣを含む。この単位デコーダＤＥＣは、ロウプリデコード信号ＸａおよびＸｂを受ける２入力ＮＡＮＤゲートＮＧ１と、プリデコード信号Ｘｃに従ってＮＡＮＤゲートＮＧ１の出力信号をノードＮＡに伝達するＮチャネルＭＯＳトランジスタＮＱ１０を含む。
プリデコード信号Ｘａ−Ｘｃは、図示しないプリデコード回路（たとえば図２に示す制御部３０に含まれる）においてアドレス信号ＡＤＤをプリデコードして生成される。プリデコード信号Ｘａ−Ｘｃは、それぞれ、メモリセル電源電圧ＶＤＤＴと接地電圧ＶＳＳの間で変化する。ＮＡＮＤゲートＮＧ１には、ハイ側電源電圧としてメモリセル電源電圧ＶＤＤＴが供給される。
ワード線ドライバＷＶは、リセット信号ＲＳＴ＿ｎに従ってノードＮＡを高電圧ＶＰＰレベルにプリチャージするＰチャネルＭＯＳトランジスタＰＱ１０と、ノードＮＡおよびＮＢの高電位のノードの電位をラッチする交差結合されるＰチャネルＭＯＳトランジスタＰＱ１１およびＰＱ１２を含む。この高電圧ＶＰＰは、各サブブロックに対応して配置されるローカル高電圧線６７を介して供給される。リセット信号ＲＳＴ＿ｎは、スタンバイ状態においてＬレベルに設定される。
ＭＯＳトランジスタＰＱ１１は、ローカル高電圧線６７とノードＮＡの間に接続されかつそのゲートがノードＮＢに接続される。ＭＯＳトランジスタＰＱ１２は、ローカル高電圧線６７とノードＮＢの間に接続され、そのゲートがノードＮＡに接続される。
ワード線ドライバＷＶは、さらに、ノードＮＡの電位に従ってノードＮＢとローカル接地線７７とを電気的に結合するＮチャネルＭＯＳトランジスタＮＱ１１と、ブロック選択回路８０の出力信号に従ってノードＮＢの電圧を伝達するＰチャネルＭＯＳＰＱ１３と、ＭＯＳトランジスタＰＱ１３を介して伝達される信号に従ってワード線ＷＬを駆動するドライブ段ＤＳＧを含む。
ブロック選択回路８０は、ブロック選択信号ＲＢＳとワード線駆動タイミング信号ＡＳＤがともにアサートされると、Ｌレベルの信号を出力する。ブロック選択信号は、例えば、図２に示す制御部３０に含まれるブロックデコーダからアドレス信号をデコードして生成される。
ワード線ドライブ段ＤＳＧは、ノードＮＢの電圧に従ってワード線ＷＬをローカル高電圧線６７に電気的に結合するＰチャネルＭＯＳトランジスタＰＱ１４と、交差結合されるＮチャネルＭＯＳトランジスタＮＱ１２およびＮＱ１３と、ワード線ＷＬとローカル接地線（ローカル参照電圧線）７７の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１４およびＮＱ１５を含む。
ＭＯＳトランジスタＮＱ１２は、ローカル負電圧線７１とＭＯＳトランジスタＰＱ１３の間に接続されかつそのゲートがワード線ＷＬに接続される。ＭＯＳトランジスタＮＱ１３は、ワード線ＷＬとローカル負電圧線７１との間に接続されかつそのゲートがＭＯＳトランジスタＰＱ１３に結合される。ＭＯＳトランジスタＮＱ１２およびＮＱ１３のバックゲート（基板領域）へは、グローバル負電圧線６９からの負電圧ＶＢＢが供給される。
ＭＯＳトランジスタＮＱ１４は、ノードＮＢの電圧レベルに従って再び導通し、ＭＯＳトランジスタＮＱ１５は、ブロックデコード８０の出力信号に従って選択的に導通する。これらのＭＯＳトランジスタＮＱ１４およびＮＱ１５のバックゲートにも、グローバル負電圧線６９からの負電圧ＶＢＢが供給される。
図１１は、図１０に示す単位デコーダＤＥＣおよびワード線ドライバＷＤのワード線選択時の動作を示す信号波形図である。以下、図１１を参照して、図１０に示すワード線選択部の動作について説明する。
スタンバイ状態においては、リセット信号ＲＳＴ＿ｎはＬレベルである。以下の説明において、スタンバイ状態は、通常動作モード時のスタンバイサイクルおよびディープパワダウンモード時のリフレッシュ期間の間のスタンバイサイクル両者を示す。
スタンバイ状態においては、プリデコード信号ＸｃもＬレベルであり、単位デコーダＤＥＣにおいて、ＭＯＳトランジスタＮＱ１０はオフ状態である。したがって、ローカル高電圧線６７上の高電圧ＶＰＰが、ＭＯＳトランジスタＰＱ１０のしきい値電圧の絶対値以上あればＭＯＳトランジスタＰＱ１０がオン状態となり、ノードＮＡが、ローカル高電圧線６７上の電圧ＶＰＰレベルにプリチャージされる。なお、このワード線ドライバの説明では、説明を簡単にするため、高電圧ＶＰＰの電圧レベルは、メモリセル電源電圧ＶＤＤＴよりも高い電圧レベルに安定に維持されており、また、負電圧ＶＢＢおよびＶＮＥＧＢも、その電圧レベルは安定に維持されている場合を考える。
ブロック選択回路８０の出力信号は、ブロック選択信号ＲＢＳがＬレベルであるため、Ｈレベルである。したがって、ＭＯＳトランジスタＰＱ１３はオフ状態である。ノードＮＢは、ノードＮＡが高電圧ＶＰＰレベルであるため、ＭＯＳトランジスタＮＱ１１により、ローカル接地線７７上の電圧ＶＳＳ１（＝ＶＳＳ）レベルである。ノードＮＢのＬレベルの電圧に従って、ＭＯＳトランジスタＰＱ１４がオン状態となり、ワード線ＷＬは、ローカル高電圧線６７に電気的に結合され、その電圧レベルは、高電圧ＶＰＰレベルである。ノードＮＣは、ブロック選択回路８０の出力信号に従ってＨレベル（メモリセル電源電圧ＶＤＤＴレベル）であり、ＭＯＳトランジスタＮＱ１５はオン状態である。しかしながら、ＭＯＳトランジスタＮＱ１４は、ノードＮＢ上の電圧に従ってオフ状態であり、ワード線ＷＬは高電圧ＶＰＰレベルに充電される。
このとき、ＭＯＳトランジスタＮＱ１２がオン状態、ＭＯＳトランジスタＮＱ１３がオフ状態である。したがって、ワード線ＷＬからＭＯＳトランジスタＮＱ１３を介してのローカル負電圧線７１へのリーク経路は遮断されまたワード線ＷＬからローカル接地線７７へのリーク経路も遮断される。ＭＯＳトランジスタＮＱ１２のドレインノードは、ローカル負電圧ＶＮＥＧＢレベルに維持される。
外部から、メモリセル選択指示が与えられるとアクティブサイクルが始まる。このアクティブサイクルが始まると、リセット信号ＲＳＴ＿ｎが高電圧ＶＰＰレベルに駆動され、ワード線ドライバＷＶにおいてＭＯＳトランジスタＰＱ１０がオフ状態となる。また、与えられたアドレス信号に含まれるブロックアドレスに従ってブロック選択信号ＲＢＳが、選択サブアレイブロックに対してアサートされ、その電圧レベルが、メモリセル電源電圧ＶＤＤＴレベルに上昇する。しかしながら、このときにはまだ、ワード線駆動タイミング信号ＡＳＤはネゲート状態であり、ブロック選択回路８０の出力信号はＨレベルである。
次いで、プリデコード信号ＸａおよびＸｂが確定状態となり、その後、プリデコード信号Ｘｃが確定状態となる。これらのプリデコード信号Ｘａ−ＸｃがすべてＨレベルのとき、対応のワード線が指定される。この状態において、単位デコーダＤＥＣにおいて、ＭＯＳトランジスタＮＱ１０がオン状態となり、ノードＮＡが、ＮＡＮＤゲートＮＧ１により、Ｌレベル（接地電圧レベル）に駆動される。応じて、ワード線ドライバＷＶにおいてＭＯＳトランジスタＰＱ１２がオン状態へ移行し、ノードＮＢの電圧レベルが高電圧ＶＰＰレベルに上昇し、ドライブ段ＤＳＧのＭＯＳトランジスタＰＱ１４がオフ状態となる。このとき、また、ノードＮＢのＨレベルの電圧に従って、ＭＯＳトランジスタＮＱ１４がオン状態となり、ワード線ＷＬが、ローカル負電圧線７７に結合され、その電圧レベルが接地電圧（ＶＳＳ１＝ＶＳＳ）にまで放電される。
続いて、ワード線駆動タイミング信号ＡＳＤがアサートされ、ブロック選択回路８０の出力信号がＬレベルとなり、ＭＯＳトランジスタＮＱ１５がオフ状態となる。ノードＮＢは高電圧ＶＰＰレベルであり、ＭＯＳトランジスタＰＱ１３がオン状態となり、ＭＯＳトランジスタＮＱ１３のゲート電圧が高電圧ＶＰＰレベルのＨレベルとなる。これにより、ワード線ＷＬが、ローカル負電圧線７１上の負電圧ＶＮＥＢＧレベルまで駆動される。
このワード線ＷＬの負電圧レベルへの駆動時、ブロック選択回路８０の出力信号に従って、ＭＯＳトランジスタＮＱ１５がオフ状態である。したがって、ワード線ＷＬとローカル接地線７７とは分離されており、負電圧ＶＢＢが接地線に伝達されるのが防止される。
負電圧ＶＢＢと接地電圧ＶＳＳ１（＝ＶＳＳ）の電圧差の絶対値は、ＭＯＳトランジスタＮＱ１５のしきい値電圧以下である。従って、たとえＭＯＳトランジスタＮＱ１５にワード線ＷＬから負電圧ＶＢＢが伝達されても、ＭＯＳトランジスタＮＱ１５はオフ状態を維持する。
この状態で、ワード線ＷＬに接続されるメモリセルのアクセストランジスタ（ＰチャネルＭＯＳトランジスタ）が導通し、メモリセルデータの読出または書込が実行される。
アクティブサイクルが完了すると、ブロック選択信号ＲＢＳがネゲートされ、またプリデコード信号Ｘａ−ＸｃもＬレベルに立下がり、またワード線駆動タイミング信号ＡＳＤのネゲートされる。これにより、単位デコーダＤＥＣにおいてＭＯＳトランジスタＮＱ１０がオフ状態となり、また、ノードＮＡが、ＭＯＳトランジスタＰＱ１０により高電圧ＶＰＰレベルに充電される。応じて、ＭＯＳトランジスタＮＱ１１がオン状態、ＭＯＳトランジスタＰＱ１２がオフ状態となり、ノードＮＢがローカル負電圧線７７上の電圧（ＶＳＳ１＝ＶＳＳ）に放電される。ドライブ段ＤＳＧのＭＯＳトランジスタＰＱ１４がオン状態となり、ワード線ＷＬが再び高電圧ＶＰＰレベルに駆動される。このとき、ブロック選択回路８０の出力信号はＨレベルであり（メモリセル電源電圧レベル）、ＭＯＳトランジスタＰＱ１３はオフ状態を維持する。
ＭＯＳトランジスタＮＱ１２がワード線ＷＬの電位に従ってオン状態となり、ＭＯＳトランジスタＮＱ１３のゲートへ負電圧ＶＮＧＢが伝達されてオフ状態となる。これにより、ワード線ＷＬは、高電圧ＶＰＰレベルに維持される。
なお、ＭＯＳトランジスタＮＱ１５において、バックゲートに負電圧ＶＢＢが与えられている。したがって、ＭＯＳトランジスタＮＱ１５のバックゲート−ソース間のＰＮ接合が順方向にバイアスされるのを防止するために、負電圧ＶＢＢと接地電圧ＶＳＳ１の電圧レベルは、ＰＮ接合のビルトイン電圧以下の電圧レベル（たとえば０．２〜０．６Ｖ）のレベルに設定される。
また、アクティブサイクル時、プリデコード信号ＸｃがＨレベルであり、かつプリデコード信号ＸａおよびＸｂの少なくとも一方がＬレベルのときには、ＮＡＮＤゲートＮＤ１の出力信号はメモリ電源電圧ＶＤＤＴレベルのＨレベルである。このとき、ノードＮＡのＨレベルの電圧に従ってＭＯＳトランジスタＮＱ１１がオン状態となり、ノードＮＢが接地電圧レベルに維持され、応じてＭＯＳトランジスタＰＱ１１がオン状態となる。したがって、ノードＮＡは、高電圧ＶＰＰレベルに維持される。単位デコーダＤＥＣにおいてＭＯＳトランジスタＮＱ１０のゲートは、メモリセル電源電圧ＶＤＤＴレベルである。したがって、ノードＮＡが高電圧ＶＰＰレベルに駆動されても、ＭＯＳトランジスタＮＱ１０がデカップルトランジスタとして動作し、高電圧ＶＰＰがノードＮＡから単位デコーダＤＥＣのＮＡＮＤゲートＮＧ１の出力部へ伝達されるのは防止される。
図１０に示すワード線ドライバＷＶの構成においては、ワード線ＷＬの選択状態への移行時、接地電圧レベルおよび負電圧レベルの２段階の駆動を行なっている。これにより、ワード線ＷＬ上の高電圧ＶＰＰによる充電電荷が、ローカル負電圧線７１へ流れ込み、この負電圧ＶＮＥＧＢにノイズが発生するのを抑制する。また、ワード線選択時の放電電流を吸収するために、負電圧発生回路の消費電流が増大するのを抑制する。
［ワード線駆動部の変更例］
図１２は、図８に示す行デコーダ６４およびワード線ドライバＷＶ０−ＷＶｍの変更例の構成を示す図である。図１２に示す行デコーダ６４においては、単位デコーダＤＥＣに対し、ブロック選択信号ＲＢＳが与えられる。ブロック選択信号ＲＢＳがアサートされたサブアレイブロックにおいて単位デコーダＤＥＣがイネーブルされて、プリデコード信号のデコードを行なう。
ワード線ドライバＷＶ０においては、ドライブ段ＤＳＧ前段のＰチャネルＭＯＳトランジスタＰＱ１３のゲートが、ローカル接地線７７に結合される。また、ワード線ＷＬに対しては、接地電圧へ放電するＮチャネルＭＯＳトランジスタＮＱ１４およびＮＱ１５は設けられない。ワード線ＷＬは、高電圧ＶＰＰと負電圧ＶＮＥＧＢの間で変化する。
図１２に示すワード線ドライバＷＶの他の構成は、図１０に示すワード線ドライバＷＶの構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
図１３は、図１２に示す単位デコーダＤＥＣおよびワード線ドライバＷＶの動作を示すタイミング図である。以下、図１３を参照して、図１２に示す単位デコーダＤＥＣおよびワード線ドライバＷＶの動作について簡単に説明する。
スタンバイ状態においては、ワード線ドライバＷＶにおいて、ノードＮＡが、ＭＯＳトランジスタＰＱ１０により、高電圧ＶＰＰレベルに維持される。したがって、ノードＮＢは、ＭＯＳトランジスタＮＱ１１によりローカル負電圧線７７上の電圧ＶＳＳ１（＝ＶＳＳ）レベルに維持される。応じて、ＭＯＳトランジスタＰＱ１４がオン状態であり、ワード線ＷＬは、ローカル高電圧線６７上の電圧ＶＰＰレベルに維持される。この状態において、ＭＯＳトランジスタＮＱ１２がオン状態であり、ＭＯＳトランジスタＮＱ１３は、ゲートにＭＯＳトランジスタＮＱ１２を介して負電圧ＶＮＥＧＢを受けて、オフ状態にある。ＭＯＳトランジスタＰＱ１３は、そのソースノードが負電圧ＶＮＥＧＢレベルとなる。ノードＮＢが接地電圧レベルであり、ゲートに、ローカル負電圧線７７上の電圧ＶＳＳ１を受けていても、ＭＯＳトランジスタＰＱ１３は、オフ状態を維持する。したがって、ローカル負電圧線７１とローカル負接地線７７が確実に分離される。
アクティブサイクルが始まると、リセット信号ＲＳＴ＿ｎがＨレベルとなり、ＭＯＳトランジスタＰＱ１０がオフ状態となる。このときまだ、ノードＮＡがＭＯＳトランジスタＰＱ１１により高電圧ＶＰＰレベルに維持される。ブロック選択信号ＲＢＳがアサートされて、選択サブブロックにおいて、プリデコード信号Ｘａ−Ｘｃがそれそれぞれ確定状態となる。この状態で、プリデコード信号Ｘａ−ＸｃがすべてＨレベルとなると、単位デコーダＤＥＣの出力信号がＬレベルとなり、ノードＮＡが接地電圧レベルに放電される（単位デコーダＤＥＣを介して）。応じて、ＭＯＳトランジスタＮＱ１１がオフ状態、ＭＯＳトランジスタＰＱ１２がオン状態となり、ノードＮＢが高電圧ＶＰＰレベルに充電される。応じて、ＭＯＳトランジスタＰＱ１１およびＰＱ１４がオフ状態となる。ＭＯＳトランジスタＰＱ１３は、ノードＮＢが高電圧ＶＰＰレベルであり、ＭＯＳトランジスタＮＱ１３のゲートへ、この高電圧ＶＰＰを伝達する。応じて、ＭＯＳトランジスタＮＱ１３がオン状態となり、ワード線ＷＬが、負電圧ＶＮＥＧＢレベルに駆動される。
このワード線ＷＬの選択状態から非選択状態への移行時の動作は、先の図１１に示すタイミング図に示す動作と同じである。アクティブサイクル完了時、各信号およびノードが、スタンバイ状態（スタンバイサイクル）のときと同じ状態に移行する。
図１２に示す単位デコーダＤＥＣおよびワード線ドライバＷＶを用いる場合においても、ワード線ＷＬの選択状態への移行時、ローカル負電圧線７１を介してグローバル負電圧線６９へ電荷が移動し、この負電圧ＶＮＥＧＢ（＝ＶＢＢ）が変化する可能性がある。負電圧線は、グローバル負電圧線６９およびローカル負電圧線７１の階層構造を有しており、ローカル負電圧線７１の寄生容量は大きく、ワード線選択時の負電圧の変動を十分に抑制することができる。
以下の実施の形態においては、図１０および図１２に示す単位デコードＤＥＣおよびワード線ドライバＷＶのいずれの構成が用いられてもよい。ワード線ドライバＷＶに対して、ローカル接地線、ローカル高電圧線、およびローカル負電圧線が配置される条件が満たされればよい。
図１４は、この発明の実施の形態１に従うドライバ電源制御回路に含まれる高圧電源制御回路７５の構成を示す図である。この高圧電源制御回路７５は、１つのサブブロックに対して設けられ、各サブブロックにおいて、この高圧電源制御回路７５が設けられる。
図１４において、高圧電源制御回路７５は、電源イコライズ用のＰチャネルＭＯＳトランジスタＰＱ２０およびＰＱ２１と、電源遮断用のＮチャネルＭＯＳトランジスタＮＱ２０を含む。ＰチャネルＭＯＳトランジスタＰＱ２０は、電源イコライズ指示信号／ＰＥＱに従ってローカル高電圧線６７とローカル接地線７７とを電気的に接続する。ＰチャネルＭＯＳトランジスタＰＱ２１は、電源イコライズ指示信号／ＰＥＱに従ってローカル高電圧線６７をローカル負電圧線７１と電気的に接続する。ＮチャネルＭＯＳトランジスタＮＱ２０は、電源カット指示信号／ＰＣＵＴに従って、ローカル接地線７７とグローバル接地線７２とを電気的に分離する。ローカル負電圧線７１には、負電圧設定回路７０から負電圧が伝達される。
ワード線ドライバＷＶ０−ＷＶｍは、先の図１０および図１２に示すワード線ドライブ回路いずれかの構成を有する。ここでは、単に、ワード線ドライバＷＶ０−ＷＶｍに対し、ローカル負電圧ＶＮＥＧＢ、高電圧ＶＰＰおよび接地電圧ＶＳＳ１が伝達され状態を示し、ワード線ドライバＷＶ０−ＷＶｍに対する電源配置を代表的に示す。
図１５は、図１４に示す高圧電源制御回路７５の動作を示すタイミング図である。図１５においては、また、図２に示すメモリ回路に対する制御信号およびクロック信号を併せて示す。
以下、適宜、図２に示すメモリ回路の構成を参照して、図１４に示す高電圧制御回路７５の動作について説明する。
外部アクセスが行われる通常動作モードにおいては、図２に示す電源管理部４０は、外部からのクロック信号ＣＬＫに従って内部クロック信号ｉｎｔＣＬＫを生成して、ＤＲＡＭコア（メモリ回路）ＭＥＭ１の制御部３０へ与える。この状態において、図２に示す電源制御回路３５に含まれるリフレッシュクロック発生回路１２からは、リフレッシュクロックＰＨＹが発行される。
外部クロック信号ＣＬＫのサイクルＴ１においては、リフレッシュクロックＰＨＹと内部クロック信号ｉｎｔＣＬＫとは非同期である。ＤＲＡＭコア（メモリ回路）がスタンバイサイクルのときに、外部のロジックからの低消費電流モード指示信号（スタンバイモード指示信号）ＳＴＢＹがアサートされる。この低消費電流モード指示信号（以下、単にスタンバイモード指示信号と称する）ＳＴＢＹがアサートされると、図２に示す電源管理部４０においては、リフレッシュクロック発生回路１２からのリフレッシュクロックＰＨＹを外部クロック信号ＣＬＫに代えて選択して、内部クロック信号ｉｎｔＣＬＫとしてＤＲＡＭコアへ伝達する。したがって、リフレッシュクロックＰＨＹのサイクルＴａ２から、リフレッシュクロックＰＨＹと内部クロック信号ｉｎｔＣＬＫとは同期した信号となる。
スタンバイモード指示信号ＳＴＢＹがアサートされてから１クロックサイクル経過後、外部クロックＣＬＫのサイクルＴ３において、パワーダウン指示信号ＰＤおよび／ＰＤがアサートされる。これにより、図３に示すように、ＤＲＡＭコアのＩ／Ｏ部２０において、各回路に対する電源供給が停止される。このとき、まだ、ウェイクアップ信号ＡＩＶＥは、アサート状態にあり、図２に示す電源制御回路３５は、各種内部電圧を、外部電源電圧ＶＤＤまたはＶＤＤＨに従って生成する。
パワーダウン指示信号ＰＤおよび／ＰＤがアサートされると、図２に示す電源管理部４０からのセルフリフレッシュ指示信号／ＳＲＥＦがアサートされる。このセルフリフレッシュ指示信号／ＳＲＥＦのアサートに従って、図２に示すＤＲＡＭコアの制御部３０において、内部クロック信号ｉｎｔＣＬＫに同期して内部でリフレッシュ動作を実行する。このリフレッシュ動作時においては、リフレッシュカウンタ１１からのリフレッシュアドレスを、内部クロック信号ｉｎｔＣＬＫに同期して更新し、順次リフレッシュアドレスＱＡ［１］〜ＱＡ［ＮＲＥＦ］を生成する。
このリフレッシュ動作時においては、図２に示すメモリアレイ１５において集中的にリフレッシュが実行される。この集中的にリフレッシュを行なうバーストリフレッシュモードにおいては、所定サイズのメモリ空間（たとえば全メモリ空間）のメモリセルデータのリフレッシュが実行される。ここでは、リフレッシュサイクル数は、ＮＲＥＦとする。このリフレッシュサイクル数ＮＲＥＦは、メモリアレイに配置される全ワード線数ＮＷＬに対して、ワード線ＷＬを１本ずつ選択してリフレッシュ動作を実行する場合、全ワード線数ＮＷＬと等しくなる。メモリアレイ１５におけるサブアレイブロックＭＡ０−ＭＡｋが、２つの独立のメモリブロックに分割される場合、各ブロックにおいてワード線ＷＬ１本を選択し、合計２本のワード線を選択して並行してリフレッシュを実行する。この場合、リフレッシュサイクル数ＮＲＥＦは、ＮＷＬ／２となる。独立のメモリブロックは、少なくとも行選択動作を個々に実行することのできるメモリブロックである。したがって、メモリアレイが、Ｋ個の独立のメモリブロックに分割されている場合、リフレッシュサイクル数ＮＲＥＦは、ＮＷＬ／Ｋで与えられる。
セルフリフレッシュ指示信号／ＳＲＥＦがアサートされてからリフレッシュサイクル数ＮＲＥＦのクロックサイクルが経過し、全メモリ空間のリフレッシュ動作が完了すると、セルフリフレッシュ指示信号／ＳＲＥＦが、外部クロック信号ＣＬＫのサイクルＴｎにおいてネゲートされる。このセルフリフレッシュ指示信号／ＳＲＥＦのネゲートに従って、電源カット指示信号／ＰＣＵＴがアサートされ、図１４に示す高圧電源制御回路７５において、ＭＯＳトランジスタＮＱ２０がオフ状態となる。これにより、ローカル接地線７７とグローバル接地線７２とが分離される。このとき、まだ、図２に示す電源制御回路３５は、内部電圧生成動作を行なっており、図１４に示すワード線ドライバＷＶ０−ＷＶｍは、スタンバイ状態にある。また、負電圧設定回路７０においては、図９に示すように、ローカル負電圧線７１とグローバル負電圧線６９とを分離している（ブロック選択信号ＲＢＳは非選択状態のＬレベル）。したがって、この状態においては、ＤＲＡＭコアにおいて、ワード線ドライバＷＶ０−ＷＶｍを介してワード線ＷＬ＜０＞−Ｗ＜ｍ＞から負電圧ノードへ電流が流れる経路は遮断される。
このセルフリフレッシュ指示信号／ＳＲＥＦのネゲートに応答して、次いで、電源イコライズ指示信号／ＰＥＱが、ワンショットパルスの形態でアサートされる。応じて、図１４に示すＭＯＳトランジスタＰＱ２０およびＰＱ２１がオン状態となり、ローカル項電圧線６７が、ローカル負電圧線７１およびローカル接地線７７と電気的に接続される。このとき、電源制御部内のＶＰＰ回路は電源電圧を供給されて、高電圧ＶＰＰを発生しており、ローカル負電圧線７１およびローカル接地線７７が、高電圧ＶＰＰレベルに充電される。すなわち、図９に示すように、負電圧設定回路７０において、クランプ用のＭＯＳトランジスタＮＱ４が、ローカル負電圧線７１とローカル接地線７７の間に設けられており、ブロック選択信号ＲＢＳが非活性化されると、ＭＯＳトランジスタＮＱ３はグローバル負電圧線６９上の電圧に従ってオフ状態に維持され、このグローバル負電圧線６９とローカル負電圧線７１も分離される。したがって、この状態においては、ローカル高電圧線６７へは、図２に示す電源制御回路３５からの高電圧ＶＰＰが供給されており、これらのローカル高電圧線６７、ローカル接地線７７およびローカル負電圧線７１の電圧レベルがすべて同じ高電圧ＶＰＰレベルとなる。これにより、ワード線ドライバＷＶにおいて高電圧ノードから負電圧ノードへの電荷の移動を抑制する。
ローカル高電圧線６７、ローカル負電圧線７１およびローカル接地線７７の電圧のイコライズが完了すると、外部クロック信号ＣＬＫのサイクルＴｎ＋１において、ウェークアップ信号ＡＬＩＶＥがネゲートされる。これにより、図２に示す電源制御回路３５は、内部電圧の発生を停止する。高電圧ＶＰＰおよび負電圧ＶＢＢは、キャパシタを用いたチャージポンプ回路により生成される。したがって、これらの電圧ＶＰＰおよびＶＢＢを発生する回路の出力部は、電圧発生動作停止時においては、通常、ハイインピーダンス状態である。したがって、ローカル高電圧線６７上の高電圧ＶＰＰおよびグローバル負電圧線６９上の負電圧ＶＢＢは、その電圧レベルをスタンバイ状態においてもほぼ維持する。
電源制御回路３５において電源電圧の供給が停止されると、レベル検出回路１３からの電源レディ信号ＰＷＲ＿ＲＤＹがネゲートされる。ウェークアップ信号ＡＬＩＶＥのネゲートに従って、電源制御回路３５に対する電源供給が停止されるため、リフレッシュクロック発生回路１２も動作を停止し、リフレッシュクロックＰＨＹは発行されない。
セルフリフレッシュ指示信号／ＳＲＥＦがネゲートされてから、リフレッシュ時間ｔＲＥＦにより規定される期間が経過すると、外部クロック信号ＣＬＫのサイクルＴｍ＋１の開始時、ウェークアップ信号ＡＬＩＶＥがアサートされる。電源制御回路３５は、ウェークアップ信号ＡＬＩＶＥのアサートを受けると、早いタイミングで、各内部電源電圧（内部電圧）を正規の電圧レベルに復帰させる。
このウェークアップ信号ＡＬＩＶＥのアサートに従って、電源カット指示信号／ＰＣＵＴが先ずネゲートされ、図１４に示すＭＯＳトランジスタＮＱ２０がオン状態となり、グローバル接地線７２とローカル接地線７７とを電気的に接続する。ローカル接地線７７がグローバル接地線７２に電気的に接続されて、その電圧レベルが低下すると、図９に示す負電圧設定回路７０において、クランプトランジスタが導通し、ローカル負電圧線７１上の電圧ＶＮＥＧＢの電圧レベルを高速で低下させる。したがって、電源カット指示信号／ＰＣＵＴが、ネゲートされると各電圧線の電圧レベルが所定値に駆動され、その後に電源レディ信号ＰＷＲ＿ＲＤＹがアサートされる。
クロック信号ＣＬＫのサイクルＴｌにおいて、レベル検出回路１３からの電源レディ信号ＰＷＲ＿ＲＤＹがアサートされ、再び、セルフリフレッシュ指示信号／ＳＲＥＦがアサートされる。セルフリフレッシュ指示信号／ＳＲＥＦがアサートされると、リフレッシュクロック発生回路１２が動作電源電圧を供給されて発信動作を行ない、所定の周期でリフレッシュクロックＰＨＹを発行する。これにより、外部クロック信号ＣＬＫのサイクルＴｌから、リフレッシュクロックが発行され、リフレッシュクロックのサイクルＴａｌ、…において、内部クロック信号ｉｎｔＣＬＫに従ってリフレッシュが、再びバーストモードで実行される。
スタンバイモードにおいて図１５に示す各期間ＰＡ−ＰＤは、以下の条件を満たしている：
ＰＡ＋ＰＢ＋ＰＣ＋ＰＤ≦ｔＲＥＦ、
ＰＡ：リフレッシュクロックＰＨＹの周期×ＮＲＥＦ、
ＰＢ：リフレッシュ動作が完了してからウェークアップ信号ＡＬＩＶＥがネゲートされ、電源制御回路において電源が遮断されるまでに要する時間、
ＰＣ：ウェークアップ信号ＡＬＩＶＥがネゲートされてから次にアサートされるまでの時間、
ＰＤ：ウェークアップ信号ＡＬＩＶＥがアサートされてから電源制御回路の内部電圧が所定の電圧レベルに復帰して次のリフレッシュを実行するまでの時間。
期間ＰＣは、外部クロック信号ＣＬＫをカウントし、そのカウント値が所定値に到達すると終了する。このカウントアップ時は、リフレッシュ時間ｔＲＥＦに基づいて設定される。
電源イコライズ指示信号／ＰＥＱがアサートされる期間は、ローカル高電圧線６７、ローカル負電圧線７１およびローカル接地線７７を、高電圧ＶＰＰを発生する回路により充電するのに要する期間である。
ここで、リフレッシュ時間ｔＲＥＦが１０ｍｓの実力のあるメモリアレイにおいて、リフレッシュサイクル数ＮＲＥＦは５１２、リフレッシュクロックＰＨＹの周期が１５ｍｓであるとすると、期間ＰＡは、７．６８μｓとなる。したがって、リフレッシュ時間ｔＲＥＦ＝１０ｍｓ中、７．６８μｓの間リフレッシュ動作を実行し、残りの９．９９ｍｓ−（α１＋α２）の期間は、電源制御回路３５の、電源供給が遮断されている。このパラメータα１およびα２は、それぞれ、期間ＰＢおよびＰＤの長さに対応する。
期間ＰＢは、電源制御回路３５がパワーダウンモードに入る前に、リフレッシュ動作が完了してからウェークアップ信号ＡＬＩＶＥがネゲートされるまでの期間である。また期間ＰＤは、ウェークアップ信号ＡＬＩＶＥがアサートされてから電源制御回路３５が元の状態に復帰し、リフレッシュを実行するまでの期間である。これらの期間ＰＢおよびＰＤは、それぞれ、ｎｓオーダーで実現することができる。また、この電源イコライズ指示信号／ＰＥＱのアサート期間も、期間ＰＤよりも十分短く、ｎｓオーダーで実現することができ、期間ＰＢ内においてローカル接地線およびローカル負電圧線を、高電圧ＶＰＰレベルにまで充電することが可能である。
したがって、リフレッシュ時間ｔＲＥＦの間において、ＤＲＡＭコアがリフレッシュのために動作している期間は、わずかであり、ほとんどの期間ＤＲＡＭコアはスタンバイサイクルにあり、電源電圧の供給が停止されている。したがって、このスタンバイモードにおいては、消費電流を著しく低減することができる。また、メモリセルのデータ保持特性の劣化も抑制されるため、リフレッシュ時間を長くする必要がなく、スタンバイモードの消費電流をデータ保持特性を劣化させることなく低減することができる。
電源イコライズ指示信号／ＰＥＱのアサート期間が、期間ＰＢよりも長くなる場合には、単に、ウェークアップ信号ＡＬＩＶＥのネゲートタイミングを、所定のクロックサイクル数遅延することにより対応することができる。
図１６は、この図１４に示すローカル高電圧線６７、ローカル接地線７７およびローカル負電圧線７１のパワーダウン時の電圧変化を概略的に示す図である。以下、図１６を参照して、これらの電源線の電圧変化について説明する。
全メモリ空間のリフレッシュ完了後、セルフリフレッシュ指示信号／ＳＲＥＦのネゲートに従って、時刻ｔ１において、電源カット指示信号／ＰＣＵＴがネゲートされ、ローカル接地線７７がグローバル接地線７２と分離される。ＤＲＡＭコアはスタンバイ状態（スタンバイサイクル）にあり、負電圧設定回路７０において、ローカル負電圧線７１が、グローバル負電圧線６９と分離される。
時刻ｔ２において、この電源イコライズ指示信号／ＰＥＱがアサートされる。応じて、ローカル高電圧線６７とローカル接地線７７およびローカル負電圧線７１が電気的に接続され、これらのローカル接地線７７上の電圧ＶＳＳ１とローカル負電圧線７１上の負電圧ＶＮＥＧＢが、それぞれ、高電圧ＶＰＰレベルに上昇する。
時刻ｔ３において、ローカル接地線７７およびローカル負電圧線７１の電圧レベルが、高電圧ＶＰＰレベルで安定化すると、電源イコライズ指示信号／ＰＥＱがネゲートされる。次いで、ウェークアップ信号ＡＬＩＶＥがネゲートされ、電源電圧の供給が停止される。この間、ローカル高電圧線６７、ローカル接地線７７およびローカル負電圧線７１の電圧レベルは、僅かにリーク電流により低下する。ローカル高電圧線６７の電荷がローカル接地線７７およびローカル負電圧線７１に移動するのは、充分に抑制され、高電圧ＶＰＰのレベル低下も充分に抑制される。
このパワーダウンサイクルが完了すると、時刻ｔ４において、図示しないウェークアップ信号ＡＬＩＶＥがアサートされ、電圧回復動作が行われ、ローカル負電圧線７１の電圧が低下する。このとき、ローカル接地線７７は、まだグローバル接地線と分離されており、その電圧レベルは低下しない。
次いで、時刻ｔ５において、電源カット指示信号／ＰＣＵＴがネゲートされる。応じて、ローカル接地線７７が、グローバル接地線に電気的に接続され、その電圧レベルが低下する。ローカル負電圧線７１はグローバル負電圧線と負電圧設定回路により分離されている。しかしながら、この負電圧設定回路７０によって、ローカル負電圧線７１が、クランプトランジスタ（ＮＱ４）により放電され、その電圧レベルが低下する。スタンバイ時、ブロック選択信号ＲＢＳが非選択状態であり、ローカル負電圧線７１は、その電圧レベルはクランプ用のＮチャネルＭＯＳトランジスタＮＱ４により、電圧ＶＳＳ＋Ｖｔｈｎ以下のレベルにクランプされる。
時刻ｔ６において、各電圧が所定の電圧レベルに復帰すると、電源レディ信号ＰＷＲ＿ＲＤＹがアサートされる。この電源レディ信号ＰＷＲ＿ＲＤＹのアサートに従って、セルフリフレッシュ指示信号／ＳＲＥＦがアサートされる。
図１７は、パワーダウンモードのスタンバイサイクルにおけるワード線ドライバＷＶの各ノードの電圧を示す図である。図１７においては、ワード線ドライバＷＶとして、図１０に示すワード線ドライバの出力部の構成を示す。図１７において、ワード線ＷＬが高電圧ＶＰＰレベルに維持される。ＭＯＳトランジスタＰＱ１４のソースノード、すなわちローカル高電圧線６７は高電圧ＶＰＰレベルである。ＭＯＳトランジスタＮＱ１３のソースノード、すなわちローカル負電圧線７１の高電圧ＶＰＰレベルである。ＭＯＳトランジスタＮＱ１５のソースノード、すなわちローカル接地線７７の電圧も高電圧ＶＰＰレベルである。したがって、ワード線ＷＬ、ローカル接地線７７およびローカル負電圧線７１は同一電圧レベルであり、リーク電流が流れる経路は存在せず、電荷の移動は生じない。これにより、ワード線ＷＬを、スタンバイ状態の高電圧ＶＰＰレベルに維持することができる。応じて、メモリセルのアクセストランジスタをオフ状態に維持して、記憶データを確実に保持することができる。
図１８は、図２に示す電源管理部４０の構成を概略的に示す図である。図１８においては、電源制御回路３５の要部の構成を併せて示す。
図１８において、電源管理部４０は、外部クロック信号ＣＬＫとスタンバイモード指示信号ＳＴＢＹとに従って、パワーダウン指示信号ＰＤおよび／ＰＤを生成するパワーダウン制御回路９０と、セルフリフレッシュモード指示信号／ＳＲＥＦのネゲートに応答して外部クロック信号ＣＬＫをカウントするカウント回路９１と、カウント回路９１のカウント値に従ってウェークアップ信号ＡＬＩＶＥを生成するウェークアップ制御回路９２とを含む。
パワーダウン制御回路９０は、スタンバイモード指示信号ＳＴＢＹがアサートされると、１クロックサイクル経過後、外部クロック信号ＣＬＫに同期してパワーダウン指示信号ＰＤおよび／ＰＤをアサートする。
カウント回路９１は、セルフリフレッシュモード指示信号／ＳＲＥＦがネゲートされると、そのカウント値が初期値に設定され、外部クロック信号ＣＬＫをカウントする。このカウント回路９１は、リフレッシュ時間ｔＲＥＦに応じて決定されるカウント値をカウントアップすると、カウントアップ指示信号を生成する。
ウェークアップ制御回路９２は、カウント回路９１のカウント値が初期値にリセットされると、次のクロック信号ＣＬＫの立上りに同期してウェークアップ信号ＡＬＩＶＥをアサートする。カウント回路９１のカウント値が所定値に到達すると、このウェークアップ制御回路９２は、外部クロック信号ＣＬＫに同期してウェークアップ信号ＡＬＩＶＥをネゲートする。
電源管理部４０は、さらに、セルフリフレッシュモード指示信号／ＳＲＥＦを発生するために、カウント回路９３と、リフレッシュ指示発生回路９４とを含む。カウント回路９３は、パワーダウン指示信号ＰＤとウェークアップ信号ＡＬＩＶＥと電源制御回路３５に含まれるレベル検出回路１３からの電源レディ信号ＰＷＲ＿ＲＤＹがすべてアサートされるとリフレッシュクロックＰＨＹをカウントする。すなわち、カウント回路９３は、パワーダウンモードが指定され、かつウェークアップ信号ＡＬＩＶＥがアサートされて電源制御回路３５から安定な内部電圧が生成され、さらにレベル検出回路１３からの電源レディ信号ＰＷＲ＿ＲＤＹがアサートされると、リフレッシュクロックＰＨＹをカウントする。
リフレッシュ指示発生回路９４は、カウント回路９３のカウント値に従ってセルフリフレッシュモード指示信号／ＲＥＦを生成する。すなわち、リフレッシュ指示発生回路９４は、カウント回路９３のカウント値が初期値にリセットされると、セルフリフレッシュ指示信号／ＳＲＥＦをアサートする。カウント回路９３のカウント値がリフレッシュサイクル数ＮＲＥＦに到達すると、リフレッシュ指示発生回路９４は、セルフリフレッシュモード指示信号／ＳＲＥＦをネゲートする。
電源管理部４０は、さらに、スタンバイモード指示信号ＳＴＢＹに従ってリフレッシュクロックＰＨＹおよび外部クロック信号ＣＬＫの一方を選択して内部クロック信号ｉｎｔＣＬＫを生成するマルチプレクサ（ＭＵＸ）９５を含む。このマルチプレクサ９５は、スタンバイモード指示信号ＳＴＢＹがアサートされ、低消費電流スタンバイモードを指定するときには、リフレッシュクロック発生回路１２からのリフレッシュクロックＰＨＹを選択する。スタンバイモード指示信号ＳＴＢＹのネゲート時には、マルチプレクサ９５は、外部からのクロック信号ＣＬＫを選択する。
電源制御回路３５においては、リフレッシュクロック発生回路１２および基準電圧発生回路５６は、ウェークアップ信号ＡＬＩＶＥに従って電源電圧ＶＤＤの供給が制御される。レベル検出回路１３は、ウェークアップ信号ＡＬＩＶＥがアサートされている期間のみ動作し、内部電源電圧が所定電圧レベルにあるかを判定して、その判定結果に基づいて電源レディ信号ＰＷＲ＿ＲＤを生成する。
図１８に示す電源管理部４０を利用することにより、スタンバイモードが指定されたとき、セルフリフレッシュモード指示信号／ＳＲＥＦをリフレッシュサイクル数アサートし、セルフリフレッシュ（バーストリフレッシュ）完了後、ウェークアップ信号ＡＬＩＶＥをネゲートし、次いで、ウェークアップ信号ＡＬＩＶＥをアサートするシーケンスを実現することができる。
なお、図１８において、リフレッシュクロック発生回路１２および基準電圧発生回路５６へウェークアップ信号ＡＬＩＶＥが与えられるように示しているのは、ウェークアップ信号ＡＬＩＶＥに従ってこれらの回路１２および５６に対する電源供給が制御されることを示すためである。
図１９は、図２に示すＤＲＡＭコアの制御部３０の行選択に関連する部分の構成を概略的に示す図である。図１９において、制御部３０は、セルフリフレッシュモード指示信号／ＳＲＥＦと内部クロック信号ｉｎｔＣＬＫを受けるゲート回路１００と、セルフリフレッシュモード指示信号／ＳＲＥＦに従って電源カット指示信号／ＰＣＵＴを生成する電源遮断制御回路１０１と、電源カット指示信号／ＰＣＵＴに応答して電源イコライズ指示信号／ＰＥＱをアサートする電源イコライズ制御回路１０２と、ゲート回路１００の出力信号と外部のロジックからの行アクセスコマンドＲＡＣとプリチャージ指示信号ＰＲＧに従って内部動作活性化信号ＡＣＴを生成する行系活性化回路１０３を含む。
ゲート回路１００は、セルフリフレッシュモード指示信号／ＳＲＥＦがアサートされるとイネーブルされ、内部クロック信号ｉｎｔＣＬＫを伝達する。ゲート回路１００は、ディスエーブル時には、Ｌレベルの固定信号を生成する。
電源遮断制御回路１０１は、セルフリフレッシュモード指示信号／ＳＲＥＦがネゲートされると、電源カット指示信号／ＰＣＵＴをアサートし、ウェークアップ信号ＡＬＩＶＥがアサートされると、電源カット指示信号／ＰＣＵＴをネゲートする。
電源イコライズ制御回路１０２は、電源カット指示信号／ＰＣＵＴのアサートに従って所定期間電源イコライズ指示信号／ＰＥＱをアサート状態に維持する。なお、電源イコライズ指示信号／ＰＥＱのアサートへの移行に応答して、クロック信号ＣＬＫに同期してウェークアップ信号ＡＬＩＶＥがネゲートされても良い。
行系活性化回路１０３は、通常動作モード時に行アクセスコマンドＲＡＣＴが活性化されると、プリチャージコマンドＰＲＧが与えられるまで内部動作活性化信号ＡＣＴをアサート状態に維持する。行系活性化回路１０３はまた、ゲート回路１００の出力信号がアサートされると、所定期間内部動作活性化信号ＡＣＴをアサート状態に維持する。行系活性化回路１０３は、したがって、たとえば、行アクセスコマンドＲＡＣＴのアサートに従ってセットされ、プリチャージコマンドＰＲＧのアサートに従ってリセットされるフリップフロップと、ゲート回路１００の出力信号の立上がりに応答して所定の時間幅を有するパルス信号を生成するワンショットパルス生成回路と、これらの回路の出力信号の論理和を取って内部動作活性化信号ＡＣＴを生成するゲート回路とで構成される。
制御部３０に含まれるリフレッシュアドレスカウンタ１１は、ゲート回路１００の出力信号のアサートに従ってそのカウント値を更新して、リフレッシュアドレスを生成する。
制御部３０は、さらに、行系活性化回路１０３からの内部動作活性化信号ＡＣＴに従って行選択に関連する制御信号を生成するメイン行系制御信号発生回路１０４と、セルフリフレッシュモード指示信号／ＳＲＥＦに従ってリフレッシュアドレスカウンタ１１からのリフレッシュアドレスと外部からのアドレス信号ＡＤＤの一方を選択するマルチプレクサ（ＭＵＸ）１０５と、マルチプレクサ１０５からのブロックアドレス信号を、メイン行系制御信号発生回路１０４からのデコーダイネーブル信号ＤＥＮに従ってデコードして行ブロック選択信号ＲＢＳを生成するブロックデコーダ１１０を含む。
メイン行系制御信号発生回路１０４は、メモリアレイ内に含まれるサブブロックそれぞれに共通に、所定のシーケンスでビット線イコライズ指示信号ＢＬＥＱ、デコーダイネーブル信号ＤＮ、センスアンプ活性化信号ＳＥなどのメイン制御信号をアサート／ネゲートする。メモリアレイにおいて各サブブロックにおいては、ブロック選択信号ＲＢＳとこれらのメイン制御信号ＤＥＮ、ＢＬＥＱおよびＳＥに従ってブロック選択動作が実行される。非選択サブブロックは、ブロック選択信号ＲＢＳが非選択状態であり、スタンバイ状態を維持する。
アレイ駆動制御部２５において、サブブロックそれぞれに対応して、立上がり遅延回路１１２が設けられる。この立上がり遅延回路１１２は、対応のサブブロックに対するブロック選択信号ＲＢＳがアサートされると、そのアサートタイミングを遅らせてワード線駆動タイミング信号ＡＳＤをアサートする。
図２０は、図１９に示す制御部３０のリフレッシュ期間からスタンバイサイクル移行時の動作を示すタイミング図である。以下、図２０を参照して、図１９に示す制御部３０の動作について簡単に説明する。
時刻ｔ１０において最後のリフレッシュアドレスＱ（ＮＲＥＦ）に対するリフレッシュ実行が開始される。リフレッシュクロックＰＨＹに従って内部クロック信号ｉｎｔＣＬＫが生成され、ゲート回路１００の出力信号が立下がる。応じて、行系活性化回路１０３が、内部動作活性化信号ＡＣＴを所定期間アサートする。この内部動作活性化信号ＡＣＴのアサートに従ってメイン行系制御信号発生回路１０４は、ビット線イコライズ指示信号ＢＬＥＱをネゲートし、次いで、デコーダイネーブル信号ＤＥＮをアサートする。デコーダイネーブル信号ＤＥＮのアサートに応答して、ブロックデコーダ１１０がデコード動作を行ない、アドレス指定されたサブブロックに対するブロック選択信号ＲＢＳをアサートする。選択サブブロックにおいて、立上がり遅延回路１１２の出力信号に従ってワード線駆動タイミング信号ＡＳＤがアサートされる。
選択サブブロックにおいてメモリセルデータのビット線上への読出が行なわれると、時刻ｔ１２において、センスアンプ活性化信号ＳＥがアサートされ、メモリセルデータの検知、増幅および再書込が実行される。
所定時間が経過すると、時刻ｔ１３において内部動作活性化信号ＡＣＴがネゲートされ、デコーダイネーブル信号ＤＥＮがネゲートされる。また、ビット線イコライズ指示信号ＢＬＥＱがアサートされる。これにより、ブロック選択信号ＲＢＳおよびワード線駆動タイミング信号ＡＳＤがネゲートされ、メモリアレイがスタンバイ状態に復帰する。
この時刻ｔ１４において、リフレッシュクロックＰＨＹの立下がりに応答して、内部動作活性化信号ＡＣＴがネゲートされた後に、セルフリフレッシュ指示信号／ＳＲＥＦがネゲートされる。このセルフリフレッシュ指示信号／ＳＲＥＦのネゲートに従って、電源遮断制御回路１０１が電源カット指示信号／ＰＣＵＴをアサートする。次いで、電源カット指示信号／ＰＣＵＴのアサートに従って、電源イコライズ制御回路１０２が、時刻ｔ１５から所定期間、電源イコライズ指示信号／ＰＥＱをアサートする。電源イコライズ指示信号／ＰＥＱのアサートタイミングとリフレッシュクロックＰＨＹのタイミング関係は任意である。電源遮断を行なうウェークアップ信号ＡＬＩＶＥのネゲート前に、電源イコライズ指示信号／ＰＥＱがネゲートされていればよい。
なお、ビット線イコライズ指示信号ＢＬＥＱは、各サブブロックにおいて、ブロック選択信号ＲＢＳに従ってアサート／ネゲートされてもよい。また、ブロックデコーダ１１０は、各サブブロックに対応して設けられていてもよい（すなわち、アレイ駆動制御部２５内においてサブアレイブロックそれぞれにブロックデコーダ１１０を設けられていても良い）。
なお、電源カット指示信号／ＰＣＵＴのネゲートは、電源遮断制御回路１０１においてウェークアップ信号ＡＬＩＶＥのアサートに従って行なわれる。
以上のように、この発明の実施の形態１に従えば、電源供給が遮断されるパワーダウンモードのスタンバイサイクル時、電源遮断前に、ローカル接地線およびローカル負電圧線をそれぞれグローバル接地線およびグローバル負電圧線から分離して、ローカル高電圧線から高電圧を供給して、電圧のイコライズを行なっている。ワード線ドライバにおいて、そのハイ側電源ノードおよびロー側電源ノードの電圧は同一電圧レベルとなり、ワード線において、電荷がリークする経路が遮断され、非選択状態のワード線の電圧レベルが低下するのを防止することができる。これにより、パワーダウン時においても確実に、メモリセルのアクセストランジスタを非導通状態に維持して、電荷のリークを抑制することができ、低消費電力で安定にデータを保持する混載ＤＲＡＭを実現することができる。
すなわち、リフレッシュ時間ｔＲＥＦの間でＤＲＡＭコアがスタンバイ状態にある期間は、リフレッシュ時間ｔＲＥＦ（１０ｍｓ）に等しい時間（９．９９ｍｓ）に近似することができる。したがって、メモリアレイおよびその周辺回路は、リフレッシュ時間ｔＲＥＦのうち０．０８％の期間（７.６８μｓ）リフレッシュ動作を実行し、残りの９９．９２％の期間（９．９９ｍｓ）は電源供給が遮断される状態となる。この電流リーク経路が遮断される期間の割合は、リフレッシュサイクル数ＮＲＥＦに依存しており、リフレッシュサイクル数が減少すればするほどその割合は大きくなり、消費電流を低減する効果が大きくなる。本発明においては、電源遮断時においてワード線電圧の低下を抑制して、メモリセルの電荷保持特性の劣化を抑制している。したがって、リフレッシュ時間を短くする必要がなく、いわゆる低消費ＳＲＡＭ並みのデータ保持スタンバイ電流を実現することが可能となる。
［実施の形態２］
図２１は、この発明の実施の形態２に従うメモリ回路（ＤＲＡＭコア）の全体の構成を概略的に示す図である。この図２１に示すＤＲＥＡＭコアＭＥＭ１は、以下の点で、図２に示すＤＲＡＭコアＭＥＭ１と、その構成が異なる。すなわち、アレイ駆動制御部２５に対し、外部からのハイ側電源電圧ＶＤＤＨが供給される。このハイ側電源電圧ＶＤＤＨは、高電圧ＶＰＰの電圧レベルよりも高い電圧である。図２１に示すメモリ回路の他の構成は、図２に示すメモリ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２２は、図２１に示すアレイ駆動制御部２５におけるサブブロックに対する電源供給の構成を概略的に示す図である。図２２において、サブブロックＭＢ０−ＭＢｋに対し共通に、ハイ側メイン電源線１２０が設けられる。このハイ側メイン電源線１２０は、外部からのハイ側電源電圧ＶＤＤＨを伝達する。ハイ側メイン電源線１２０は、サブブロックＭＢ０−ＭＢｋそれぞれに対して設けられるローカル高電圧線６７に対して、クランプ素子ＣＬＭＰ０−ＣＬＭＰｋを介してそれぞれ結合される。各サブブロックのローカル高電圧線６７は、高電圧ＶＰＰを伝達するメイン高電圧線６６に共通に結合される。
また、図８に示す構成と同様、サブブロックＭＢ０−ＭＢｋに対し、それぞれ、メイン負電圧線６９を介して負電圧ＶＢＢが伝達される。クランプ素子ＣＬＭＰ０−ＣＬＭＰｋは、対応のローカル高電圧線６７の下限電圧を、電圧ＶＤＤＨ−Ｖｆの電圧レベルにクランプする。ここで、Ｖｆは、クランプ素子ＣＬＭＰ０−ＣＬＭＰｋの順方向降下電圧を示す。
なお、図２２に示す構成においては、クランプ素子ＣＬＭＰがサブブロックＭＢ０−ＭＢｋそれぞれに対応して設けられる。しかしながら、メイン高電圧線６６が、１つのクランプ素子ＣＬＭＰを介してハイ側電源電圧ＶＤＤＨを供給する電源ノードに電気的に結合されても良い。
図２３は、１つのサブブロックの高圧電源制御回路の構成を概略的に示す図である。図２３において、各サブブロックに対して設けられる高圧電源制御回路は、クランプ素子ＣＬＭＰと、ロー側電源制御部１２５とで構成される。クランプ素子ＣＬＭＰは、ダイオード接続されるＮチャネルＭＯＳトランジスタ１２２で構成され、サブブロック内の電圧ＶＰＰの総リーク量と同じ電流を供給するだけのサイズに調整される。従って、このクランプ素子ＣＬＭＰは、ローカル高電圧線６７上の電圧ＶＰＰのレベルを所望のレベルに保持する。
ロー側電源制御部１２５は、電源カット指示信号／ＰＣＵＴＡに応答するＮチャネルＭＯＳトランジスタＮＱ２０と、グローバル負電圧線６９の電圧をクランプするダイオード接続されるＮチャネルＭＯＳトランジスタ１２７とを含む。ＭＯＳトランジスタ１２７は、グローバル負電圧線６９とグローバル接地線７２の間に接続され、そのコントロールゲートおよびバックゲートはともにグローバル負電圧線６９に結合される。したがってこのクランプ用のＭＯＳトランジスタ１２７は、グローバル負電圧線６９上の電圧が、電圧ＶＳＳ＋Ｖｔｈｎ以下に抑制する。ここで、Ｖｔｈｎは、ＭＯＳトランジスタのしきい値電圧を示す。
図２４は、図２３に示す構成のスタンバイモード時の動作を示すタイミング図である。以下、図２４を参照して、図２に示す電源制御構成の動作について説明する。なお、図２４において、図１５に示す実施の形態１の動作タイミング図と対応する部分には同一参照符号を付し、その説明は適宜省略する。
外部クロック信号ＣＬＫのサイクルＴ１からＴｎまでは、図１５に示すタイミング図と同様、スタンバイモード指示信号ＳＴＢＹのアサートに従って、バーストモードでリフレッシュが実行される。
セルフリフレッシュ指示信号／ＳＲＥＦがネゲートされ、リフレッシュ期間が完了すると、ＤＲＡＭコアはスタンバイサイクルに入る。このスタンバイサイクルにおいて、外部クロック信号ＣＬＫのサイクルＴｎ＋１においてウェークアップ信号ＡＬＩＶＥがクロック信号ＣＬＫに同期してネゲートされ、電源制御回路２５において、内部電圧の生成が停止される。
このウェークアップ信号ＡＬＩＶＥのネゲートに応答して、電源カット指示信号／ＰＣＵＴＡがアサートされる。ロー側電源制御部１２５において、ＭＯＳトランジスタＮＱ２０が、電源カット指示信号／ＰＣＵＴＡのアサートに従ってオフ状態となり、ローカル接地線７７とグローバル接地線７２とを分離する。これにより、ワード線ドライバＷＶ０−ＷＶｍを介して、ローカル高電圧線６７からグローバル接地線７２へ電荷がリークする経路は遮断される。また、ローカル高電圧線６７の電圧レベルが低下しても、クランプ素子ＣＬＭＰのクランプ機能により、その電圧降下は十分に抑制され、ローカル高電圧線６７上の高電圧ＶＰＰを、所定電圧レベルに維持することができる。
また、負電圧ＶＢＢの供給が、ウェークアップ信号ＡＬＩＶＥのネゲートに従って停止されて、その電圧レベルが上昇しても、その電圧上昇は、クランプトランジスタ１２７により、ＶＳＳ＋Ｖｔｈｎ以下のレベルに制限される。ワード線ドライバの出力ドライブ段のＭＯＳトランジスタのバックゲートの電圧が上昇しても、そのＭＯＳトランジスタのバックゲートとソース／ドレインの間は、ＰＮ接合のビルトイン電圧以下に抑制され、誤動作が生じるのを確実に防止される。
ローカル負電圧線７１の電圧ＶＮＥＧは、図９に示すように、負電圧設定回路７０のクランプトランジスタ（ＮＱ４）により、電圧ＶＳＳ１＋Ｖｔｈｎ以下にクランプされ、電圧レベルの上昇は抑制される。ワード線ドライバＷＶのＮチャネルＭＯＳトランジスタのソース・ドレインのＮ＋型不純物領域と基板領域のＰウェルとの間のＰＮ接合が正転することを防止し、ワード線ドライバにおいてハイ側電源ノードからロー側電源ノードへ電荷がリークするのは、防止される。
したがって、スタンバイサイクル時において、ワード線ＷＬ＜０＞−ＷＬ＜ｍ＞において、メモリセルキャパシタの充電電荷のリークを最小限に抑制することができる。また、クランプ素子ＣＬＭＰにより、ワード線ドライバＷＶ０−ＷＶｍを介してワード線のリーク電荷を補償することにより、スタンバイサイクル時のワード線の電圧レベルを、ほぼ高電圧ＶＰＰレベルに近い電圧に保持することができる。これにより、内部電圧の供給が遮断される状態でも、メモリセルの記憶データを確実に保持することができ、メモリセルのデータ保持特性の劣化を抑制することができる。
リフレッシュ時間ｔＲＥＦに基づいて決定される時間が経過すると、外部クロック信号ＣＬＫのサイクルＴｍ＋１において、ウェークアップ信号ＡＬＩＶＥがアサートされ、電源制御回路において、内部電圧の生成が開始される。このウェークアップ信号ＡＬＩＶＥのアサートに従って、電源カット指示信号／ＰＣＵＴＡがネゲートされ、ロー側電源制御部１２５においてＭＯＳトランジスタＮＱ２０がオン状態となる。応じて、ローカル接地線７７が、グローバル接地線７２に電気的に接続され、ローカル接地電圧ＶＳＳ１が接地電圧ＶＳＳレベルに設定される。
また、負電圧設定回路７０において、クランプトランジスタ（ＮＱ４）により、ローカル接地線７７の電圧レベルに従って、ローカル負電圧線７１上の電圧ＶＮＥＧＢが初期設定される。
この後、内部電圧（基準電圧）が安定化すると電源レディ信号ＰＷＲ＿ＲＤＹがアサートされ、次いで、実施の形態１と同様にして、セルフリフレッシュ指示信号／ＳＲＥＦがアサートされ、リフレッシュが実行される。
図２５は、この発明の実施の形態２におけるＤＲＡＭコアの制御部３０の構成を概略的に示す図である。この図２５に示す制御部３０の構成は、以下の点で、図１９に示す実施の形態１の制御部の構成と異なる。すなわち、電源イコライズ指示信号／ＰＥＱを生成する電源イコライズ制御回路１０２は、設けられない。電源カット指示信号／ＰＣＵＴＡを生成する電源遮断制御回路１２９は、ウェークアップ信号ＡＬＩＶＥのネゲートに応答して電源カット指示信号／ＰＣＵＴをアサートし、ウェークアップ信号ＡＬＩＶＥのアサートに応答して電源カット指示信号／ＰＣＵＴＡをネゲートする。電源供給の遮断時の間、電源カット指示信号／ＰＣＵＴがアサート状態に維持される。
図２５に示す制御部３０の他の構成は、図１９に示す制御部３０の構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
なお、電源カット指示信号／ＰＣＵＴＡは、実施の形態１と同様の制御部の構成により生成されてもよい。また、電源管理部４０の構成としては、実施の形態１と同様の構成が用いられる。
なお、この図２２に示すクランプ素子ＣＬＭＰ０−ＣＬＭＰｋを利用する構成は、実施の形態１に示す高圧電源制御回路の構成と組合せて用いられてもよい。
以上のように、この発明の実施の形態２に従えば、スタンバイモードのスタンバイサイクル時に、ローカル接地線をグローバル接地線から分離し、また、ローカル高電圧線の電圧の下限を外部電源電圧によりクランプし、さらに、グローバル負電圧線の電圧の上限をクランプしている。したがって、スタンバイサイクル時において、電源供給が遮断される場合においても、ワード線の電圧を高電圧レベルに維持することができ、安定にメモリセルデータを保持することができる。
［実施の形態３］
図２６は、この発明の実施の形態３に従うドライブ電源制御回路２７に含まれる高圧電源制御回路７５の構成を示す図である。図２４に示す高圧電源制御回路７５においては、ローカル高電圧線６７に、デカップル容量１３０が設けられる。また、高圧電源制御回路７５においては、先の実施の形態２におけるロー側電源制御部の構成と同様、接地線分離用のＭＯＳトランジスタＮＱ２０と、グローバル負電圧クランプ用のＭＯＳトランジスタ１２７が設けられる。ローカル高電圧線６７は、高電圧ノードを介してグローバル高電圧線（６６）に結合される。
図２６に示すワード線ドライバおよび負電圧設定回路７０の構成は、先の実施の形態１および２に示す構成と同様であり、また、ローカル高電圧線６７、ローカル接地線７７およびローカル負電圧線７１の配置も、先の実施の形態１および２と同様である。対応する部分には同一参照番号を付し、その詳細説明は省略する。
図２６に示す高圧電源制御回路７５においては、ローカル高電圧線６７にデカップル容量１３０が設けられる。したがって、スタンバイモードのスタンバイサイクル時において、高電圧ＶＰＰの供給が停止されても、デカップル容量１３０の蓄積電荷により、ローカル高電圧線６７の電圧降下は十分に抑制することができる。また、このとき、ローカル接地線７７は、ＭＯＳトランジスタＮＱ２０によりグローバル接地線７２と分離されている。したがって、ワード線の電荷のリーク経路は遮断されており、ワード線の充電電荷がリーク電流により流出するのは十分に抑制することができる。
なお、デカップル容量１３０は、図２６においては、サブブロックそれぞれに対応して設けられるように示す。しかしながら、デカップル容量１３０は、複数のサブブロックに共通に、グローバル高電圧線６６において設けられてもよい。
この実施の形態３における動作タイミングおよび制御部の構成は、実施の形態２の構成と同様であり、その詳細説明は省略する。したがって、この実施の形態３においても、実施の形態２と同様の効果を得ることができる。なお、電源カット指示信号／ＰＣＵＴＡに代えて、実施の形態１と同様に、電源カット指示信号／ＰＣＵＴが用いられても良い。
［実施の形態４］
図２７は、この発明の実施の形態４に従うワード線ドライバの構成を示す図である。この図２７に示すワード線ドライバは、以下の点で、図１０に示すワード線ドライバと、その構成が異なる。すなわち、ＭＯＳトランジスタＰＱ１０、ＰＱ１１、ＰＱ１２およびＰＱ１４のバックゲートへは、サブローカル高電圧線（第３の電圧線）１４０から高電圧ＶＰＰ２が供給される。サブローカル高電圧線１４０は、ローカル高電圧線６７と別に設けられる。図２７に示すワード線ドライバの他の構成は、図１０に示すワード線ドライバの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
なお、図１２に示すワード線ドライバが用いられる構成においても、ＰチャネルＭＯＳトランジスタＰＱ１０−ＰＱ１２、およびＰＱ１４のバックゲートへは、サブローカル高電圧線１４０を介して高電圧ＶＰＰ２が与えられる。この場合、ＰチャネルＭＯＳトランジスタＰＱ１３のバックゲートは、ノードＮＢに接続されてもよく、また、サブローカル高電圧線１４０に結合されてもよい。
図２８は、図２７に示すワード線ドライバのＰチャネルＭＯＳトランジスタＰＱ１２およびＮチャネルＭＯＳトランジスタＮＱ１３の断面構造を概略的に示す図である。他のＰチャネルＭＯＳトランジスタＰＱ１０−ＰＱ１２は、これらのＭＯＳトランジスタＰＱ１４と同一の断面構造を有し、また、ＮチャネルＭＯＳトランジスタＮＱ１１−ＮＱ１５も、この図２６に示すＭＯＳトランジスタＮＱ１３と同様の断面構造を有する。ただし、印加電圧が、配置位置に応じて異なる。
図２８において、ＰチャネルＭＯＳトランジスタＰＱ１４がＮウェル１５５に形成され、ＮチャネルＭＯＳトランジスタＮＱ１３がＰウェル１６０に形成される。ＭＯＳトランジスタＰＱ１４は、Ｎウェル１５５表面に間をおいて形成されるＰ型不純物領域１５６および１５７と、これらの不純物領域１５６および１５７間のチャネル形成領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極１５８を含む。
Ｎウェル１５５は、Ｎ型不純物領域１５９を介してサブローカル高電圧線１４０に結合されて、高電圧ＶＰＰ２を受ける。不純物領域１５７は、ローカル高電圧線６７を介してグローバル高電圧線６６から高電圧ＶＰＰを受ける。これらのローカル高電圧線６７およびサブローカル高電圧線１４０の間に、電源カット指示信号ＰＣＵＴＡをゲートに受けるＰチャネルＭＯＳトランジスタＰＱ３０が設けられる。
ＮチャネルＭＯＳトランジスタＮＱ１３は、Ｐウェル１６０表面に間をおいて形成されるＮ型不純物領域１６１および１６２と、これらの不純物領域１６１および１６２の間のチャネル形成領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極１６３とを含む。Ｐウェル１６０は、Ｐ型不純物領域１６４を介してグローバル負電圧線６９に結合される。不純物領域１６１は、ローカル負電圧線７１に結合されて、負電圧ＶＮＥＧＢを受ける。不純物領域１５６および１６２が、共通にワード線ＷＬに結合される。
Ｎウェル１５５側壁に、サイドＮウェル１６６が設けられ、Ｐウェル１６０側壁に、サイドＮウェル１６５が設けられる。このＰウェル１６０およびＮウェル１５５下部に、ボトムＮウェル１６７が設けられる。これにより、Ｐウェル１６０は、Ｐ型基板１５０と分離され、また、このＰウェル１６０は、他のウェル領域から分離される。
また、Ｎウェル１５５は、サイドＮウェル１６６およびボトムＮウェル１６７により、Ｐ型基板１５０と電気的に分離される（ＰＮ接合による）。通常、Ｐ型基板１５０は、接地電圧レベルにバイアスされる。
また、グローバル高電圧線６６は、Ｎウェル１５５と電気的に分離される（ＰＮ接合のビルトイン電圧によりＰ型不純物領域１５７とＮウェル１５５の間のＰＮ接合は非導通状態にある）。
ＮチャネルＭＯＳトランジスタＮＱ１３においては、不純物領域１６１がローカル負電圧線７１に結合され、不純物領域１６４がグローバル負電圧線６９に結合される。したがってＰウェル１６０は、グローバル負電圧線６９からの負電圧ＶＢＢによりバイアスされる。Ｐウェル１６０の電位が、ボトムＮウェル１６７の電圧レベルより低いため、Ｐウェル１６０とボトムＮウェル１６７の間のＰＮ接合は逆バイアス状態であり、グローバル負電圧線６９からＰ型基板１５０へのリーク電流は、ほとんど生じない。
図２９は、この発明の実施の形態４に従う１つのサブブロックの高圧電源制御回路の構成を概略的に示す図である。高圧電源制御回路は、ハイ側電源制御回路が、実施の形態２と同様、クランプ素子ＣＬＭＰで構成される。クランプ素子ＣＬＭＰは、ハイ側電源線１２０に与えられるハイ側電源電圧ＶＤＤＨをローカル高電圧線６７に伝達するダイオード接続されるＮチャネルＭＯＳトランジスタ１２２で構成される。
ロー側電源制御回路１７０は、実施の形態２と同様の接地線分離用のＭＯＳトランジスタＮＱ２０および負電圧クランプ用のＭＯＳトランジスタ１２７に加えて、図２８に示すＰチャネルＭＯＳトランジスタＰＱ３０を含む。
したがって、低消費電力モード（ディープパワーダウンモード）のスタンバイモードにおいて、スタンバイサイクル時に電源供給が停止されるとき、電源カット指示信号ＰＣＵＴＡがＨレベルとなり、ＭＯＳトランジスタＰＱ３０がオフ状態となる。応じて、サブローカル高電圧線１４０とローカル高電圧線６７とが電気的に分離される。
ローカル高電圧線６７は、ワード線ドライバＷＶ０−ＷＶｍを介して、高電圧ＶＰＰを、ワード線ＷＬ＜０＞−ＷＬ＜ｍ＞へ伝達する。一方、サブローカル高電圧線１４０上の高電圧ＶＢＢ２は、図２８に示すように、ＰチャネルＭＯＳトランジスタが形成されるＮウェル（バックゲート）１５５へ伝達される。したがって、スタンバイサイクル時において、サブローカル高電圧線１４０上の高電圧ＶＰＰ２がＮウェル１５５からＰ型基板１５０へのリーク電流により消費されても、ローカル高電圧線６７上の高電圧ＶＰＰは消費されない。
このとき、また、実施の形態２と同様、ＭＯＳトランジスタＮＱ２０により、ローカル接地線７７はグローバル接地線７２と分離されており、また、ローカル負電圧線７１はグローバル負電圧線６９と負電圧設定回路７０により分離されている。したがって、ローカル高電圧線６７の高電圧ＶＰＰからのリーク経路はほとんど存在せず、ワード線ＷＬ＜０＞−ＷＬ＜ｍ＞を高電圧ＶＰＰレベルにほぼ維持することができる。
また、たとえローカル高電圧線６７の電圧レベルが低下しても、クランプ素子ＣＬＭＰを介して外部からの電源電圧ＶＤＤＨにより高電圧ＶＰＰの電圧低下を補償することができ、非選択状態のワード線ＷＬ＜０＞−ＷＬ＜ｍ＞の電圧レベルをほぼ高電圧ＶＰＰレベルに維持することができる。これにより、リフレッシュサイクルを短くすることなく、安定にデータを保持することができ、消費電流を確実に低減することができる。
なお、電源カット指示信号ＰＣＵＴＡおよび／ＰＣＵＴＡは互いに相補な制御信号であり、実施の形態２に示す制御部の構成を利用して、電源接続制御を行なうことができる。
なお、この発明の実施の形態４において、ローカル高電圧線６７においてクランプ素子ＣＬＭＰが設けられている。しかしながら、このクランプ素子ＣＬＭＰは特に設けられなくてもよい。また、ローカル高電圧線６７およびサブローカル高電圧線１４０に対してデカップル容量が接続されても良い。ローカル高電圧線６７およびサブローカル高電圧線１４０の電圧降下を抑制することができる。
以上のように、この発明の実施の形態４に従えば、ワード線ドライバのトランジスタのバックゲートバイアスを供給する電圧線と、ワード線に高電圧を伝達する電圧線とを別々に設けている。したがって、スタンバイ時に、ウェル領域から基板に逆方向リーク電流により、バックゲートバイアス電圧が低下しても、ワード線に高電圧を伝達する電圧線からの電荷のリークは生じず、ワード線電圧の低下を抑制することができる。また、実施の形態２および３の効果をも得ることができる。
［実施の形態５］
図３０は、この発明の実施の形態５に従うメモリ回路（ＤＲＡＭコア）の全体の構成を概略的に示す図である。この図３０に示すメモリ回路は、以下の点で、図２１に示すメモリ回路とその構成が異なる。すなわち、電源制御回路３５において、高電圧ＶＰＰを発生するＶＰＰ発生回路５１と高電圧ＶＰＰ２を発生する高電圧発生回路１８０とが、別々に設けられる。これらの高電圧ＶＰＰおよびＶＰＰ２は、同一電圧レベルである。図３０に示すＤＲＡＭコアの他の構成は、図２１に示すメモリ回路（ＤＲＡＭコア）の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図３１は、アレイ駆動制御部２５における高電圧ＶＰＰおよびＶＰＰ２の分配の態様を概略的に示す図である。図３１において、高電圧発生回路１８０からの高電圧ＶＰＰ２は、第２グローバル高電圧線１８５を介してサブブロックＭＢ０−ＭＢｋに共通に伝達される。第２グローバル高電圧線１８５は、高電圧発生回路１８０の出力部に結合される。サブブロックＭＢ０−ＭＢｋにおいては、それぞれ、第２ローカル高電圧線１８７を介して高電圧ＶＰＰ２が伝達される。
ＶＰＰ発生回路５１からの高電圧ＶＰＰは、グローバル高電圧線６６およびローカル高電圧線６７を介してサブブロックＭＢ０−ＭＢｋにそれぞれ伝達される。図３１に示すアレイ駆動制御部における電圧分配の他の態様は、図２２に示す電圧分配系の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図３２は、ワード線ドライバＷＶのワード線ドライブ段のトランジスタの断面構造を概略的に示す図である。この図３２に示すドライブ段のトランジスタの断面構造は、図２８に示すドライブ段のトランジスタの断面構造と同じである。図３２に示す構成においては、不純物領域１５７へは、ローカル高電圧線６７を介してグローバル高電圧線６６からの高電圧ＶＰＰが供給される。一方、Ｎウェル１５５へは、不純物領域１５９を介して第２ローカル高電圧線１８７および第２グローバル高電圧線１８５からの高電圧ＶＰＰ２が供給される。ワード線ＷＬへ非選択電圧ＶＰＰを伝達する電源経路と、ＰチャネルＭＯＳトランジスタのバックゲート（Ｎウェル１５５）をバイアスする高電圧ＶＰＰ２を生成する電源経路とは別々に設けられる。図３２に示すワード線ドライブトランジスタの他の構成は、図２８に示すトランジスタの断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図３３は、この発明の実施の形態５における１つのサブブロックにおけるアレイ駆動部の構成を概略的に示す図である。この図３３に示すアレイ駆動制御部の構成は、図２９に示すアレイ駆動制御部の構成と以下の点で、その構成が異なる。すなわち、ローカル高電圧線６７と高電圧ＶＰＰ２を伝達する第２ローカル高電圧線１８７とは別々に設けられる。図２９に示すイコライズ用のＰチャネルＭＯＳトランジスタＰＱ３０は設けられない。この第２ローカル高電圧線１８７により、ワード線ドライバＷＶ０−ＷＶｍのＰチャネルＭＯＳトランジスタのバックゲートへ高電圧ＶＰＰ２が伝達される。この図３３に示すアレイ駆動制御部の他の構成は、図２９に示すアレイ駆動制御部の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、動作タイミングも、図２４に示すタイミング図と同様であり、制御態様は、実施の形態２および３と同様である。また、制御部の構成としては、実施の形態２において示す制御部の構成を利用することができる。
したがって、この発明の実施の形態５において、低消費電流スタンバイモード（ディープパワーダウンモード）が指定されたとき、スタンバイサイクルにおいては、ローカル接地線７７が、グローバル接地線７２とＭＯＳトランジスタＮＱ２０により分離される。また、ローカル負電圧線７１は、負電圧設定回路７０によりグローバル負電圧線６９と分離される。スタンバイサイクルにおいて、ワード線ドライバＷＶ０−ＷＶｍにおいて、Ｎウェル１５５からＰ型基板１５０へ逆方向リーク電流により電流が流れて、このバイアス用の高電圧ＶＰＰ２の電圧レベルが低下しても、ローカル高電圧線６７は、バックゲート（Ｎウェル１５５）を充電用には用いられていない。したがって、ワード線ＷＬは、高電圧ＶＰＰレベルに近い値に保持することができる。これにより、スタンバイサイクル時内部電源電圧の供給が遮断されても、メモリセルデータを保持することができ、リフレッシュ時間を短くすることは要求されない。
また、高電圧線の接続制御は行う必要がなく、この接続制御に要する消費電流を削減することができる。
なお、図３３に示す構成においてクランプ素子ＣＬＭＰは、設けられなくても良い。また、実施の形態３と同様に、ＶＰＰおよびＶＰＰ２ローカル高電圧線にデカップル容量が接続されても良い。スタンバイサイクル時の高電圧ＶＰＰおよびＶＰＰ２の電圧降下をより抑制することができ、メモリセルトランジスタの確実にオフ状態に維持することができる。
以上のように、この発明の実施の形態５に従えば、ＭＯＳトランジスタのバックゲートバイアス用の高電圧発生回路と、ワード線非選択電圧を発生する高電圧発生回路とを別々に設けている。したがって、バックゲート領域においてリーク電流が生じても、ワード線非選択電圧は、そのリーク電流の影響を受けず、所望の電圧レベルに維持することができる。
この発明は、プロセッサなどのロジックと同一半導体チップ上に混載されるＤＲＡＭに適用することにより、低消費電力で安定にデータを保持することのできる混載ＤＲＡＭを実現することができる。
しかしながら、この発明に従う半導体記憶装置は、メモリセルトランジスタとして、ＰチャネルＭＯＳトランジスタが用いられ、ワード線が非選択時高電圧レベルに維持される構成であれば、メモリ単体に対しても適用可能である。
この発明が適用されるシステムＬＳＩの全体の構成を概略的に示す図である。 この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。 図２に示すＩ／Ｏ部の構成を概略的に示す図である。 図２に示す電源制御回路に含まれる内部電圧発生部の構成を概略的に示す図である。 図２に示すメモリアレイの構成を概略的に示す図である。 図５に示すサブアレイブロックおよびセンスアンプ帯の構成を概略的に示す図である。 図６に示すメモリセルの構成を概略的に示す図である。 この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。 図８に示す負電圧設定回路の構成の一例を示す図である。 図８に示すワード線ドライバの構成の一例を示す図である。 図１０に示すワード線ドライバの動作を示す信号波形図である。 図８に示すワード線ドライバの変更例を示す図である。 図１２に示すワード線ドライバの動作を示す信号波形図である。 この発明の実施の形態１に従う高圧電源制御回路の構成を示す図である。 この発明の実施の形態１に従う半導体記憶装置のスタンバイモード時の動作を示すタイミング図である。 この発明の実施の形態１における半導体記憶装置のスタンバイサイクル時の各信号線の電圧変化を示す図である。 この発明の実施の形態１におけるワード線ドライバの各電圧線の電圧を示す図である。 この発明の実施の形態１に従う半導体記憶装置の電圧管理部および電源制御回路の要部の構成を概略的に示す図である。 この発明の実施の形態１に従う半導体記憶装置の制御部の構成を概略的に示す図である。 図１９に示す制御部の動作を示すタイミング図である。 この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態２に従う電圧制御部の構成を示す図である。 この発明の実施の形態２に従う半導体記憶装置のスタンバイモード時の動作を示す信号波形図である。 この発明の実施の形態２に従う半導体記憶装置の制御部の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態４に従う半導体記憶装置のワード線ドライバの構成を示す図である。 図２７に示すワード線ドライバのドライブ段のトランジスタの断面構造を概略的に示す図である。 この発明の実施の形態４に従う半導体記憶装置の電圧制御部の構成を概略的に示す図である。 この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態５に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態５におけるワード線ドライバのトランジスタの断面構造を概略的に示す図である。 この発明の実施の形態５に従う半導体記憶装置の電圧制御部の構成を概略的に示す図である。
符号の説明
１ システムＬＳＩ、ＭＥＭ１−ＭＥＭ３ メモリ回路、１５ メモリアレイ、２０ Ｉ／Ｏ部、２５ アレイ駆動制御部、２７ ドライブ電源制御回路、３０ 制御部、３５ 電源制御回路、４０ 電源管理部、ＭＣ メモリセル、ＣＣ メモリセルキャパシタ、ＡＴ アクセストランジスタ、６０ 行デコード回路、ＭＢ０−ＭＢｋ サブブロック、６４ 行デコーダ、６５ グローバル高電圧線、６６ ローカル高電圧線、６８ グローバル負電圧線、６９ ローカル負電圧線、７２ グローバル接地線、６７ ローカル高電圧線、７１ ローカル負電圧線、７０ 負電圧設定回路、７５ 高圧電源制御回路、ＰＱ１−ＰＱ２，ＰＱ１０−ＰＱ１４ ＰチャネルＭＯＳトランジスタ、ＮＱ１５ ＮチャネルＭＯＳトランジスタ、ＷＶ０−ＷＶｍ ワード線ドライバ、ＮＱ２０ ＮチャネルＭＯＳトランジスタ、ＰＱ２０，ＰＱ２１ ＰチャネルＭＯＳトランジスタ、ＣＬＭＰ クランプ素子、１２２，１２７ ＰチャネルＭＯＳトランジスタ、１０１，１２９ 電源遮断制御回路、１３０ デカップル容量、ＰＱ３０ ＰチャネルＭＯＳトランジスタ、１４０ サブローカル高電圧線、１７０ 電源電圧制御部、１８５ 第２グローバル高電圧線、１８７ ローカル第２高電圧線、１５５ Ｎウェル。

Claims (7)

  1. 各々が、行列状に配列され、各々が記憶データのリフレッシュが必要な複数のメモリセルを有する複数のサブブロック、
    活性化時、少なくとも第１および第２の電圧を生成するとともに、データ保持が行なわれるスタンバイモード時において、データ保持のための前記複数のメモリセルに対して連続して実行されるバーストリフレッシュの完了後のスタンバイサイクル時に前記第１および第２の電圧の生成を停止する電源回路、
    前記電源回路からの第１の電圧を前記複数のサブブロックに共通に伝達する第１のグローバル電圧線、
    前記複数のサブブロックに対応して配置され、前記第１のグローバル電圧線に結合されて前記第１のグローバル電圧線からの電圧を受けて対応のサブブロックに伝達する複数の第１のローカル電圧線、
    前記電源回路からの第２の電圧を前記複数のサブブロックに共通に伝達する第２のグローバル電圧線、
    各前記サブブロックに対応して設けられる複数の第２のローカル電圧線、
    各前記サブブロックに対応して配置され、サブブロック選択信号に従って選択的に対応のサブブロックに対して配置される第２のローカル電圧線の電圧を前記第２のグローバル電圧線上の第２の電圧に対応する電圧レベルに設定する複数の電圧設定回路、
    固定電圧を前記複数のサブブロックに共通に伝達するグローバル参照電圧線、
    各サブブロックに対応して配置される複数のローカル参照電圧線、
    各前記サブブロックにおいて、メモリセル行に対応して配置され、各々が対応の行のメモリセルに接続される複数のワード線、および
    各前記サブブロックに対応して配置され、各々が、対応のサブブロックのメモリセル行に対応して配置され、行選択信号に従って対応の行のメモリセルを選択状態へ駆動する複数のワード線ドライバを含む複数のワード線制御回路を備え、各前記ワード線ドライバは、前記行選択信号に従って前記ローカル参照電圧線上の電圧と前記第１のローカル電圧線上の電圧の間で変化する信号を生成するプリドライブ段と、前記プリドライブ段の出力信号に従って対応のワード線に前記第１のローカル電圧線上の電圧と前記第２のローカル電圧線上の電圧の一方の電圧レベルに設定するドライブ段とを含み、
    前記スタンバイモードのスタンバイサイクルにおいて、前記第１のグローバル電圧線と前記第１のローカル電圧線とを接続した状態で、少なくとも前記グローバル参照電圧線と前記ローカル参照電圧線とを分離する手段を含み、前記スタンバイサイクル時前記第１のローカル電圧線の電圧変化を抑制するドライブ電源制御回路を備える、半導体記憶装置。
  2. 前記ドライブ電源制御回路は、
    前記スタンバイサイクル時、さらに、前記バーストリフレッシュサイクルから前記スタンバイサイクル移行時に前記スタンバイサイクルよりも短い期間前記第１のローカル電圧線を前記ローカル参照電圧線および前記第２のローカル電圧線と電気的に接続して前記ローカル参照電圧線および前記第２のローカル電圧線の電圧を前記第１の電圧レベルに設定するゲート回路を備える、請求項１記載の半導体記憶装置。
  3. 前記ドライブ電源制御回路は、さらに、
    第３の電圧を供給する電圧源に結合され、前記複数の第１のローカル電圧線の電圧が前記第３の電圧源の第３の電圧に応じて規定される電圧レベルを越えて変化するのを抑制する第１のクランプ素子と、
    前記第２のグローバル電圧線の電圧が前記グローバル参照線の固定電圧に応じて規定される電圧レベルを越えて変化するのを抑制する第２のクランプ素子とを備える、請求項１記載の半導体記憶装置。
  4. 前記ドライブ電源制御回路は、さらに、
    前記第２のグローバル電圧線の電圧が前記グローバル参照電圧線の固定電圧により規定される電圧レベルを越えて変化するのを抑制するクランプ素子と、
    前記第１のローカル電圧線に結合されるデカップル容量素子とを備える、請求項１記載の半導体記憶装置。
  5. 前記半導体記憶装置はさらに、
    各前記サブブロックに対応して配置される複数の第３のローカル電圧線を備え、
    前記ドライブ段は、前記第３のローカル電圧線の電圧をバックゲートに受け、導通時、前記第１のローカル電圧線の電圧を対応のワード線に伝達する第１の絶縁ゲート型電界効果トランジスタと、前記第２のグローバル電圧線の電圧をバックゲートに受け、前記第１の絶縁ゲート型電界効果トランジスタと相補的に導通し、導通時、前記対応のワード線に前記第２のローカル電圧線の電圧を伝達する第２の絶縁ゲート型電界効果トランジスタとを備え、
    前記ドライブ電源制御回路は、さらに、
    前記スタンバイサイクル時、前記第１のローカル電圧線と前記第３のローカル電圧線とを分離する分離ゲートと、
    前記第２のグローバル電圧線の電圧が、前記グローバル参照電圧線の固定電圧により規定される電圧レベルを越えて変化するのを抑制するクランプ素子を備える、請求項１記載の半導体記憶装置。
  6. 前記電源回路は、
    前記第１の電圧を生成する第１の電圧発生回路と、
    前記第１の電圧発生回路と別に設けられ、前記第１の電圧と同一電圧レベルの第３の電圧を生成する第２の電圧発生回路とを含み、
    前記半導体記憶装置は、さらに、
    前記電源回路からの第３の電圧を各前記サブブロックに共通に伝達する第３のグローバル電圧線と、
    各前記サブブロックに対応して前記第１のローカル伝達線と別に設けられ、前記第３のグローバル電圧線上の電圧を対応のサブブロックに伝達する複数の第３のローカル電圧線とを備え、
    前記ドライブ段は、対応の第３のローカル電圧線の電圧をバックゲートに受け、導通時、前記第１のローカル電圧線の電圧を対応のワード線に伝達する第１の絶縁ゲート型電界効果トランジスタと、前記第２のグローバル電圧線の電圧をバックゲートに受け、前記第１の絶縁ゲート型電界効果トランジスタと相補的に導通し、導通時、前記対応のワード線に前記第２のローカル電圧線の電圧を伝達する第２の絶縁ゲート型電界効果トランジスタとを備え、
    前記ドライブ電源制御回路は、さらに、
    前記第２のグローバル電圧線の電圧が、前記グローバル参照電圧線の固定電圧により規定される電圧レベルを越えて変化するのを抑制するクランプ素子を備える、請求項１記載の半導体記憶装置。
  7. 前記第１のローカル電圧線の電圧が、外部から供給される第４の電圧が規定する電圧レベルを超えて変化するのを抑制する第２のクランプ素子をさらに備える、請求項５または６に記載の半導体記憶装置。
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