KR970006622B1

KR970006622B1 - 기준전압을 소정레벨에 클램핑 하는 클램프 회로

Info

Publication number: KR970006622B1
Application number: KR1019930019179A
Authority: KR
Inventors: 타케시 카지모토
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 기다오까 다까시
Priority date: 1992-09-22
Filing date: 1993-09-21
Publication date: 1997-04-29
Also published as: ITMI932025A1; JPH06104672A; IT1272657B; ITMI932025A0; KR940008236A; US5436552A; DE4331895C2; DE4331895A1

Abstract

내용없음.

Description

기준전압을 소정레벨에 클램핑 하는 클램프 회로

제1도는 본 발명의 일실시예의 클램프 회로의 구성을 나타낸 도면.

제2도는 제1도의 정전류원의 구체적 구성을 나타낸 도면.

제3도는 제1도의 클램프용 MOS 트랜지스터의 게이트 전압 및 소스전압과 클램프되어야 할 전압간의 관계를 나타낸 도면.

제4도는 제1도의 클램프용 MOS 트랜지스터의 전류전압 특성을 나타낸 도면.

제5도는 본 발명의 다른 실시예의 클램프 회로의 구성을 나타낸 도면.

제6도는 제5도에 도시된 정전류원의 구체적 구성을 나타낸 도면.

제7도는 본 발명의 또한 실시예인 클램프 회로의 구성을 표시하는 도면.

제8도는 본 발명의 또다른 실시예인 클램프 회로의 구성을 표시하는 도면.

제9도는 반도체 메모리의 일반적인 구성을 표시하는 도면.

제10도는 제9도에 표시한 반도체 메모리의 메모리 셀 구조를 표시하는 도면.

제11도는 제10도에 표시한 메모리 셀의 데이타 독출시의 동작을 표시하는 파형도.

제12도는 반도체 메모리에 있어 기판 바이어스 전압의 작용을 설명하기 위한 도면.

제13도는 종래의 반도체 메모리의 공용(shared) 센스앰프 배치를 표시하는 도면.

제14도는 제13도에 표시한 공용 센스앰프 배치의 반도체 메모리의 센스시의 동작을 표시하는 신호 파형도.

제15도는 제13도에 표시한 각 제어신호를 발생하기 위한 회로구성을 표시한 블럭도.

제16도는 종래의 반도체 메모리에 있어 승압신호 발생부의 구성을 표시하는 도면.

제17도는 종래의 클램프 회로의 구성을 표시하는 도면.

제18도는 종래의 클램프 회로의 전류-전압 특성 및 1개의 MOS 트랜지스터의 전압-전류 특성을 표시하는 도면.

본 발명은 일반적으로 클램프 회로에 관한 것이며, 특히 반도체 디바이스내에서 발생되는 전압을 일정전압에 클램프 하기 위한 회로구성에 관한 것이다.

최근, 반도체 디바이스는 시스템의 구성을 용이하게 하기 위하여 단일 전원구성(통상 접지전위인 전원전위 외에 1종류의 전원전압을 이용하는 구성)으로 돼있다.

한편, 반도체 메모리등의 반도체 디바이스에 있어서는, 외부 또는 내부 전원전압 Vcc과 다른 전위를 필요로 하는 것이 많다.

이와 같은 경우, 반도체 디바이스 내부에서 필요한 전위가, 전원전압 Vcc로부터 발생된다.

제9도는 반도체 메모리의 일반적 구성을 나타낸 도면이다.

제9도에 있어서는, 반도체 메모리의 일예로서, 다이내믹 랜덤 액세스 메모리의 구성이 도시되어 있다.

제9도에 있어서 반도체 메모리는 로우(row) 및 칼럼(column)의 매트릭스내에 배열된 복수의 다이내믹형 메모리 셀을 갖는 메모리 셀 어레이(100)와, 외부에서 주어지는 어드에스 신호 AO~An에 따라 내부 어드레스 신호를 발생하는 어드레스 버퍼(102)와, 어드레스 버퍼(102)로 부터의 내부 로우 어드레스 신호를 디코드하여, 메모리 셀 어레이(100)내의 대응의 로우를 선택하는 신호를 발생하여 로우 디코더(104)와 로우 디코더(104)로 부터의 로우 선택신호에 응답하여 메모리 셀 어레이(100)내의 대응의 로우에 워드선 구동 신호를 전달하는 워드 드라이버(106)와 어드레스 버퍼(102)로 부터의 내부 컬럼 어드레스 신호를 디코드 하여 메모리 셀 어레이(100)내의 대응의 칼럼을 선택하는 신호를 발생하는 칼럼 디코더(110)와, 메모리 셀 어레이(100)의 선택된 로우에 접속되는 메모리 셀의 기억 데이타를 감지하고 증폭하는 센스 앰프 및, 칼럼 디코더(110)에서의 칼럼 선택신호에 응답하여 메모리 셀 어레이(100)내의 대응의 칼럼을 내부 데이타선에 접속하는 IO게이트를 포함하고 있다.

제9도에 있어서는, 센스앰프와 IO게이트가 하나의 블록(108)로서 도시되어 있다.

상기 반도체 메모리는 또한 메모리 외부와 데이타의 입출력을 행하기 위한 입출력 회로(112)와, 외부에서 주어지는 제어신호 /RAS(기호1는, 신호가 저레벨에서 액티브함을 나타냄), /CAS 및 /WE에 따라 각종 내부 제어신호를 발생하는 클럭 제어회로(114)와, 반도체 메모리가 형성되는 반도체 기판에 소정의 바이어스 전압 VBB를 인가하기 위한 VBB 발생회로(VBB 발생회로(116))와, 메모리 셀 어레이(100)의 선택 로우에 전달되는 전원전압 Vcc보다 높은 승압신호 Vpp를 발생하는 Vpp발생회로(118)를 더 구비하고 있다.

신호 /RAS는 로우 어드레스 스트로브 신호이고, 반도체 메모리의 메모리 사이클을 결정함과 함께, 어드레스 버퍼(102)가 로우 어드레스 신호를 거둬들이는 타이밍을 제공한다.

신호 /CAS는 칼럼 어드레스 스트로브 신호이고, 어드레스 버퍼(102)가 칼럼 어드레스 신호를 거둬들이는 타이밍을 제공함과 함께 반도체 메모리의 칼럼선택에 관련된 회로의 동작 타이밍을 제공한다.

신호 /WE는 라이트(write) 이네이블 신호이고, 반도체 메모리가 데이타 독출모드인자, 데이타 기록모드인지를 결정한다.

클럭 제어회로(114)에서 발생되는 각종 내부 제어신호는 여러가지 회로부에 공급되나, 제9도에 있어서는, 어드레스 버퍼(102), 로우 디코더(104) 및 Vpp 발생회로(118)에 공급됨이 도시되어 있다.

하기에 동작에 대하여 간단하게 설명한다.

제9도에 도시된 반도체 메모리는 다이내믹 랜덤 엑세스 메모리이고, 어드레스 버퍼(102)에는 로우 어드레스 신호와 칼럼 어드레스 신호가, 시분할 멀티플렉스(multiplex)식으로 주어진다.

어드레스 버퍼(102)는 클럭제어회로(114)로 부터의 신호 /RAS에 응답하여 발생되는 내부 제어신호에 응답하여 외부 어드레스 신호를 취하여 내부 로드 어드레스 신호를 발생한다.

로우 디코더(104)는 이 내부 로우 어드레스 신호를 디코드 하여 메모리 셀 어레이(100)내의 로우(워드선)를 선택하는 신호를 발생한다.

Vpp 발생회로는, 전원전압 Vcc(제9도에 있어서, 외부에서 공급됨으로 도시됨)를 수신하여 클럭 제어회로(114)의 내부 제어신호에 응답하여 승압 신호 Vpp를 발생한다.

워드 드라이버(106)는, 로우 디코더(104)의 로우 선택신호가 지정하는 메모리 셀 어레이(100)내의 로우(워드선)상에 Vpp 발생회로(118)로 부터 공급된 승압 신호 Vpp를 전달한다.

그 결과, 메모리 셀 어레이(100)내에서, 1로우가 선택상태가 되어, 선택 로우에 접속되는 메모리 셀의 기억 데이타가 대응의 칼럼(비트선)상에 전달된다.

다음, 블록(108)내에 함유된 센스앰프가 활성화 되어(클럭 제어회로(114)의 제어신호에 의함), 각 칼럼상에 전달된 메모리 셀의 기억 데이타가 증폭된다.

한편, 어드레스 버퍼(102)는, 클럭 제어회로(114)에서, 신호 /CAS에 응답하여 발생된 내부 제어신호에 응답하여 외부 어드레스 신호로 부터, 내부 칼럼 어드레스 신호를 발생한다.

칼럼 디코더(110)는 어드레스 버퍼(102)로 부터의 내부 칼럼 어드레스 신호를 디코드 하여 칼럼 선택신호를 발생한다.

칼럼 선택신호 발생시에 있어서는, 이미 블록(108)내의 센스앰프에 의해 각 메로리 셀의 데이타가 검지, 증폭되어 있어서, 각 칼럼상의 데이타는 안정상태로 되어 있다.

블록(108)내의 IO게이트가, 칼럼 디코더(110)로 부터의 칼럼 선택신호에 응답하여 도통되어, 메모리 셀 어레이(100)내의 대응의 칼럼을 입출력 회로(112)에 접속한다.

입출력 회로(112)는 클럭 제어회로(114)로 부터의 제어신호에 응답하여 데이타 기록동작 모드시에 있어서는, 외부기록 데이타로 부터 내부 기록 데이타를 생성하여 블록(108)에 전달하고, 데이타 독출동작 모드시에 있어서는 블록(108)내의 IO게이트로 부터 전달된 내부 독출 데이타로 부터 외부 독출 데이타를 생성한다.

이상의 동작에 의해, 로우 디코더(104) 및 칼럼 디코더(110)에 의해 선택된 로우 및 칼럼의 교차부에 대응하여 배치된 메모리 셀에 대한 데이타의 기록 또는 독출이 행하여 진다.

다음은, 메모리 셀 어레이(100)내의 선택 로우상에 전달되는 승압신호 Vpp의 작용에 대하여 설명한다.

제10도는 다이내믹형 메모리 셀의 구조를 나타낸 도면이다.

제10도에 있어서, 다이내믹형 메모리 셀(120)은, 정보를 전하의 형태로 기억하기 위한 메모리 셀 커패시터(124)와, 워드선 WL상의 신호전위에 응답하여 메모리 셀 커패시터(124)를 대응의 비트선(제10도에 있어서는 비트선 BL)에 접속하는 게이트(122)를 구비하고 있다.

메모리 셀 커패시터(124)의 한쪽전극(셀 플레이트)은 소정의 기준전위 Vcp에 접속되어 있다.

워드선 WL는 제9도에 표시한 메모리 셀 어레이(100)의 로우에 대응하고 비트선 BL 및 /BL는 그의 칼럼에 대응한다.

비트선 BL 및 /BL는 쌍을 구성하고 있고, 하나의 워드선과 1쌍의 비트선 BL, /BL과의 교차부에 메모리 셀(120)이 배치되어 있다.

제10도에 있어서는, 워드선 WL과 비트선 BL과의 교차부에 메모리 셀(120)이 배치된 상태가 표시되어 있다.

통상, 인접 워드선과 비트선 BL/과의 교차부에 다른 다이내믹형 메모리 셀이 배치되어 있다.

제10도에 도시된 다이내믹형 메모리 셀의 데이타 센스동작에 대하여 제11도에 도시된 동작파형도를 참조하여 설명한다.

워드선 WL이 선택되면, 승압신호 Vpp가 제9도에 도시된 워드 드라이버(106)로 부터 워드선 WL로 전달된다.

그결과, 메모리 셀(120)의 트랜스퍼 게이트(122)가 도통되고, 메모리 셀 커패시터(124)가 비트선 BL과 연결된다.

비트선 BL과 /BL은 스탠바이(stand-by)시에 중간전위(Vcc/2)를 갖도록 예비충전되고, 워드선의 전위가 상승하기 전에 전기적으로 부동상태로 된다.

이러한 동작은 전하가 비트선 BL과 커패시터(124) 사이를 이동하게 하고 비트선 BL의 전위가 메모리 셀 커패시터(124)의 기억 데이타에 따라 변하게 된다.

제11도에 도시된 상태에서, 메모리 셀(120)은 데이타0을 기억하고, 비트선 BL의 전위가 감소된다.

다른 비트선 /BL은 선택된 메모리 셀이 접속되어 있지 않으므로 Vcc/2의 전위를 유지한다.

다음은, 센스앰프가 활성화 되어 비트선 BL과 /BL 사이의 전위차를 차동적으로 증폭시킨다.

메모리 셀(120)에서 데이타의 독출 또는 기록이 행해진 후 하나의 메모리 사이클이 종료되며, 워드선 WL의 전위가 L레벨로 떨어진다.

다이내믹형 메모리 셀(120)의 트랜스퍼 게이트(122)는 통상, 제10도에 도시된 바와 같이, n채널 MOS트랜지스터(절연막 게이트형 전계효과 트랜지스터)로 구성되어 있다.

그러므로, 트랜스퍼 게이트(122)는 자체의 임계전압 미만의 게이트에 가해지는 전위의 전압을 통과시킬 수 있다. 워드선 WL의 전위가 전원전압 Vcc의 레벨에 있으면, 전압 Vcc-Vth가 메모리 셀 커패시터(124)에 전달된다.

Vth는 트랜스퍼 게이트(122)의 임계전압이다.

반도체 메모리의 기억용량이 증가함에 따라 메모리 셀의 크기는 작아진다.

C를 커패시턴스, V를 전달된 전위라고 하면, 축적 전하 Q의 양은 다음과 같이 표시된다.

Q=C·(V-Vcp)

위 식에서 보이는 것처럼 충분한 양의 전하를 메모리 셀 커패시터에 축적하기 위해, 전달되는 전압 V를 가능한한 크게 만들어야 할 필요가 있다.

그러므로, 워드선 WL의 전위가 전원전압 Vcc를 메모리 셀 커패시터(124)에 전달되기 위해 전원전압 Vcc 이상으로 증압되어진다.

워드선 WL의 전위가 상승할 때 승압신호 Vpp를 전달함으로써, 워드선 WL의 전위 상승속도가 증가되고, 메모리 셀(120)의 기억 데이타가 빠른 속도로 비트선 BL에 전달된다.

이러한 승압전압 Vpp는, 부트스트랩(bootstrap) 커패시턴스에 의한 커패시턴스 결합을 이용하거나 또는 전하 펌프 동작을 이용하는 승압회로에 의해 전원전압 Vcc로부터 칩상에 발생된다.

제12도는 제9도에 도시된 VBB 발생회로로 부터 발생된 기판 바이어스 전압의 작용을 보여주는 도면이다.

제12도에서, 하나의 MOS 트랜지스터의 단면 구조가 도시되어 있다.

제12도에서, MOS 트랜지스터는 P형 반도체 기판(또는 P웰(well))의 표면에 형성된 높은 불순물 농도를 갖는 N형 불순물 영역(142)와 (144)가 있고, 불순물 영역(142)와 (144) 사이의 기판 표면에 게이트 절연막(145)와 함께 형성된 전극(146)을 포함하고 있다.

제12도에서 보여지는 MOS 트랜지스터는 n채널 트랜지스터이다.

H레벨의 전압이 전극(146)에 가해지면, 게이트 전극(146) 하부의 채널 영역(147)에 반전층이 형성되고, 채널 영역(147)의 표면에 형성된 저저항치의 반전층을 통해서 불순물 영역(142)와 (144)가 연결된다.

결과적으로는, MOS 트랜지스터 온(on) 상태가 된다.

이러한 MOS 트랜지스터의 임계전압 Vth는 채널 영역(147)의 표면 불순물 농도에 따라 변한다.

표면 불순물 농도는 제조공정의 여러 변수에 따라서 변하게 된다.

이러한 불순물 농도의 변화에 따라 발생되는 임계전압의 변화를 줄이기 위해 일정반 바이어스 전위 VBB가 반도체 기판(140)에 가해진다.

통상, -2에서 -3v의 음전압이 MOS 트랜지스터의 임계전압을 안정화시키기 위해 P형 반도체 기판(140)에 가해진다.

상기 바이어스 전위 VBB를 가함으로써 불순물 영역(142)와 (144), 반도체 기판(140) 사이에 형성된 접합 커패시턴스가 감소되고, MOS 트랜지스터의 동작 속도를 빠르게 한다.

이러한 구성에서, 반전층이 신호선이나 배선층(150)에 전압이 가해져서 셀 분리영역(148)에 의해 전기적으로 분리되어 진다.

신호선(150)은 셀 분리영역(148) 위에 놓여지게 된다.

이러한 구성에서, 반전층이 신호선이나 배선층(150)에 전압이 가해져서 셀 분리영역(148) 하부에 형성된다.

바이어스 전압 VBB는 이러한 개생 MOS 트랜지스터가 도통되는 것을 방지하는 역할을 한다.

상기 기판 바이어스 전압 VBB는 또한, 전원전압 Vcc로부터 전하 펌프회로(커패시터를 이용하는)와 같은 회로를 이용하여 반도체 메모리의 칩상에서 발생되어진다.

반도체 메모리의 칩상에서 발생된 전압신호는 상기한 기판 바이어스 전압과 워드선 승압신호 외에 공용 센스앰프 구성의 센스앰프 접속제어 신호를 포함한다.

제13도는 반도체 메모리의 공용 센스앰프의 배치를 도시한 도면이다.

제13도에서, 센스앰프(160)은 메모리 블럭 MBA의 비트선쌍 BLA, /BLA와 블럭 MBB의 비트선쌍 BLB, /BLB에 의해 공유된다.

메모리 블럭 MBA의 비트선쌍 BLA, /BLA와 센스앰프(160)은 접속 게이트(162)에 의해 연결되고 센스앰프(160)과 블럭 MBB의 비트선쌍 BLB, /BLB는 접속 게이트(164)에 의해 연결되어 있다.

다음은, 제14도의 동작파형을 참고로 하여 제13도에서의 공용 센스앰프를 이용한 메모리셀 데이타의 감지동작을 설명한다.

신호 /RAS가 하강하면 하나의 메모리 사이클이 개시된다.

신호 /RAS의 하강과 대응하여 로우 어드레스 신호의 디코딩 동작과 워드선 선택동작이 수행된다.

이러한 동작에 병행하여, 선택된 워드선을 포함한 종속된 메모리 블럭만이 센스앰프(160)에 연결되고, 다른 메모리 블럭은 센스앰프(160)로부터 단절된다.

이 상태 이전의 상태에서 센스앰프(160)는 비트선쌍 BLA, /BLA와 /BLB, /BLB에 연결된다. 센스 앰프(160)과 비트선쌍 BLA, /BLA, BLB, /BLB의 접속/분리제어는 각각 제어신호 φA, φB에 의해 수행된다.

제어신호 φA, φB를 발생시키는 방법은 다양한 방법들이 있다.

제14(i)도에 도시된 바와 같이, 스탠-바이시에, 제어신호 φA, φB 모두가 승압신호 Vpp 레벨을 유지하며 선택안된 메모리 블럭(선택된 워드선을 포함하지 않은 메모리 블럭)에 대한 제어신호 φA는 접지전위 Vss 수준으로 떨어진다.

결과적으로, 하나의 메모리 블럭의 비트선쌍의 센스앰프(16)에 접속되어 있다.

이러한 구성 대신에, 제14(ii)도에서처럼, 스탠-바이 상태에서, 제어신호 φA, φB 모두가 전원전압 Vcc 수준에 있고, 선택된 메모리 블럭에 대한 제어신호가 승압신호 Vpp 레벨에 도달하고, 선택되지 않은 메모리 블럭에 대한 제어신호는 접지전위 Vss에 도달한다.

어떠한 방법이든, 선택된 메모리 블럭에 대해서는, 접속게이트가 승압신호 Vpp 레벨의 제어신호에 의해 도통되고, 비트선과 센스앰프(160)을 접속시킨다.

선택된 메모리 블럭과 센스앰프(160)의 접속과 선택안된 메모리 블럭과 센스앰프(160)의 단절이 이루어진후에 센스앰프 활성화 신호 φSA가 활성화 되고 센스앰프(160)이 감지동작을 수행한다.

결과적으로, 선택된 워드선에 접속된 메모리 셀의 데이타가 감지되고 증폭된다.

상기한 바와 같이, 접속 게이트(162) 또는 (164)에 승압신호 Vpp 레벨의 신호 φA, φB를 감지동작시에 가해줌으로써 접속 게이트(162)나 (164)에서 신호의 전달 손실(접속 게이트를 구성하는 MOS 트랜지스터의 임계전압에 의해서 발생됨)이 제거되고, 전원전압 Vcc 레벨의 신호가 비트선에 안정적으로 공급된다.

상기 구성의 공용 센스앰프에 있어서, 메모리셀 어레이 블럭은 2개로 분할되어 있다.

그러므로, 각 메모리셀 어레이의 비트선의 길이가 짧아지고, 비트선의 커패시턴스를 작게 만들 수 있고, 따라서 비트선상에 충분한 독출 전압을 빠른 속도로 전달하는 것이 가능하다.

제15도는 제13도에 도시된 공용 센스앰프의 각 제어신호 발생을 위한 구성을 개략적으로 나타낸 것이다.

제15도에서, 공용 센스제어 신호발생을 위한 회로는, 내부 RAS 신호발생을 위해 외부 신호 /RAS를 수신하는 RAS 버퍼(170), 예정된 시간에 센스앰프 활성화 신호 φSA의 발생을 위해 RAS 버퍼(170)로부터 내부 RAS신호를 수신하는 센스앰프 활성화 회로(172), RAS버퍼(170)으로 부터의 내부 RAS 신호에 대응하여 예정된 시간에 승압신호 Vpp를 발생하는 Vpp 발생회로(176) 및 내부 RAS신호와, 내부 어드레스 신호 RA 및 승압신호를 구비하고 있다. Vpp에 응답하여 단절제어 신호 φA, φB를 발생하는 단절제어회로(174)를 구비하고 있다.

내부 어드레스 신호 RA로는, 예를 들어 내부 로우 어드레스의 상위 비트가 이용된다.

로우 어드레스 신호 RA의 상위 비트중 설정된 수에 의해서 선택된 워드선을 포함하는 메모리 블럭을 확인하는 것이 가능하다.

Vpp 발생회로(176)은 전원전압 Vcc로 부터 온(on) 칩상에서 승압신호 Vpp를 발생한다.

상기한 바와 같이, 반도체 메모리내에서, 다양한 전압레벨의 신호가 전원전압 Vcc로부터 온 칩상에 발생된다.

다이내믹 랜덤 액세스 메모리뿐만 아니라 플래쉬 메모리(전기적으로 프로그램이 가능하고 소거 가능한 반도체 소자)와 같은 EERROM에서도, 프로그래밍 동작시 필요한 프로그램 전압이, 전원전압 Vcc로 부터 온 칩상에서 발생한다.

상기 전원전압 Vcc로 부터 승압신호 Vpp와 기판 바이어스 전압 VBB가 발생되면, 동작의 여유를 갖기 위해 설정된 레벨이상(또는 부전압인 경우 그 이하)의 전압이 필요하다.

한편, 반도체 메모리와 같은 반도체 소자의 집적도가 높아질수록, 구성요소의 크기는 더욱더 작아진다.

그러므로 구성요소의 항복전압 측면에서 볼때, 필요한 것보다 높은 전압이 가해지는 것을 방지할 필요가 있다.

예를 들어, 워드선 구동신호로서 승압신호 Vpp가 가해졌을 때 만약 필요 이상의 전압이 가해지면 워드선파괴(워드선의 단선, 중간 절연막의 절연파괴)등이 발생한다.

또한, 부전압인 기판전압 VBB의 경우에서, PN 접합이 역바이어스 상태이고, 기판 바이어스 전압 VBB가 필요이상으로 떨어졌을 때, PN 접합의 역바이어스 상태가 더 심화되고, PN PN접합의 파괴(N형역에 H의 신호가 가해진 경우)가 일어날 것으로 여겨진다.

필요 이상의 높은 전압이 발생하는 것을 방지하기 위해서, 제16도에 도시된 바와 같은 클램프 회로가 통상으로 설치된다.

제16도에서, Vpp 발생회로(180)에 의해서 발생된 승압신호 Vpp의 전압레벨이 어떤 특성 레벨에서 클램프 되어지는 구성이 예시되어 있다.

기판 바이어스 전압 VBB를 발생하는 회로의 구성도 이와 유사하다.

클램프 회로(182)는 Vpp 발생회로(180)에서 발생된 승압신호 Vpp가 소정의 전압 수준을 초과하지 않도록 방지한다.

제17도는 제16도에 도시된 클램프 회로의 구체적 구성을 보여주는 단면도이다.

제17도에서, 클램프 회로는 노드(200)와 기준전위로 작용하는 접지전위(GND)를 공급하는 노드 사이에 직렬로 접속된 MOS 트랜직스터(8a~8n)를 구비하고 있다.

각 MOS 트랜지스터(8a-8n) 그 자체의 임계전압인 Vth의 전압하강을 야기시키도록 다이오드 연결되어 있다.

노드(200)은 승압신호 Vpp가 전달되는 신호선에 접속되어 있다.

제17도의 클램프 회로의 동작을 제18도의 전압-전류 특성을 참조하여 설명한다.

제18도에서, 종축은 전류 I, 횡축은 전압 V를 표시한다.

여기서 곡선 a는 하나의 MOS 트랜지스터의 전압-전류 특성을 나타내고, 곡선 b는 제17도의 클램프 회로의 전압-전류 동작 특성을 나타낸다.

각 MOS 트랜지스터(8a~8n)은 게이트와 드레인의 단자가 서로 연결되어 있고, 포화영역에서 동작한다.

포화영역에서 MOS 트랜지스터의 전압-전류 특성은 제18도의 곡선 a에 의해 주어진다.

더 구체적으로 하나의 트랜지스터를 통해 전류 Ids가 흐를때, 전류-전압 특성은 다음식에 의하여 주어진다.

Ids=β(Vgs-Vth)²

이 식에서 Ids는 드레인 전류, Vgs는 게이트, 소스 사이의 전압, Vth는 임계전압을 나타낸다.

계수 β는 MOS 트랜지스터의 이하학적인 구성등에 의해 결정되는 상수이다.

하나의 MOS 트랜지스터의 전류전압 특성은 2차 함수이다.

제17도의 클램프 회로에서 사용된 MOS 트랜지스터(8a~8n)의 수가 N일때, 노드(200)에서 접지전위(기준전위 공급 노드) GND까지 흐르는 전류 I는, 각 트랜지스터의 임계전압이 모두 같다고 가정하면, 다음식으로 주어진다.

I=β(V/N-Vth)²

=β/N2(V-N·Vth)²

MOS 트랜지스터(8a~8n)은 온(on)상태 저항이 모두 같고 각 트랜지스터에 걸린 드레인과 소스간 전압이 모두 같으며, 각 MOS 트랜지스터(8a~8n)에 흐르는 전류가 모두 같다는 조건위에 상기 식이 설립된다.

상기 식에서, 노드(200)에서의 전압 V가 VN·Vth인 관계를 만족할때, 전류 I가 흐른다.

더 자세히 말하면 종래의 클램프 회로에서, 각 MOS 트랜지스터(8a~8n)의 임계전압 Vth의 N배가 기준전압으로 된다.

노드(200)에서 전압 V가 N·Vth를 초과하면, 노드(200)에서 접지전위 GND로 전류가 흘려서, 노드(200)의 전위를 감소시킨다.

결과적으로, 노드(200)에서 불필요하게 전압 V가 증가하는 것이 방지된다.

그러나, 상기한 바와 같이 MOS 트랜지스터가 단지 직렬로 연결되어 있을 경우, 하나의 MOS 트랜지스터에 가해지는 전압은 V/N이 된다.

그러므로, 윗식에서 알 수 있듯이, 클램프 회로의 전압-전류 특성은 하나의 트랜지스터의 경우보다, 제18도의 곡선 b와 같이, 더욱 완만해진다.

더 자세히 말하면, 제17도의 클램프 회로에서는, 노드(200)에서 전압 V의 변화에 대한 전류 I의 변화량이, 한개의 MOS 트랜지스터의 것이 1/N²이 되어서, 노드(200)에서 전압의 변화에 따라 빠르게 흐르는 전류를 얻을 수 없다.

그러므로, 노드(200)에서 빠른 속도로 전압 V의 변화에 대응하는 것이 불가능해지고, 클램프 동작시에 전류의 양이 불충분해지고, 불필요한 누설전류가 흐르는 문제를 야기시킨다.

클램프 전위가 트랜지스터 임계전압의 정수배에 의해 결정되기 때문에, 오직 특정한 값만이 클램프 전위로 될 수 있고 따라서, 임의의 전위를 용이하게 맞출 수 없다는 문제를 야기시킨다.

클램프 회로내의 MOS 트랜지스터의 갯수가 증가함에 따라, 접지전위 GND로 부터 MOS 트랜지스터의 거리가 기판효과에 의해 더 많이 영향을 받게되어 , 더 큰 임계전압을 갖게된다.

더 자세히하면, 각 MOS 트랜지스터(8a~8n)에서, 기판전위가 일정한 경우, 기판 전위 GND로부터 거리가 멀어질수록 소스전위가 증가하고, 소스전위가 기판전위의 차이가 증가하게 된다.

결과적으로, 기판 바이어스 전압이 효과적으로 증가하고, 임계전압이 증가한다.

그러므로 클램핑 전위를 간단히 조정하는 것이 곤란하다는 문제가 발생한다.

본 발명의 한 목적은 원하는 클램핑 전위를 쉽게 세트할 수 있고, 클램프되는 전압의 변화를 정확하게 적응하여 빠른 속도로 정확하게 클램핑 동작이 수행될 수 있는 클램프 회로를 제공하는데 있다.

본 발명의 한 태양에 의한 클램프 회로는 클램핑 노드(제1노드)와, 기준전위와는 다른 소정의 기준전압을 발생하기 위한 기준전위 공급노드 사이에 있는 기준전압 발생회로와, 하나의 도통단자가 클램핑 노드에 연결되어 있고 다른 한 도통단자는 기준전위 공급노드에 접속되어 있고, 그의 제거 전극노드가 상기 기준전압 발생회로로 부터 소정의 기준전압을 수신하도록 접속되어 있는 클램핑 트랜지스터 소자를 구비하고 있다.

본 발명의 다른 태양에 의한 클램프 회로는, 클램핑 노드(제1노드)와, 출력노드에 일정전류를 공급하기 위한 기준전위를 공급하는 제2노드 사이에 설치된 정전류 공급회로와, 이 정전류 공급회로가 공급하는 전류에 의하여 전압을 발생하는 트리밍 저항요소를 갖는 전압발생회로 및 하나의 전계효과 트랜지스터를 포함하고, 상기 전압발생회로에 의해 발생된 전압에 응답하여, 상기 클램핑 노드와 제2노드간에 흐르는 전류량을 조절하여, 상기 제1노드의 전위를 소정전위에 클램프하는 클램핑 회로를 구비하고 있다.

상기 제1태양의 클램핑 회로는 1개의 트랜지스터 소자가 클램핑 노드를 클램핑 하기 위한 회로로서 이용된다.

트랜지스터는 그것의 제어전극 노드에서 기준전위를 수신한다.

결과적으로, 제어전극 노드와 클램핑 노드사이의 전위차에 따라서 전류흐름을 발생시키는 것이 가능하다.

1개의 트랜지스터 소자가 클램프 회로로서 사용되기 때문에, 트랜지스터를 통해 흐르는 전류의 변화가 클램핑 노드의 전위변화에 따라 빠르게 되고, 빠른 속도로 정확하게 소정의 전위에서 클램핑 노드의 전위가 클램프 되어진다.

본 발명의 상기 다른 태양에 의한 클램프 회로에서는, 전압 발생회로가 일정 전류에 따라 트리밍 가능한 일정 전압을 발생하고, 클램프 회로가 하나의 전계효과 트랜지스터로 구성된다.

그러므로 클램핑 노드와 기준 전위노드(제2노드) 사이의 클램핑 노드 전압에 따라서 빠른 속도로 전류흐름의 양을 변화시키는 것이 가능하고 따라서, 클램핑 노드에서 나타나는 전위의 변화에 따라 빠른 속도로 정확하게 클램핑 동작을 수행하는 것이 가능하다.

본 발명의 기타 목적과, 특징, 태양들은 도면을 참조한 하기 상세한 설명으로부터 더욱 명백해질 것이다.

제1도는 본 발명의 일실시예의 클램프 회로의 구성을 나타낸 도면이다.

제1도의 클램프 회로는, 제1노드 또는 클램핑 노드로서 작용하는 노드(200)에 나타나는 승압신호 Vpp의 전위레벨을 클램프한다.

제1도에서, 상기 클램프 회로는, 노드(200)와 기준전위(접지전위 GND)를 공급하는 노드간에 설치되어 노드(200)에 나타나는 전위 V를 소정의 전위레벨에 클램프 하는 클램핑 트랜지스터(1)와, 이 클램핑 트랜지스터(1)에 게이트 전압 VG를 가해주는 트리밍 가능한 저항(2), 저항(2)에 정전류를 공급하는 트랜지스터(3,4) 및 정전류원(5)를 포함하고 있다.

클램핑 트랜지스터(1)은 노드(200)에 기판과 소스가 연결된 P채널 MOS 트랜지스터로 구성되고, 그의 드레인은 기준 전위 공급노드(이하, 간단히 접지전위 GND로 표시)에 접속되어 있다.

저항(2)는 저항값이 목적치 R을 갖도록 세트된 폴리실리콘 저항과 같은 트리밍 가능한 저항으로 구성되어 있다.

트리밍 방법으로서, 레이저 열처리법 등을 사용할 수 있다.

저항(2)는 퓨즈소자를 통하여 접지전위 GND에 연결된 각 저항에 병렬로 배열된 다수의 저항소자들로 구성될 수 있다.

퓨즈소자를 레이저-블로잉에 의해 저항값 R인 소정의 값에 세트한다.

노드(210)(트랜지스터(1)의 게이트)와 접지전위 GND 사이에 연결된 저항(2)는, 그를 통해 흐르는 전류 Io와 상기 저항치 R의 적 Io, R의 정전압 VG를 트랜지스터(1)의 게이트에 공급한다.

트랜지스터(3)은, 기판과 소스가 노드(200)에 연결되고 드레인은 노드(210)에 그리고, 그 게이트가 트랜지스터(4)의 게이트와 드레인에 연결된 P채널 MOS 트랜지스터로 구성되어 있다.

트랜지스터(4)는, 소스와 기판이 노드(200)에 연결되고 그 드레인은 트랜지스터(3)의 게이트와, 트랜지스터(4)의 게이트, 또한 정전류원(5)에 연결된 P채널 MOS 트랜지스터로 구성되어 있다.

트랜지스터(3)과 (4)는 전류미러(mirror)회로를 구성하고 있다.

제1도에 도시된 구성에서, 트랜지스터(3)과 (4)가 동일 전류 Io를 공급하는 것이 도시되어 있다.

정전류원(5)는 트랜지스터(4)로 부터의 정전류 Io를 받는다.

제2도는 제1도에서 보여진 정전류원의 구성예이다.

제2도는 바이후칸(Baifu-Kan)에 의해 발행된, P.RGray 등이 쓴 Analog Integrated Circuit Design Technology for VLST에서 예시된 회로를 개선한 것이다.

제2도에서 정전류원(5)는, 소스가 전원전압 Vcc 공급노드(이하, 간략히 전원전압 Vcc로 표기함)에 연결되고 게이트가 노드(240)에, 드레인은 노드(242)에 연결된 P채널 MOS 트랜지스터(220)와, 한쪽끝이 전원전압 Vcc에 연결되고 다른 한쪽은 노드(240)에 연결된 저항(222)과, 소스가 노드(240)에, 드레인은 노드(244)에, 게이트는 노드(242)에 연결된 P채널 MOS 트랜지스터(224)와, 드레인은 노드(242)에, 게이트는 노드(244)에, 그리고 소스는 접지전위 GND에 연결된 n채널 MOS트랜지스터(226)와, 드레인은 노드(244)에, 그리고 소스는 접지전위 GND에 연결된 n채널 MOS트랜지스터(228) 및 게이트는 노드(244)에, 드레인은 접지전위 GND에 그리고 소스는 정전류 Io를 수신하도록 연결된 MOS 트랜지스터를 포함하고 있다.

제1도에 도시된 클램핑 회로의 동작을 설명하기 전에, 제2도에 도시된 정전류원(5)에 대해 간단히 설명한다.

트랜지스터(226)과 (228)이 전류미러 회로를 구성하고 있다.

트랜지스터(228)과 (230) 또한 전류미러 회로를 구성하고 있다.

전류 IA가 저항(222)에 흐르는 경우를 고려한다.

노드(240)의 전위는, 전류 IA에 의한 Vcc-IA, R222에 도달하낟.

R222는 저항(222)의 저항값을 나타낸다.

전류 IA가 소정의 값보다 작은 경우를 고려한다.

이러한 경우에, 노드(240)의 전위가 증가하고 트랜지스터(220)의 도전율이 감소하게 되며, 노드(242)의 전위가 감소하여, 통사아 저항(222)에 정전류가 통전되게 한다.

트랜지스터(224)를 통한 전류는, 노드(244)를 통하여 트랜지스터(228)에 가해진다.

노드(244)는 트랜지스터(226),(228) 및 (230)의 게이트에 연결되어 있다.

이것은 트랜지스터(226,228과 230)에 동일 전류량이 흐르게 한다(트랜지스터 226,228,230의 크기가 같은 경우).

그러므로, 노드(244)를 통한 전류량은 노드(242)를 통해 흐르는 전류량과 같다.

최종적으로 저항(222)를 통한 전류량은 트랜지스터(220)에 흐르는 전류량과 같다.

보통, 저항(222)를 통해 흐르는 IA, 즉 노드(244)를 통해 흐르는 전류 I는 다음식에 의해 주어진다.

I=|Vthp|/R222

여기서 Vthp는 트랜지스터(220)의 임계전압이다.

전류 Io와 동일하거나 상당하는 정전류가 트랜지스터(230)을 통해 흐른다.

상기 구성은 임게전압 기준형 바이어스 회로라고 불리워진다.

상기 전류근사식은, 충분히 작은 바이어스 전류 IA와, 트랜지스터(220,224,226 과 228)의 큰 게이트 폭 대 길이의 비(W/L)를 선택함으로써 성립된다.

제3도는 제1도에서 도시된 클램핑 트랜지스터의 게이트 전압과, 소스 전압과, 클램프 되는 전압간의 관계를 나타낸 도면이다.

제3도에서, 종축은 클램핑 트랜지스터(1)의 소스전압 VS와 게이트 전압 VG를 표시하며, 횡축은 노드(200)에 클램프 되는 전압 V를 나타낸다.

다음은, 제1도와 제3도를 참조하여 상기 클램프 회로의 동작에 대하여 설명한다.

정전류원(5)에 의해 정전류 Io가 트랜지스터(4)를 통해 흐르게 된다.

트랜지스터(3)과 (4)의 게이트 전압이 동일하고, 전류미러 회로를 구성하는 MOS 트랜지스터(3)과 (4)가 포화영역에서 동작하는 경우, 정전류원(5)에 의해 공급되는 전류 Io와 동일한 정전류 Io가 MOS 트랜지스터(3)을 통해 공급된다.

결과적으로 노드(210)에서 전압 VG는 VG=Io. R이다.

MOS 트랜지스터가 포화영역에서 동작하는 조건은 다음과 같다.

여기서, VDS는 MOS 트랜지스터의 드레인과 소스 사이의 전압이고, VGS는 게이트와 소스사이의 전압, Vth는 임계전압이다.

노드(200)에 가해진 전압 V가 감소하면, 트랜지스터(3)는 비포화 영역에서 동작한다.

더 자세히 말하면, 노드(200)에 가해진 전압 V가 다음 관계를 만족할 때, MOS 트랜지스터(3)의 게이트와 소스간의 전압이 감소한다.

MOS 트랜지스터(3)은 비포화 영역에서 동작함으로써, 내부 전류량을 정전류원(5)에 의해 가해지는 정전류 Io보다 더 작게 한다.

통상, MOS 트랜지스터가 비포화 영역에서 공급하는 전류 IDS는, 다음과 같이 주어진다.

MOS 트랜지스터(3)가 비포화 영역에서 동작할때, 노드(210)의 전압 VG는, VG~V이다. 위에서 트랜지스터(3)을 통한 전압 강하는 무시된다. 더 구체적으로, MOS트랜지스터(3)은 노드(노드(200))에서 노드(210)까지 전류를 공급한다.

그러므로, 오직 노드(210)의 전위 VG가 노드(200)에 가해지는 전압 V보다 낮을 때만이 전류가 공급된다.

그러므로, 노드(210)에 나타나는 전압 V는 ~V 또는 노드(200)에 가해진 전압 V에 따른 정전압 Io. R이 된다.

MOS 트랜지스터(1)은, 전압 VG를 수신하는 노드(210)에 연결된 게이트를 갖고 있다.

MOS 트랜지스터(1)은, 전압 V를 수신하는 노드(200)에 연결된 소스를 갖고 있다.

그러므로 MOS 트랜지스터(1)의 게이트 전압 VG와 소스전압 VS는 제3도에 도시된 바와 같다.

즉, 노드(200)의 전압 V가 일정치(Io. R, 트랜지스터(3)을 통한 전압 강하는 무시됨)을 초과할때, 게이트 전압 VG는 실질적으로 일정치를 유지한다.

반면에, 트랜지스터(1)의 소스전압 VS는 노드(200)의 전압 V에 따라 변한다.

MOS 트랜지스터(1)의 게이트와 소스 사이의 전압은 제3도에 도시된 2개의 곡선(VS와 VG)사이의 전위치(VG-VS)로서 구해진다.

전위차(VS-VS)는, 소스를 측정을 위한 기준으로 가정하기 때문에, 보통 음의 값을 갖는다.

게이트와 소스 사이의 전압을 절대값가 임계전압 Vthp의 절대값보다 큰 값일 때, MOS 트랜지스터(1)가 온되어 전류 I를 흐르게 한다.

이 전류 I는 하기와 같이 주어진다.

그러므로, 제4도에 도시된 바와 같이, 노드(200)에 공급된 전압 V가 VG+를 초과할때 제곱식에 따른 전류 I가 트랜지스터(1)를 통해 흐른다.

결과적으로, 노드(200)의 전압 V가, VG+인 전압치 이하 범위내로 클램프된다.

제4도에서 종축은 전류 I, 횡축은 전압 V를 표시한다.

상기한 바와 같이, 클램핑 트랜지스터로서 하나의 MOS 트랜지스터를 사용함으로서, 클램프 회로의 전압-전류 특성이 제곱식 특성을 가진다.

단일 MOS 트랜지스터의 경우와 같은 빠른 전압 -전류 특성이 얻어진다.

빠른 속도로 노드(200)에서 전압 V의 변화를 따르는 것이 가능하고, 따라서 전압 V를 소정의 전위에 정확하게 클램프하는 것이 가능하다.

상기 클램프 전위는 노드(210)(MOS 트랜지스터(1)의 게이트)의 전위 VG에 의해 결정된다.

노드(210)의 전위는 트리밍 저항(2)의 저항치에 의해 결정된다.

그러므로, 클램핑 전위는 쉽고 정확하게 임의의 값으로 세트할 수 있다.

제5도는 본 발명의 다른 실시예에 의한 클램핑 회로의 구성이다.

제5도에서, 클램핑 회로는 접지전위 GND로부터 노드(212)로 전류 I를 공급하는 클램핑 n채널 MOS 트랜지스터(11)와, 접지전위 GND와 MOS 트랜지스터(11)의 게이트간에 접속된 트리밍 저항(12), 트리밍 저항(12)를 통하는 전류량을 조절하는 n채널 MOS 트랜지스터(13), 정전류 Io를 공급하는 정전류원(15) 및 정전류원(15)로부터 정전류원 Io를 수신하는 n채널 MOS 트랜지스터(14)를 포함하고 있다.

그의 게이트와 드레인이 상호 접속된 MOS 트랜지스터(14)는 포화영역에서 동작하고 정전류원으로부터의 전류 Io와 같은 전류량을 발생시킨다.

MOS 트랜지스터(13)과 (14)는 전류미러 회로를 구성하고 있다.

보통의 동작시, MOS 트랜지스터(14)를 통해 흐르는 전류 Io와 동일 전류량 Io가 MOS 트랜지스터(13)을 통해 흐른다.

이러한 상태에서, MOS 트랜지스터(11)의 게이트 전압 VG는 -Io. R이다.

접지전위 GND는 OV로 가정한다.

MOS 트랜지스터(11)의 소스는 노드(212)에 연결되어 있고, 노드(212)의 전위와 게이트 전압 VG의 전위차에 따라 온/오프상태로 되며, 이 전위차에 의한 전류를 노드(212)에 공급한다.

더 구체적으로는, 노드(212)와 전압 V가 VG-Tthn보다 낮은 경우, MOS 트랜지스터(11)가 온되고, 노드(212)에 전류 Io를 공급한다. 다시말해서, MOS 트랜지스터(11)는 노드(212)의 전압 V를 -Io. R-Vthn의 전위에 클램프 한다.

Vthn은 MOS 트랜지스터(11)의 임계전압이다. 제5도에 도시된 클램프 회로의 구성은, 제11도에 도시된 클램핑 회로에서 MOS 트랜지스터의 채널의 도전형을 대체함으로써 본질적으로 실현될 수 있다.

그러므로, 제5도의 클램핑 회로는 제1도에 도시된 클램프 회로와 유사한 클램핑 동작을 수행한다.

더 구체적으로는, MOS 트랜지스터(13)은 노드(212)의 전압 V의 전위레벨에 따라서 트리밍 저항(12)를 통하는 전류의 양을 조절함으로써, MOS 트랜지스터(11)의 게이트 전압 VG의 전위레벨을 조절한다.

이러한 구성에서, 노드(212)의 전압 V는 소정의 음전위 레벨에 클램프된다.

제5도에 도시된 클램프 회로는, 음전위의 기판 바이어스 전압 VBB를 발생시키는 회로의 출력단에 설치되어 있다.

제6도는 제5도에 도시된 정전류원의 구체적 구성의 일례를 도시한 도면이다.

제6도에서, 정전류원(15)는 소스들이 전원전압 Vcc에 연결되어 있고, 전류미러 회로를 구성하는 P채널 MOS 트랜지스터(250) 및 (252)와, 게이트가 노드(263)에 연결되어 있고, 노드(261)에 연결된 하나의 도통단자와 노드(265)에 연결된 다른 도통인자를 갖는 n채널 MOS트랜지스터(254)와, 게이트가 노드(265)에 연결되어 있고, 노드(263)에 연결된 하나의 도통단자와 접지전위 GND에 연결된 다른 도통인자를 갖는 n채널 MOS 트랜지스터(256)와, 노드(265)와 접지전위 GND간에 연결된 저항(258) 및 소스가 전원전압 Vcc에 연결되어 있고, 게이트가 노드(261)에, 드레인이 전류 Io를 제공하도록 접속되어 있는 p채널 MOS 트랜지스터(260)을 포함하고 있다.

제6도에 도시된 정전류원(15)의 구성은, 제2도에 도시된 정전류원의 구성에서, 구성요소인 MOS 트랜지스터의 도전형을 반대로 하고, 전원전압 Vcc를 접지전위 GND로 교체함으로써, 실현할 수 있다.

그러므로, 제6도에 도시된 정전류원(15)의 동작은 제2도에 도시된 정전류원(5)의 동작과 같다.

MOS 트랜지스터(250,252,254)의 귀환동작은, 저항(258)의 것과 동일한 전류를 MOS 트랜지스터(256)을 통해 흐르게 한다.

트랜지스터(252)와 (256)은 전류미러 회로를 구성하고 있다.

그러므로, 정전류 Io가 MOS 트랜지스터(260)으로부터 제공된다.

노드(265)의 전위레벨은 MOS 트랜지스터(256)의 임계전압 Vth와 같다.

이러한 조건은, 제2도에 도시된 정전류원에 관해서 기재한 것처럼, 트랜지스터(250)과 (252)를 통해 흐르는 바이어스 전류흐름을 충분히 감소시키고, 각 MOS 트랜지스터의 채널 폭과 길이의 비(W/L)를 크게 선택함으로써 실현할 수 있다.

제5도에 도시된 클램핑 회로의 구성에서, 정전류원(15)는 MOS 트랜지스터(14)와 전원전압 Vcc 사이에 연결되어 있다.

이것은 승압신호 Vpp가 보통 6~8V 레벨인 동안, 기판 바이어스 전압 VBB가 대략 -2에서 -3V의 절대치이기 때문이다.

더 구체적으로는, 예를 들어 제6도에 도시된 정전류원(15)의 구성에서 MOS 트랜지스터(260)로부터 정전류 Io를 안정하게 공급하기 위해서, MOS 트랜지스터(260)(트랜지스터(260)의 게이트 전위는 전원전압으로 부터 |Vthp|만큼 강하된다)에서 2·|Vthp|만큼의 전위차가 필요하다.

그러므로, 이러한 구성에서 접지전위 GND로부터 정전류원(15)에 전류가 공급될 수 있다.

그러나, 노드(212)에 나타나는 음전압의 절대치가 충분히 큰 경우, 정전류원(15)를 MOS 트랜지스터(14)와 접지전위 GND 사이에 배치하는 것이 가능하다(제1도의 구성 참조).

다시말해서, 전원전압 Vcc 대신에 접지전위 GND에, 정전류원(15)이 연결된 구성을 사용할 수도 있다.

제7도는 본 발명의 또한 실시예에 의한 클램프회로의 구성을 도시한 도면이다.

제7도에 도시된 클램프 회로는, 제1도에 도시된 클램프 회로를 변경한 것이다.

더 구체적으로는, 제1도에 도시된 클램프 회로의 정전류원(5) 대신에, n채널 MOS 트랜지스터(6,7)와, 정전류원(25)가 설치되어 있다.

n채널 MOS 트랜지스터(7)은, 그의 게이트와 드레인이 연결되어 있고, 그 드레인은 정전류원(25)로부터 정전류원 Io를 수신하도록 연결되어 있으며, 소스는 접지전위 GND에 연결되어 있다.

n채널 MOS 트랜지스터(6)은 그 드레인이, p채널 MOS 트랜지스터(4)의 게이트 및 소스에 연결되어 있고, 그 소스는, 접지전위 GND에, 그 게이트는 MOS 트랜지스터(7)의 게이트에 연결되어 있다.

더 구체적으로는, MOS 트랜지스터(6)과 (7)은 전류미러 회로를 구성하고 있고, 통상 포화영역에서 동작하여 동일전류 Io가 흐르게 한다.

P채널 MOS 트랜지스터(3)과 (4)는, 제1도에 도시된 클램프 회로의 경우와 유사한 전류미러 회로를 구성하고 있다.

P채널 MOS 트랜지스터(3)과 (4)는 트리밍 저항(2)에 정전류 Io를 공급하고, 클램핑 트랜지스터(1)의 게이트 전위를 소정의 전위에 맞추어 놓는다.

제7도의 클램프 회로의 동작은, 제1도의 클램핑 회로동작과 같다.

제7도에 도시된 구성에 의하면, 정전류 회로(정전류원(25)와 MOS 트랜지스터(7))를 전원전위 Vcc와 접지전위 GND 사이에 배치하는 것이 가능하다.

전원이 들어온 상태에서, 승압신호 Vpp는 전원전압 Vcc가 안정된 상태로 된 후에, 안정된 상태가 된다(승압신호 Vpp는 전원전압 Vcc부터 발생된다).

그러므로, 정전류 회로를, 전류가 전원전압 Vcc로부터 제7도에 도시된 바와 같이, 접지전위 GND로 공급되도록 구성함으로써, 전원전압 Vcc는 전원이 커진때에 안정된 상태가 된다.

반면에 승압신호 Vpp가 불안정한 상태에 있는 경우에도, 정전류원(25)는 정전류 Io를 안정적으로 공급할 수 있고, 불안정한 승압신호 Vpp가 불필요하게 클램프 되어지는 것을 막을 수 있고, 클램프 회로는 안정하게 동작한다.

예를 들어, 제6도에 도시된 정전류원의 구성은 제7도에 도시된 정전류원(25)용으로 이용될 수 있다.

제8도는 본 발명의 또한 실시예에 의한 클램프 회로의 구성을 나타낸 도면이다.

제8도에 도시된 클램프 회로는, 제5도에 도시된 클램핑 회로를 변형한 것이다.

제5도의 클램프 회로에 대응하는 부분은 같은 부호로 표시되어 있다.

제8도의 클램프 회로는, p채널 MOS 트랜지스터(16)과 (17) 그리고, 제5도의 클램프 회로의 정전류원(15)대신에 정전류(15)를 포함하고 있다.

P채널 MOS 트랜지스터(17)은, 그 게이트와 드레인이 상호 연결되어 있고, 전원전압 Vcc로 부터의 전류 Io를 정전류원(35)에 공급한다.

P채널 MOS 트랜지스터(16)은, P채널 MOS 트랜지스터(17)와 함께 전류미러 회로를 구성하여, n채널 MOS 트랜지스터(14)에 소정의 전류 Io를 공급한다.

이러한 구성에서, 정전류원(35)는 전원전압 Vcc로부터 MOS 트랜지스터(17)을 통해 전류를 수신한다.

그러므로, 전원이 들어온 상태에서, 전원전압 Vcc가 안정화 되었을때, 정전류 Io가 안정하게 발생되어, 전류미러 동작에 의해 p채널 MOS 트랜지스터(16)으로부터 정전류 Io에 합쳐진다.

결과적으로, 다른 전류미러 회로를 구성하는 n채널 MOS 트랜지스터(13)과 (14)에 있어서, 소정의 전류 Io가 각각 발생될 수 있다.

그러므로, 전류 Io를 안정되게 발생할 수 있고, 불안정한 상태의 기판 바이어스 전압 VBB에 대한 불필요한 클램핑 동작을 방지할 수 있으며, 기판 바이어스 전압 VBB가 전원이 들어왔을 경우에 안정화가 되지 않은 상태에서 조차 안정하게 동작할 수 있는 클램프 회로를 얻을 수 있다.

제2도의 회로구성은, 제8도의 정전류원(35)으로서 사용될 수 있다.

상기한 바와 같이, 클램핑 노드(200) 또는 (212)와 다른 경로에서, 정전류회로가 전원전압 Vcc와 접지전위 GND 사이에 구성되고, 클램핑 트랜지스터의 게이트 전압은 정전류 회로로부터 발생되는 정전류를 사용하여 조절된다.

결과적으로, 정전류 Io를 안정되게 공급할 수 있고, 불안정한 클램핑 전압(Vpp 또는 VBB)에 의해 발생된 불안정한 전류에 의해 클램핑 동작을 방지할 수 있고, 전원이 들어온 때에 클램핑 전압(Vpp 또는 Vbb)이 불안정한 상태에서 조차, 클램핑 동작을 안정되게 행할 수 있는 회로구성을 얻을 수 있다.

상기 실시예들에서, 워드라인 구동신호, 프로그램 고정압이나 센스앰프 단절/접속 신호 및 반도체 메모리의 공용 센스앰프의 기판 바이어스 전압을, 클램프 되는 전압으로서 설명하였으나, 본 발명의 클램핑 회로는, 칩상이나 또는 전원전압 Vcc로 부터의 회로에 발생된 모든 전압에 적용될 수 있다.

본 발명은, 정전류원에 의해 공급된 전류 Io와는 다른 값의 정전류가 트리밍 저항을 통해 흐르도록 구성할 수도 있다.

상기한 바와 같이, 본 발명에 의하면, 클램핑 동작이 하나의 트랜지스터 소자에 의해 행해지기 때문에, 클램핑 회로는 상승이 빠른 전압-전류 특성을 구비할 수 있다.

기준전위 발생회로로부터의 기준전위에 따라서 클램핑 노드를 통하여 흐르는 전류를 조절하는 스테이지 트랜지스터 소자가 이용되기 때문에, 클램핑 노드의 전위 변화에 응답하여, 클램핑 노드를 통해 흐르는 전류를 고속으로 변화시킬 수 있고, 따라서 기준전위를 소정의 전위에, 정확하고 빠르게 클램프할 수 있는 클램프 회로를 얻는 것이 가능하다.

정전류 공급회로로부터의 정전류에 따라 전압을 발생하는 트리밍 저항을 포함하는 전압발생 회로와, 이 전압발생 회로에 의하여 발생되는 전압에 따라 클램핑 노드를 통한 전류 흐름의 양을 조절하는 클램프 회로가 설치되므로, 트리밍 저항의 저항값을 적정치로 조절하는 것으로써, 임의의 레벨의 클램핑 전압을 쉽게 얻을 수 있다.

하나의 전계효과 트랜지스터가 클램핑 트랜지스터로서 사용되기 때문에, 빠른 전압-전류 특성을 갖는 클램프 회로를 얻을 수 있다.

본 발명을 상세히 설명하였으나, 상기 설명은 단지 설명과 예시를 위한 것이며, 본 발명의 이에 한정되는 것은 아니고, 본 발명의 요지범위는 청구범위에 의해서만 한정된다.

Claims

제1노드와 기준전위를 공급하는 공급노드간에 설치되어, 상기 기준전위와는 상이한 소정의 기준전압을 발생하는 기준전압 발생수단(2,3,4,5; 12,13,14,15)과; 상기 제1노드에 접속된 하나의 도통단자와, 상기 기준전위 공급노드에 접속된 다른 도통단자 및, 상기 기준전압 발생수단으로부터 상기 소정의 기준전압을 수신하도록 접속된 제어전극을 갖는 클램핑 트랜지스터 소자(1)를 구비함을 특징으로 하는 제1노드(200; 212)에 나타나는 전압 클램프 회로.
출력노드에 정전류를 공급하기 위한 정전류 공급수단(3,4,5; 3,4,6,7,25; 13,14,15; 13,14,15,16,17,35)과; 트리밍이 가능한 저항소자를 구비하고, 상기 출력노드와 기준전위를 수신하는 제2노드간에 설치되어, 상기 정전류 공급수단에 의해 공급되는 전류에 의한 전압을 발생하는 전압발생수단(2; 12) 및 ; 1개의 전계효과 트랜지스터를 구비하며, 상기 전압 발생수단에 의해 발생된 전압에 응답하여 상기 제1노드와 제2노드간에 흐르는 전류량을 조절함으로써, 상기 제1노드의 전위를 소정전위에 클램프하는 클램프 수단(1)을 구비함을 특징으로 하는 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제2항에 있어서, 상기 정전류 공급수단이 상기 제1노드와 상기 트리밍 가능한 저항소자 간에 설치되어 상기 제1노드의 전압치에 응답하여 상기 트리밍 가능한 저항소자에 전류를 공급하는 트랜지스터 소자(3; 13)를 구비한 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제3항에 있어서, 상기 전계효과 트랜지스터(1)가 P채널 트랜지스터이고, 상기 트랜지스터 소자(3; 13)가, 상기 제1노드의 전위가 소정레벨을 초과할때 상기 트리밍 가능한 저항소자에 전류를 공급하고, 상기 트리밍 가능한 저항소자에 발생된 전압이 상기 전계효과 트랜지스터(1)의 제어 게이트에 공급되는 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제3항에 있어서, 상기 전계효과 트랜지스터(1; 11)가 n채널 전계효과 트랜지스터를 구비하고 있고, 상기 트랜지스터 소자(13)가 상기 제1노드의 전위가 소정레벨 이하로 될때 상기 트리밍 가능한 저항소자(12)로부터의 전류를 상기 제1노드(212)에 공급하며, 상기 트리밍 가능한 저항 소자에서 발생된 전위가 상기 전계효과 트랜지스터의 제어게이트에 걸리는 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제2항에 있어서, 상기 정전류 공급수단(3,4,5)이, 소정의 정전류를 상기 제2노드에 공급하는 전류원(5; 6,7,25) 및, 상기 제1노드(200)로부터의 전류를 상기 전류원에 공급하는 제1트랜지스터 소자(4)와, 제2전류원 및 상기 제1노드와 상기 출력노드간에 접속되어, 상기 제1트랜지스터 소자와 함께 전류미러회로를 구성하는 제2트랜지스터 소자(3)를 구비한 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제6항에 있어서, 상기 전류원(6,7,25)이, 다른 기준전압을 수신하는 제3노드로부터 소정의 정전류를 공급하는 전류공급부(25)와, 이 전류공급부로부터 소정의 전류를 수신하는 제3트랜지스터 소자(7) 및, 상기 제1트랜지스터 소자(4)와 제2노드간에 접속되어, 상기 제3트랜지스터 소자와 함께 전류미러를 구성하는 제4트랜지스터 소자(6)를 구비한 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제2항에 있어서, 상기 정전류 공급수단(13,14,15; 13,14,16,17,35)이, 다른 기준전압을 수신하는 제3노드로부터 소정의 전류를 공급하는 전류원(15; 16,17,35)과, 이 전류원으로부터 소정의 전류를 수신하는 제1트랜지스터 소자(14) 및, 상기 출력노드와 제2노드간에 접속되어 상기 제1트랜지스터 소자와 함께 전류미러회로를 구성하는 제2트랜지스터 소자(13)를 구비한 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제8항에 있어서, 상기 전류원(16,17,35)이, 상기 제2노드에 소정의 전류를 공급하는 전류공급부(35)와, 상기 제3노드와 상기 전류공급부간에 접속되어 상기 전류원에 전류를 공급하는 제3트랜지스터 소자(17) 및, 상기 제3노드와 출력노드간에 접속되어, 상기 제3트랜지스터 소자와 함께 전류미러를 구성하는 제4트랜지스터 소자(16)를 구비한 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제2항에 있어서, 상기 제1노드에 나타나는 전압이, 메모리 장치내 메모리 어레이내의 선택된 워드선에 송신되는 승압 워드선 구동신호인 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
제2항에 있어서, 상기 제1노드에 나타나는 전압이, 구성요소가 형성되어 있는 반도체 기판(140)에 공급되는 바이어스 전압인 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로
제2항에 있어서, 상기 제1노드에 나타나는 전압이, 선택된 비트선을 반도체 메모리 장치내 공용 센스앰프 배열내의 센스앰프(160)와 접속시키는 승압 제어회로(φA,φB)인 것이 특징인 제1노드(200; 212)에 나타나는 전압 클램프 회로.
클램프 노드(200; 212)와 기준노드(Vcc; GND)간에 설치되어 있고, 제어노드에 공급된 전압에 의하여 상기 클램프 노드와 상기 기준노드간에 전류를 공급하는 제어노드를 갖는 전류조절수단(1; 11)과, 상기 클램프 노드와 기준노드간에 전압차가 있을때, 상기 클램프 노드와 제어노드간에 소정의 전류를 공급하는 전류공급수단(3,4,5; 13,14,15; 3,4,6,7,25; 13,14,16,17,35) 및; 상기 전류공급수단으로부터의 전류에 응답하여, 공급된 전류에 대응하는 전압을 상기 제어노드에 발생하는 전압발생수단(2; 12)을 구비함을 특징으로 하는 회로.