KR0154755B1 - 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 - Google Patents

가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 플레이트 전압 발생회로를 구비하는 반도체 메모리장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
반도체 메모리장치가 점점 고집적화됨에 따라 동작전원전압이 낮아지게 되었고 이에 따라 액세스동작시 비트라인의 센싱속도가 느려졌다.
3. 발명의 해결방법의 요지 :
이러한 저전원전압에서 센싱속도를 빠르게 하기 위하여 비트라인쌍을 전원전압 VCC레벨로 프리차아지하고, 지정된 메모리셀의 스토리지노드전압을 강제적으로 부스팅하므로써 달성하였다. 상기 스토리지노드전압의 부스팅은 상기 플레이트 전압 발생회로에서 공급되는 플레이트 전압을 가변적으로 공급하여 구현된다.
4. 발명의 중요한 용도 :
액세스 동작시 비트라인의 고속센싱을 수행할 수 있게 된다.

Description

가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
제1도는 일반적인 디램의 메모리셀을 나타내는 회로도.
제2도는 디램의 코아부구성을 보여주는 도면.
제3도는 종래기술에 따른 플레이트 전압 발생회로의 회로도.
제4도는 본 발명의 실시예에 따른 플레이트전압 발생회로의 회로도.
제5도는 종래와 본 발명의 실시예에 따른 비트라인쌍의 전압파형도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리셀의 데이터 저장수단인 스토리지 캐패시터의 플레이트노드전압을 가변적으로 공급하므로써 스토리지노드의 전압을 부스팅하여 액세스동작을 수행하기 위한 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치의 집적화가 가속화됨에 따라 동작전원전압은 낮아지고 있다. 그러나 저전압을 동작전원전압으로 사용하게 되는 경우 반도체 메모리장치의 전반적인 동작속도가 느려지기 때문에 상술한 동작전원전압을 무작정 낮추어 설계할 수만은 없다. 이러한 저전원전압에서 반도체 메모리장치의 저속동작을 방지하기 위하여 모오스 트랜지스터의 드레시홀드전압(threshold voltage)을 낮추어 설계하기도 하지만 이 경우 상기 모오스 트랜지스터를 통한 누설전류의 양이 많아져 전력소비가 커지게 된다. 따라서 동작전원전압레벨을 결정하거나 모오스 트랜지스터의 드레시홀드전압을 낮추는 문제는 반도체 메모리의 집적도와 동작속도 및 전력 소비의 측면을 고려해서 신중하게 결정하지 않으면 안된다.
데이터정보를 저장하기 위한 스토리지 캐패시터(storage capacitor)와, 상기 스토리지 캐패시터에 저장된 데이터정보의 입출력을 제어하기 위한 엑세스 트랜지스터(access transistor)는 디램(DRAM) 메모리셀의 기본구조가 된다. 제1도는 전형적인 디램 메모리셀을 보여주는 도면이다. 제1도에서 액세스 트랜지스터(100)의 일단은 비트라인 BLO과 접속되고 타단은 스토리지 캐패시터(200)의 일단과 접속된다. 상기 액세스 트랜지스터(100)과 스토리지 캐패시터(200)의 접합부위를 통상적으로 스토리지노드(storage node)라고 한다. 상기 스토리지 캐패시터의 타단에는 플레이트전압 발생회로에서 전달되는 플레이트 전압 VP가 공급되고 이 부위를 통상적으로 플레이트노드라고 한다.
제2도는 제1도로 도시한 디램 메모리셀이 포함된 코아부구성을 보여주는 도면이다.
제2도를 참조하면, 비트라인 BLO, BLOB사이에는 메모리셀(2)와 프리차아지 및 등화회로(4)가 접속된다. 비트라인 BL1, BL1B사이에는 메모리셀(12)와 프리차아지 및 등화회로(14)가 접속된다. 분리게이트들(6, 8)은 제1분리게이트 제어신호 ISO1이 제어전극과 접속되고 비트라인쌍 BLO, BLOB과 일단이 접속된다. 분리게이트들(16, 18)은 제2분리게이트 제어신호 ISO2가 제어전극과 접속되고 비트라인쌍 BL1, BL1B과 일단이 접속된다. 상기 분리게이트들(6, 8)의 타단들은 상기 분리게이트들(16, 18)의 타단들과 각각 접속된다. 상기 분리게이트들(6, 8)과 (16, 18)의 연결라인사이에는 피형센스앰프(10)와 엔형센스엠프(20)와 칼럼선택게이트(22)가 각각 접속되고 상기 칼럼선택게이트(22)는 입출력라인쌍 IO, IOB와 접속된다. 이러한 구성은 상기 센스앰프회로가 인접하는 메모리셀 어레이를 공유하도록 설계되어 있고 이를 일컬어 공유피엔 센스엠프(shared P-N sense amplifier) 라고 한다. 제1도를 구성하는 각 회로들의 상세한 구성 및 동작에 대해서는 여러 논문들과 학술지 및 국내외 특허출원을 통해 자세히 나타나 있다.
비활성화상태에서 비트라인쌍 BLO, BLOB와 BL1, BL1B는 프리차아지 및 등화회로 (4)와 (14)에 의해 모두(1/2)VCC레벨로 프리차아지되어 있다. 도시하지 아니한 로우디코더에 의해 임의의 워드라인 WLi가 선택되는 활성화상태에서 메모리셀(2)을 구성하는 캐패시터에 저장된 전하와 비트라인 BLO의 기생캐패시터에 저장된 전하간에는 차아지셰어링(charge sharing)동작이 수행된다. 이에 따라 비트라인 BLO과 BLOB는 수십 내지 수백 밀리볼트의 전압차이를 가지게 된다. 이어서 분리게이트들(6, 8)의 제어전극으로 승압전압레벨의 제1분리게이트 제어신호 ISO1가 전달되고 분리게이트들(16, 18)의 제어전극으로 '로우'레벨의 제2분리게이트 제어신호 ISO2가 전달된다. 이에 따라 상기 분리게이트들(6, 8)은 풀턴온되고 상기 분리게이트들(16, 18)은 턴오프된다. 다음으로 비트라인쌍 BLO과 BLOB의 전압은 엔형센스앰프(20)와 피형센스앰프(10)에서 감지증폭동작이 수행되어 VCC레벨과 VSS레벨로 디벨로프(develope)된다. 이렇게 디벨로프된 비트라인 BLO과 BLOB의 전압은 칼럼선택게이트(22)와 접속된 입출력라인쌍 IO와 IOB를 경유하여 출력되고 이어서 도시하지 아니한 출력관련 회로들을 통하여 칩외부로 전송된다. 이와 같은 과정을 거쳐 한 비트의 데이터를 독출하는 과정이 완료된다.
제3도는 상기 제1도의 메모리셀을 구성하는 스토리지 캐패시터(200)의 플레이트노드로 플레이트전압을 공급하기 위해 설계된 종래의 플레이트전압 발생회로이다.
제3도를 참조하면, 전원전압단자 VCC와 접지전압단자 VSS사이에 피모오스 트랜지스터(30)과 엔모오스 트랜지스터(32)와 피모오스 트랜지스터(34)와 엔모오스 트랜지스터(36)이 도면번호 순서대로 직렬로 접속된다. 피모오스 트랜지스터(30)은 게이트가 접지전압 VSS에 접속되고 소오스는 전원전압 VCC에 접속되며 드레인은 상기 엔모오스 트랜지스터(32)의 드레인과 접속된다. 엔모오스 트랜지스터(32)는 게이트가 상기 엔모오스 트랜지스터(32)의 드레인에 다이오드접속되며 소오스가 상기 피모오스 트랜지스터(34)의 소오스와 접속된다. 피모오스 트랜지스터(34)는 게이트가 상기 피모오스 트랜지스터(34)의 드레인과 다이오드접속되며 드레인이 상기 엔모오스 트랜지스터(36)의 드레인과 접속된다. 엔모오스 트랜지스터(36)은 게이트가 전원전압 VCC에 접속되며 소오스가 접지전압 VSS에 접속된다. 엔모오스 트랜지스터(38)과 피모오스 트랜지스터(40)은 전원전압단자 VCC와 접지전압단자 VSS사이에 직렬 접속된다. 엔모오스 트랜지스터(38)은 게이트가 상기 피모오스 트랜지스터(30)와 엔모오스 트랜지스터(32)사이의 노드 N1에 접속되고 드레인이 전원전압 VCC에 접속되며 소오스가 상기 피모오스 트랜지스터(40)에 접속된다. 피모오스 트랜지스터(40)은 게이트가 상기 피모오스 트랜지스터(34)과 엔모오스 트랜지스터(36)사이의 노드 N2에 접속되고 드레인이 접지전압 VSS에 접속된다. 상기 엔모오스 트랜지스터(38)와 피모오스 트랜지스터(40)사이의 노드 N4에서는 플레이트전압 VP가 출력된다.
이어서 제3도로 도시한 종래기술에 따른 플레이트전압 발생회로의 동작이 설명된다.
피모오스 트랜지스터(30)오 엔모오스 트랜지스터(36)는 게이트에 접지 전압 VSS 및 VCC가 접속되어 항상 턴온된 상태를 유지한다. 이에 따라 노드 N1, N2의 전압레벨은 VCC-Vtp 및 Vtn으로 충전된다. 여기서 Vtp는 상기 피모오스 트랜지스터(30)의 드레시홀드전압이고 Vtn은 엔모오스 트랜지스터(36)의 드레시홀드전압이다. 따라서 상기 노드 N1과 N2의 전압을 게이트로 입력하는 엔모오스 트랜지스터(32)와 피모오스 트랜지스터(34)는 적당한 정도로 턴온되어 노드 N3의 전압은 소정레벨로 충전되는데 통상적으로 (1/2)VCC레벨이 된다. 한편, 노드 N1과 노드 N2의 전압을 게이트로 입력하는 엔모오스 트랜지스터(38)과 피모오스 트랜지스터(40)도 적당히 턴온되어 노드 N4는 상기 노드 N3에 상당하는 전압레벨이 충전되고 이는 곧 플레이트전압 VP가 된다. 이러한 플레이트전압 전압 VP은 상기 노드 N3의 전압과 마찬가지로 (1/2)VCC레벨로 충전된다.
그런데 전술한 바와 같이 동작전원전압이 낮은 경우 상기 비트라인 센스앰프회로의 센싱속도가 느려지거나 잘못 센싱하여 오동작을 유발하는 문제점이 발생된다. 예컨대 동작전원전압이 5볼트나 3.3볼트와 같이 비교적 높은 경우 센싱속도의 측면이나 오동작의 개연성은 그리 크지 않다. 그러나 상술한 바와 같이 반도체 메모리의 집적화에 따라 동작전원전압은 낮아져야만 하므로 정확한 센싱 및 고속센싱을 위해서 다른 측면에서의 방법이 강구되고 있다. 이러한 필요에 따라 비트라인쌍의 전압을 (2/3)VCC레벨 혹은 VCC레벨로 프리차아지(precharge)시키는 회로들이 많이 개발되고 있다. 그러나 상기와 같이(2/3)VCC레벨로 비트라인쌍을 프리차아지 하는 경우 데이터 '하이'에 대한 센싱마진이 데이터 '로우'에 대한 센싱마진보다 작아지게 된다. 이와 같이 데이터정보에 따라 센싱마진이 불규칙하게 되면 오동작의 확률은 그만큼 커지게 된다. 또, VCC레벨로 비트라인쌍을 프리차아지 하는 경우 데이터 '하이'를 리드하기 위해서 메모리셀 용량이 일반적인 메모리셀의 (1/3)정도의 용량을 가지는 더미셀(dummy cell)을 사용하였다. 이러한 더미셀을 사용하게 되면 칩면적이 커지게 되고 차아지셰어링 전압손실이 발생되므로 이런 방법 또한 바람직하지 않게 된다.
따라서 본 발명의 목적은 센싱속도를 높인 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 고집적에 유리하면서 전력소비가 작은 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 부스팅된 전압을 메모리셀의 플레이트노드로 공급하는 플레이트전압 발생회로를 제공하는데 있다.
상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리장치는, 비활성화시 전원전압레벨로 프리차아지 되는 비트라인쌍과, 프리차아지상태에서 제1레벨의 전압이 메모리셀의 플레이트노드로 인가되고 메모리셀과 비트라인과의 차아지셰어링이 수행되기 이전에 제2레벨의 전압이 플레이트노드로 인가되도록 플레이트전압을 가변적으로 공급하는 플레이트전압 발생회로를 구비함을 특징으로 한다.
이하 첨부된 도면을 사용하여 본 발명의 바람직한 실시예를 설명하겠다.
제4도는 본 발명의 실시예에 따른 플레이트전압 발생회로의 회로도이다.
제4도를 참조하면, 제어신호 Vpe는 분기되어 노아게이트(72)의 제1입력단과 인버터(62)의 입력단과 접속된다. 인버터들(62-70)은 참조번호순서대로 직렬 접속된다. 인버터(70)의 출력단은 상기 노아게이트(72)의 제2입력단과 접속된다. 상기 직렬 접속된 인버터들(62-70)과 노아게이트(72)는 펄스신호를 발생하기 위한 펄스발생수단(60)으로 작동하게 된다. 상기 노아게이트(72)의 출력단은 피모오스 트랜지스터(46)의 게이트와 인버터(44)의 입력단에 공통으로 접속된다. 상기 피모오스 트랜지스터(46)의 소오스는 (1/2)VCC와 접속된다. 상기 인버터(44)의 출력단은 피모오스 트랜지스터(48)의 게이트에 접속되고 상기 피모오스 트랜지스터(48)의 소오스는 전원전압단자 VCC와 접속된다. 상기 피모오스 트랜지스터들(46,48)의 드레인들은 서로 접속된다. 상기 피모오스 트랜지스터들(46, 48)의 드레인들이 접속되는 노드 N6에서는 플레이트전압 VP가 출력된다.
이어서 제4도로 도시한 본 발명에 따른 플레이트전압 발생회로의 동작이 설명된다.
설명에 앞서 본 발명의 실시예에서 비트라인쌍은 프리차아지상태에서 VCC레벨로 충전됨에 유의하여야 한다. 프리차아지상태에서 제어신호 Vpe의 전압레벨은 '하이'로써 노드 N5는 '로우'상태가 된다. 따라서 피모오스 트랜지스터(46)은 턴온되고 피모오스 트랜지스터(48)은 턴오프된다. 이에 따라 상기 플레이트전압 발생회로의 출력라인(50)으로 피모오스 트랜지스터(46)의 채널을 통하여 (1/2)VCC레벨의 플레이트전압이 메모리셀의 플레이트노드로 공급된다. 액세스동작으로 변환되는 경우 제어신호 Vpe는 '하이'에서 '로우'로 변환된다. 이에 따라 펄스 발생회로(60)의 출력단인 노드 N5는 소정시간 지연된 후 '하이'상태로 변환된다. 따라서 피모오스 트랜지스터(46)은 턴오프되고 피모오스 트랜지스터(48)은 턴온된다. 따라서 피모오스 트랜지스터(48)의 채널을 통하여 VCC레벨의 플레이트전압이 메모리셀의 플레이트노드로 공급된다. 이렇게 되면 메모리셀에 저장된 데이터의 상태가 '로우'일 때와 '하이'일 때의 스토리지노드의 전압레벨은 각각 0볼트에서 (1/2)VCC레벨과 VCC레벨에서 (3/2)VCC레벨로 부스팅된다.
이상에서와 같이 스토리지노드의 전압레벨이 부스팅되면 액세스동작시 과전압으로 인한 소자들의 스트레스 증가 없이 센싱동작을 고속으로 수행할 수 있게 된다. 즉, 지정된 메모리셀의 전압레벨만 강제적으로 부스팅시키므로써 저전원전압에서 센싱속도가 종래와 비교하여 현저하게 개선된다.
제5도는 종래와 본 발명의 실시예에 따른 전압파형도이다.
제5도에 확연히 나타나는 바와 같이 엔형 센스앰프의 제어신호 LN이 공급되는 시점후 센싱되는 속도가 훨씬 빨라졌다. 즉, '하이'데이타와 '로우'데이타가 저장된 경우, 종래에는 엔형센스앰프의 제어신호 LN이 공급되는 시점보다 각각 6.2나노초와 8.4나노초만큼 지연되었으나 본 발명의 실시예에서는 각각 1.0나노초와 1.1나노초만큼밖에 지연되지 않아 센싱동작이 고속으로 수행된다. 제4도의 파형은 비트라인쌍의 캐패시턴스가 각각 200펨토패럿(femto farad)이고 메모리셀을 구성하는 캐패시터의 캐패시턴스가 30펨토패럿일때의 상황에서 시뮬레이션한 결과이다.

Claims (5)

  1. 반도체 메모리장치에 있어서, 비활성화시 전원전압레벨로 프리차아지 되는 비트라인쌍과, 프리차아지상태에서 제1레벨의 전압이 메모리셀의 플레이트노드로 인가되고 메모리셀과 비트라인과의 차아지셰어링이 수행되기 이전에 제2레벨의 전압이 플레이트노드로 인가되도록 플레이트전압을 가변적으로 공급하는 플레이트전압 발생회로를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 플레이트전압이 활성화상태에서 가변적인 전압레벨로 공급되게 하므로써 상기 메모리셀의 스토리지노드전압을 부스팅함을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서 상기 플레이트전압 발생회로가 활성화신호 Vpe와 제어신호 LND의 논리조합된 출력에 응답하여 제1전압레벨의 출력을 제어하는 제1스위칭수단과, 활성화신호 Vpe와 제어신호 LND의 논리조합된 출력을 반전시키는 반전수단과, 상기 반전수단의 출력에 응답하여 제2전압레벨의 출력을 제어하는 제2스위칭수단으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 및 제2스위칭수단이 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 반전수단이 인버터임을 특징으로 하는 반도체 메모리장치.
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