KR0183413B1 - 차지-펌프형 부스터 회로 - Google Patents

차지-펌프형 부스터 회로 Download PDF

Info

Publication number
KR0183413B1
KR0183413B1 KR1019950031579A KR19950031579A KR0183413B1 KR 0183413 B1 KR0183413 B1 KR 0183413B1 KR 1019950031579 A KR1019950031579 A KR 1019950031579A KR 19950031579 A KR19950031579 A KR 19950031579A KR 0183413 B1 KR0183413 B1 KR 0183413B1
Authority
KR
South Korea
Prior art keywords
terminal
capacitor
transfer gate
control
voltage
Prior art date
Application number
KR1019950031579A
Other languages
English (en)
Other versions
KR960027291A (ko
Inventor
미츠히로 히가시호
Original Assignee
세키자와 다다시
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 다다시, 후지쓰 가부시키가이샤 filed Critical 세키자와 다다시
Publication of KR960027291A publication Critical patent/KR960027291A/ko
Application granted granted Critical
Publication of KR0183413B1 publication Critical patent/KR0183413B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

차지-펌프형 부스터 회로는 제1커패시터(3), 전원 인가 유닛(6), 전송 게이트(4), 제2커패시터(8), 스위칭 유닛(10) 및 프리차지 회로(11)를 포함한다. 상기 제1커패시터(3)는 출력 전압을 부스트하기 위해 사용되고, 상기 전원 인가 유닛(6)은 제1커패시터(3)의 출력 단자에 제1전원 전압(Vcc)을 인가하기 위해 사용된다. 상기 전송 게이트(4)는 부스트된 출력 전압(Vpp)을 전송하기 위해 사용되고, 제2커패시터(8)는 전송 게이트(4)의 게이트 전압을 부스트하기 위해 사용된다. 상기 스위칭 유닛(10)은 제2커패시터(8)의 입력 전압을 제어하기 위해 사용되고, 프리차지 회로(11)는 전송 게이트(4)의 제어 단자에 특정 고전압(Vcc,Vdd)을 인가하기 위해 사용된다. 따라서, 충분한 고전압 출력(초-고전원 전압(Vpp))이 저전압(통상적인 고전원 전압(Vcc))을 사용하므로써 확실하게 발생될 수 있다.

Description

차지 펌프형 부스터 회로
제1도는 종래 기술에 따른 차지 펌프형 부스터 회로의 예를 도시한 회로도.
제2도는 제1도의 부스터 회로의 다양한 부분들의 전압 파형도.
제3도는 본 발명에 따른 차지 펌프형 부스터 회로의 원리 구성의 회로도.
제4도는 본 발명에 따른 차지 펌프형 부스터 회로의 실시예를 도시한 회로도.
제5도는 본 발명에 따른 차지 펌프형 부스터 회로의 다른 실시예를 도시한 회로도.
제6도는 본 발명의 부스터 회로를 사용하는 동적 랜덤 액세스 메모리(DRAM)의 블록도.
제7도는 본 발명의 부스터 회로를 사용하는 소거/기록 가능 판독 전용 메모리(EPROM)의 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 차지 펌프형 부스터 회로 2 : 입력 단자
3 : 제1커패시터 4 : 전송 게이트
5 : 출력 단자 6 : 전원 인가 유닛
7 : 제어 유닛 8 : 제2커패시터
9 : 저항 유닛 10 : 스위치 유닛
11 : 프리차지 회로 12 : 프리차지 트랜지스터
13 : 프리차지 제어 유닛 16 : 플로팅 방지 유닛
66 : 외부 전원.
본 발명은 반도체 집적 회로에 관한 것으로, 특히 통상적인 고전원 전압(Vcc)을 사용하여 초고전원 전압(Vpp)을 발생하는 차지 펌프형 부스터 회로에 관한 것이다.
최근에, 개인용 컴퓨터 및 워드 프로세서가 널리 보급되어 있다. 특히, 배터리 작동 휴대용 장치(예컨대, 노트북형 휴대용 컴퓨터)가 요구되고 판매되고 있다.
상기 배터리 작동 휴대용 장치의 전원 전압[통상적인 고전원 전압(Vcc)]은 예컨대, 3 볼트이지만, 상기 배터리 작동 휴대용 장치에 포함된 동적 랜덤 액세서 메모리(DRAM)는 고속 작동을 실현하기 위하여 초고전원 전압(Vpp : 예컨대, 5 볼트 또는 6볼트)으로 구동되어야 한다. 즉, 상기 배터리 작동 휴대용 장치에서, 통상적인 고전원 전압(Vcc)의 전위를 초고전원 전압(Vpp)으로 증가시키기 위한 부스터 회로가 구비되어야 한다.
최근에, 차지 펌프형 부스터 회로는 예컨대, 배터리 작동 휴대용 장치에 제공되는 다양한 반도체 장치(예컨대, DRAM, EPROM 등)에 사용되어 왔다. 그러나, 종래의 차지 펌프형 부스터 회로에서, 부스팅된 전압[출력 전압(Vpp)]을 출력하기 위한 전송 게이트는 N 채널형 MOS 트랜지스터로 이루어지고, 상기 전송 게이트의 게이트 전위는 상기 출력 전압(Vpp)과 전송 게이트(게이트 트랜지스터)의 임계 전압(Vth)의 합보다 크게 되어야 한다. 그러나, 상기 게이트 트랜지스터의 임계 전압(Vth)은 상기 부스터 회로의 출력 전압(Vpp)의 증가에 응답하여 증가하고, 즉 상기 임계 전압(Vth)은 게이트 트랜지스터의 백 게이트(back-gate) 효과에 의해 변화된다.
그 결과, 상기 트랜지스터의 임계 전압(Vth)에 응답하여 변화되는 차지 펌프형 부스터 회로의 출력 전압(Vpp)은 요구되는 전압[초고전원 전압(Vpp)]으로 충분하게 부스팅될 수 없다.
종래 기술에서, 차지 펌프형 부스터 회로는 예컨대, 1994년 8월에 간행된 IEICE TRANS, ELECTRON., Vol. E77-C, No.8에 게재된 T. Suzuki 등의 배터리 작동 16 Mbit CMOS DRAM용 고속 회로 기술(High-Speed Circuit Techniques for Battery-Operated 16 Mbit CMOS DRAM)에 개시되어 있다. 이 문서에, DRAM의 고속 사이클 시간을 실현하기 위한 회로 기술이 기술되어 있다. 또한, 상기 문서에 기술된 부스터 회로는 입력 전압[통상적인 고전원 전압(Vcc)]에 따라 Vpp의 증가된 전압(예컨대, 2 Vcc)을 제공하기 위해 커패시터와 전송 게이트를 갖는다.
종래 기술의 부스터 회로(차지 펌프형 부스터 회로)의 문제점은 첨부한 도면을 참조하여 상세하게 설명할 것이다.
본 발명의 목적은 저전압[통상적인 고전원 전압(Vcc)]을 사용하여 충분한 고전압 출력[초고전원 전압(Vpp)]을 제공할 수 있는 차지 펌프형 부스터 회로를 제공하는 것이다. 또한, 본 발명의 다른 목적은 불필요한 전류를 방지하는 차지 펌프형 부스터 회로를 제공하는 것이다.
본 발명에 따르면, 출력 전압을 부스팅하기 위한 제1커패시터와, 상기 제1커패시터의 출력 단자에 제1전원 전압을 인가하기 위한 전원 인가 유닛과, 상기 부스팅된 출력 전압을 전송하기 위한 전송 게이트와, 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 제2커패시터와, 상기 제2커패시터의 입력 전압을 제어하는 스위칭 유닛과, 상기 전송 게이트의 제어 단자에 특정의 고전압을 인가하기 위한 프리차지(precharge) 회로를 포함하는 차지 펌프형 부스터 회로가 제공된다.
또한, 본 발명에 따르면, 제1신호를 수신하기 위한 입력 단자와; 부스팅된 출력 전압을 출력하기 위한 출력 단자와; 제1단자 및 제2단자를 포함하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 포함하고, 상기 부스팅된 출력 전압을 상기 출력 단자에 전송하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 상기 전송 게이트의 제1단자 사이에 접속되어 상기 전송 게이트의 제1단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 포함하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 제1커패시터의 제2단자에 접속되고 제2단자가 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 포함하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 상기 제어 단자에는 제2신호가 공급되는 스위칭 유닛과; 상기 전송 게이트의 제어 단자에 접속되어 상기 전송 게이트가 스위치 오프될 때 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하는 차지 펌프형 부스터 회로가 제공된다.
상기 프리차지 회로는 제1단자, 제2단자 및 제어 단자를 포함할 수 있으며, 상기 제1단자는 특정의 고전압선에 접속되고 상기 제2단자는 상기 전송 게이트의 제어 단자에 접속되며; 프리차지 트랜지스터의 스위칭 동작을 제어하기 위해 프리차지 트랜지스터의 제어 단자에 접속되는 프리차지 제어 유닛을 포함할 수 있다. 상기 프리차지 제어 유닛은 레벨 변환기를 포함할 수도 있다.
상기 부스터 회로는 상기 제1커패시터의 제2단자와 제2커패시터의 제1단자 사이에 접속되는 제어 유닛을 또한 포함할 수 있다. 상기 제어 유닛은 제1단자, 제2단자 및 제어 단자를 구비한 P 채널형 MOS 트랜지스터를 포함할 수 있으며, 이 트랜지스터의 제1단자는 제1커패시터의 제2단자에 접속되고, 이 트랜지스터의 제2단자는 제2전원선에 접속되며, 이 트랜지스터의 제어 단자는 제1전원선에 접속된다.
상기 전송 게이트의 제어 단자에 인가되는 특정의 고전압은 제1전원선의 전압 또는 최고 내부 전원 전압일 수 있다. 각각의 제1 및 제2커패시터는 N 채널형 MOS 트랜지스터를 포함할 수 있고, 제1커패시터의 제1단자는 MOS 트랜지스터의 소스 전극 및 드레인 전극으로 이루어질 수 있으며, 제1커패시터의 제2단자는 MOS 트랜지스터의 게이트 전극으로 이루어질 수 있다. 상기 입력 단자에 공급되는 제1신호는 클록 신호일 수 있고, 상기 스위칭 유닛의 제어 단자에 공급되는 제2신호는 클록 신호의 반전 신호일 수 있다.
상기 부스터 회로는 차지를 유지하고 상기 전송 게이트의 제어 단자에 플로팅(floating) 상태를 방지하기 위한 플로팅 방지 유닛을 또한 포함할 수 있다. 상기 플로팅 방지 유닛은 제1단자, 제2단자 및 제어 단자를 구비한 N 채널형 MOS 트랜지스터를 포함할 수 있으며, 이 플로팅 방지 유닛의 제1단자 및 제어단자는 고전원선에 접속되고, 이 플로팅 방지 유닛의 제2단자는 상기 전송 게이트의 제어 단자에 접속된다.
또한, 본 발명에 따르면, 제1신호를 수신하기 위해 입력 단자를 각각 포함하는 제1 및 제2부스터 유닛과; 부스팅된 출력 전압을 출력하기 위한 출력 단자와; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하고, 상기 부스팅된 출력 전압을 상기 출력 단자에 전송하기 위한 것으로, 제1단자가 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송게이트와; 제1전원선과 전송 게이트의 제1단자 사이에 접속되어 제1전원 전압을 상기 전송 게이트의 제1단자에 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자에는 제2 신호가 공급되는 스위칭 유닛과; 전송 게이트의 제어 단자에 접속되어 상기 전송 게이트가 스위치 오프될 때 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하는 차지 펌프형 부스터 회로가 또한 제공될 수 있으며, 제1부스터 유닛의 프리차지 회로는 제2부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어되고, 제2부스터 유닛의 프리차지 회로는 제1부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어된다.
또한, 본 발명에 따르면, 어드레스 디코더, 로우(row) 디코더, 컬럼(column) 디코더, 메모리 셀 어레이 및 부스팅된 출력 전압을 발생하기 위한 부스터 회로를 포함하는 반도체 메모리가 제공되며, 상기 부스터 회로는 제1신호는 수신하는 입력단자와; 부스팅된 출력 전압을 출력하는 출력 단자와; 제1단자 및 제2단자를 포함하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 포함하고, 상기 부스팅된 출력 전압을 상기 출력 단자에 전송하기 위한 것으로, 제1단자가 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 전송 게이트의 제1단자 사이에 접속되어 제1전원 전압을 상기 전송 게이트의 제1단자에 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 포함하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 포함하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자에는 제2 신호가 공급되는 스위칭 유닛과; 전송 게이트의 제어 단자에 접속되어 상기 전송 게이트가 스위치 오프될 때 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함한다.
또한, 본 발명에 따르면, 어드레스 디코더, 로우 디코더, 칼럼 디코더, 메모리 셀 어레이 및 부스팅된 출력 전압을 발생하기 위한 부스터 회로를 포함하는 반도체 메모리가 또한 제공되며, 상기 부스터 회로는 제1 및 제2부스터 유닛을 포함하며, 제1 및 제2부스터 유닛은 각각 제1신호를 수신하는 입력 단자와; 부스팅된 출력 전압을 출력하는 출력 단자와; 제1단자 및 제2단자를 포함하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 포함하고, 상기 부스팅된 출력 전압을 상기 출력 단자에 전송하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 전송 게이트의 제1단자 사이에 접속되어 상기 전송 게이트의 제1단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 포함하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 포함하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자에는 제2 신호가 공급되는 스위칭 유닛과; 전송 게이트의 제어 단자에 접속되어 상기 전송 게이트가 스위치 오프될 때 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하는데, 여기에서 제1부스터 유닛의 프리차지 회로는 제2부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어되고, 제2부스터 유닛의 프리차지 회로는 제1부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어된다.
상기 반도체 메모리는 동적 랜덤 액세스 메모리(DRAM) 또는 소거/기록 가능 판독 전용 메모리(EPROM)일 수 있다.
본 발명에 대해 더욱 잘 이해하기 위하여, 종래 기술의 문제점을 제1도 및 제2도를 참조하여 기술할 것이다.
제1도는 종래 기술에 따르는 차지 펌프형 부스터 회로의 예를 도시한다. 제1도에서, 참조 번호 1은 펌프형 부스터 회로를 나타내고, 2는 입력 단자를 나타내며, 3은 제1커패시터를 나타내고, 4는 전송 게이트를 나타내며, 5는 출력 단자를 나타낸다. 또한, 참조 번호 6은 전원 인가 유닛을 나타내고, 7은 제어 유닛을 나타내며, 8은 제2커패시터를 나타내고, 9는 저항 유닛을 나타내며, 10은 스위치 유닛을 나타낸다.
제1도에 도시된 바와 같이, 차지 펌프형 부스터 회로(1)는 복수의 N 채널형 MOS 트랜지스터(3, 4, 6, 8, 9, 10)과 P 채널형 MOS 트랜지스터(7)를 포함한다. 즉, 제1커패시터(3), 전송 게이트(4), 전원 인가 유닛(6), 제2커패시터(8), 저항 유닛(9) 및 스위치 유닛(10)은 각각 N 채널형 MOS 트랜지스터로 이루어지고, 제어 유닛(7)은 P 채널형 MOS 트랜지스터로 이루어진다.
제1커패시터(3)의 일단부(트랜지스터(3)의 소스 및 드레인 전극)는 상기 입력 단자(2)에 접속되고, 제1커패시터(3)의 타단부(트랜지스터(3)의 게이트 전극 : 노드 N1)는 전송 게이트(4)를 통해 상기 출력 단자(5)에 접속된다. 전원 인가 유닛(6)은 고전원선(제1전원선)(Vcc)과 노드 N1(제1커패시터(3)의 타단부) 사이에 접속된다. 제2커패시터(8)의 일단부(트랜지스터(8)의 소스 및 드레인 전극 : 노드 N3)는 제어 유닛(7)을 통해 노드 N1에 접속되고, 제2커패시터(8)의 타단부(트랜지스터(8)의 게이트 전극)는 전송 게이트(4)의 게이트 전극에 직접 접속되고 저항 유닛(9)을 통해 노드 N1에 접속된다.
상기 입력 단자(2)에는 클록 신호(CLK)가 공급된다. 또한, 스위치 유닛(10)은 노드 N3과 저전원선(제2전원선)(Vss) 사이에 접속되고, 스위칭 유닛(10)의 게이트 전극에는 클록 신호(CLK)의 반전 신호(/CLK)가 공급된다. 즉, 스위치 유닛(10)은 상기 입력 단자(2)에 공급되는 클록 신호(CLK)[반전 클록 신호(/CLK)]에 응답하여 제어된다.
제2도는 제1도의 부스터 회로의 다양한 부분의 전압 파형도를 도시한다. 즉, 제2도에서, (A)는 클록 신호(CLK)의 전압 파형을 나타내고, (B)는 노드 N1의 전압 파형을 나타내고, (C)는 노드 N3의 전압 파형을 나타내며, (D)는 노드 N2의 전압 파형을 나타낸다.
제2도의 (A)에 도시된 바와 같이, 상기 입력 단자(2)에 공급되는 클록 신호(CLK)의 전압 레벨은 고전원 전압(통상적인 고전원 전압 : 예컨대, 3 볼트)(Vcc)과 저전원 전압(GND)(Vss : 예컨대, 0 볼트) 사이에서 변화하도록 세트된다. 이 경우에, 노드 N1의 전위는 2배 전원 전압(2배의 통상적인 고전원 전압 : 예컨대, 6볼트)(2Vcc)과 통상적인 고전원 전압(Vcc) 사이에서 변화하고(제2도의 (B) 참조), 노드 N3의 전위는 2배 전원 전압(2Vcc)과 저전원 전압(GND) 사이에서 변화한다(제2도의 (C) 참조). 또한, 노드 N2의 전위는 3배의 통상적인 고전원 전압(3Vcc)과 통상적인 고전원 전압(Vcc) 사이에서 변화한다(제2도의 (D) 참조).
제1도에 도시된 종래의 차지 펌프형 부스터 회로에서, 전송 게이트(4)는 N 채널형 MOS 트랜지스터로 이루어지고, 상기 부스터 회로의 출력[출력 단자(5)]이 초고전원 전압(Vpp)(예컨대, 6 볼트(2Vcc) 또는 5 볼트)을 제공해야만 할 때, 전송 게이트(4)의 게이트 전압(노드 N2)은 초고전원 전압[출력 전압(Vpp)]과 트랜지스터[전송 게이트(4)]의 임계 전압(Vth)의 합(Vpp + Vth)보다 커야만 한다. 그러나, 전송 게이트(4)의 게이트 전압은 요구되는 전압에 도달될 수 없다. 즉, 전송 게이트(4)가 스위치 오프될 때, 전송 게이트(4)의 게이트 전압은 통상적인 고전원 전압(Vcc)에 도달될 수 없다. 따라서,제2커패시터(8)의 차지가 전송 게이트(4)의 게이트 전압에 인가될 때, 또는 전송 게이트(4)가 턴 온될 때, 전송 게이트(4)의 게이트 전압을 충분히 증가될 수 없다.
상기 트랜지스터[전송 게이트(4)]의 임계 전압(Vth)은 상기 MOS 트랜지스터[전송 게이트(4)]의 백 게이트 효과에 의해 야기되는 부스터 회로(1)의 출력 전압(Vpp)의 증가에 응답하여 증가된다. 그 결과, 상기 트랜지스터(4)의 임계 전압(Vth)에 응답하여 변화되는 부스터 회로(1)의 출력 전압(Vpp)은 충분한 초고전압(Vpp)에 도달될 수 없다.
또한, 상기 종래 기술의 부스터 회로에서, 제1커패시터(3)를 턴 온하는 타이밍은 전송 게이트(4)에 접속되는 제2커패시터(8)를 턴 온하는 타이밍과 동일해야만 한다. 제1커패시터(3)의 출력이 오프(플로팅 상태)될 때 제2커패시터(8)의 출력이 턴 온(차지 업 상태)된다면, 전송 게이트(4)는 불필요한 전류를 통과시키도록 턴 온될 것이다.
이 후, 본 발명에 따른 차지 펌프형 부스터 회로의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명할 것이다.
제3도는 본 발명에 따른 차지 펌프형 부스터 회로의 원리 구성도이다. 제3도에서, 참조 번호 1은 차지 펌프형 부스터 회로를 나타내고, 2는 입력 단자를 나타내며, 3은 제1커패시터를 나타내고, 4는 전송 게이트를 나타내며, 5는 출력 단자를 나타낸다. 또한, 참조 번호 6은 전원 인가 유닛을 나타내고, 7은 제어 유닛을 나타내며, 8은 제2커패시터를 나타내고, 10은 스위치 유닛을 나타낸다. 또한, 참조 번호 11은 프리차지 회로를 나타내고, 12는 프리차지 트랜지스터를 나타내며, 13은 프리차지 제어 유닛을 나타낸다. 본 발명에 따른 제3도의 부스터 회로를 제1도의 부스터 회로와 비교해 보면, 저항 유닛(9)이 제1도의 종래의 부스터 회로로부터 제거되고, 프리차지 회로(11)가 거기에 추가되어 있다.
즉, 본 발명에 따른 차지 펌프형 부스터 회로(1)는 입력 단자(2), 제1커패시터(3), 전송 게이트(4), 출력 단자(5), 전원 인가 유닛(6), 제어 유닛(7), 제2커패시터(8), 스위치 유닛(10) 및 프리차지 트랜지스터(12)와 프리차지 제어 유닛(13)을 갖는 프리차지 회로(11)를 포함한다. 제1커패시터(3), 전송 게이트(4), 전원 인가 유닛(6), 제2커패시터(8), 스위치 유닛(10) 및 프리차지 트랜지스터(12)는 N 채널형 MOS 트랜지스터로 이루어지고, 제어 유닛(7)은 P 채널형 MOS 트랜지스터로 이루어진다.
상기 입력 단자(2)는 제1신호[클록 신호(CLK)]를 수신하고, 출력 단자(5)는 부스팅된 출력 전압(Vpp)을 출력하기 위해 사용된다. 제1커패시터(3)는 제1단자(MOS 트랜지스터의 소스 및 드레인 전극)와 제2단자(MOS 트랜지스터의 게이트 전극)를 구비하며, 이 제1커패시터(3)는 차지를 저장하고 출력 전압을 부스팅하기 위해 사용된다.
제1단자, 제2단자 및 제어 단자를 구비하는 N 채널형 MOS 트랜지스터로 이루어지는 전송 게이트(4)는 상기 출력 단자(5)에 부스팅된 출력 전압(Vpp)을 전송하기 위해 사용된다. 전송 게이트(4)의 제1단자(소스 전극)는 제1커패시터(3)의 제2단자에 접속되고, 전송 게이트(4)의 제2단자(드레인 전극)는 상기 출력 단자(5)에 접속된다.
제1전원선[통상적인 고전원선(Vcc)]과 전송 게이트(4)의 제1단자(노드 N1) 사이에 접속되는 전원 인가 유닛(6)은 전송 게이트(4)의 제1단자에 제1전원 전압[통상적인 고전원 전압(Vcc)]을 인가하기 위해 사용된다.
제2커패시터(8)는 제1단자(MOS 트랜지스터의 소스 및 드레인 전극)와 제2단자(MOS 트랜지스터의 게이트 전극)를 구비하는 N 채널형 MOS 트랜지스터로 구성되며, 이 제2커패시터(8)는 차지를 저장하고 전송 게이트(4)의 게이트 전압을 부스팅하기 위해 사용된다. 제2커패시터(8)의 제1단자는 제1커패시터(3)의 제2단자에 접속되고, 제2커패시터(8)의 제2단자는 전송 게이트(4)의 제어 단자(노드 N3)에 접속된다.
스위칭 유닛(10)은 제1단자(드레인 전극), 제2단자(소스 전극) 및 제어 단자(게이트 전극)를 구비하는 N 채널형 MOS 트랜지스터로 이루어진다. 스위칭 유닛(10)의 제1단자는 제2커패시터(8)의 제1단자에 접속되고, 스위칭 유닛(10)의 제2단자는 제2전원선(Vss, GND)에 접속되며, 스위칭 유닛(10)의 제어 단자에는 제2 신호[반전 클록 신호(/CLK)]가 공급된다. 프리차지 회로(11)는 전송 게이트(4)가 스위치 오프될 때, 전송 게이트(4)의 제어 단자에 특정의 고전압(Vcc, Vdd)을 인가하기 위해 사용된다.
즉, 제1커패시터(3)의 일단부(트랜지스터(3)의 소스 및 드레인 전극)는 상기 입력 단자(2)에 접속되고, 제1커패시터(3)의 타단부(트랜지스터(3)의 게이트 전극 : 노드 N1)는 전송 게이트(4)를 통해 상기 출력 단자(5)에 접속된다. 전원 인가 유닛(6)은 고전원선[제1전원선(Vcc)]과 노드 N1(제1커패시터(3)의 타단부) 사이에 접속된다. 제2커패시터(8)의 일단부(트랜지스터(8)의 소스 및 드레인 전극 : 노드 N3)는 제어 유닛(7)을 통해 노드 N1에 접속되고, 제2커패시터(8)의 타단부(트랜지스터(8)의 게이트 전극)는 전송 게이트(4)의 게이트 전극에 직접 접속되며, 프리차지 트랜지스터(12 : Tr1)를 통해 고전원성(Vcc)에 접속된다. 프리차지 트랜지스터(12)의 게이트 전극에는 프리차지 제어 유닛(13)의 출력 신호가 공급된다.
상기 입력 단자(2)에는 클록 신호(CLK)가 공급된다. 또한, 스위치 유닛(10)은 노드 N3과 저전원선[제2전원선(Vss)] 사이에 접속되고, 스위치 유닛(10)의 게이트 전극에는 클록 신호(CLK)의 반전 신호(/CLK)가 공급된다. 즉, 스위치 유닛(10)은 상기 입력 단자(2)에 공급되는 클록 신호(CLK)[반전 클록 신호(/CLK)]에 응답하여 제어된다.
제3도에 도시한 바와 같이, 본 발명에 따른 차지 펌프형 부스터 회로(1)에서, 전송 게이트(4)의 게이트 전극은 프리차지 회로(11)(프리차지 트랜지스터(12)의 드레인 전극)에 접속되어 있고, 프리차지 회로(11)는 전송 게이트(4)의 게이트 전극에 인가되는 전압을 외부 전원[통상적인 고전원 전압(Vcc)]의 전위로, 또는 적절한 내부 전원[예컨대, 최고 내부 전원 전압(Vdd)]의 전위로 고정시킨다.
상기 커패시터(3, 8)는 특별한 제한은 없지만, 예컨대 N 채널형 MOS 트랜지스터로 제조된 MOS 커패시터로 구성된다. 상기 제어 유닛은 예컨대, 제어 단자(게이트 전극)가 통상적인 고전원선[외부 전원선(Vcc)]에 접속되는 P 채널형 MOS 트랜지스터이다.
상기한 바와 같이, 차지 펌프형 부스터 회로에 따르면, 외부 전원은 통상적인 고전원 전압(Vcc)으로 세트되고, 부스터 회로(1)에 인가되는 클록 신호(CLK)는 제2도의 (A)를 참조하면, 고전원 전압(통상적인 고전원 전압 : 예컨대, 3 볼트)(Vcc) 및 저전원 전압(GND)(Vss : 예컨대, 0 볼트) 사이에서 변화하도록 세트된다.
프리차지 회로(11)는 전송 게이트(4)가 오프되는 동안 소정의 전압으로 전송 게이트(4)(노드 N2)의 게이트 전압을 조정한다. 스위치 유닛(10)은 입력 클록 신호(CLK)[반전 클록 신호(/CLK)]에 응답하여 제어된다.
프리차지 제어 유닛(13)은 프리차지 트랜지스터(12)의 제어 단자 전압(게이트 전압)을 제어하기 위해 사용된다. 상기 트랜지스터(12)의 일단부(소스 전극)는 외부 전원[통상적인 고전원선(Vcc)] 또는 특정 내부 전원 전압에 접속된다. 상기 트랜지스터(12)의 타단부는 전송 게이트(4)의 게이트 전극(노드 N2)에 접속된다. 상기 제어 유닛(13)은 전송 게이트(4)의 게이트 전압을 통상적인 고전원 전압[외부 전원 전압(Vcc)] 또는 특정 내부 전원 전압으로 고정시키기 위해 프리차지 트랜지스터(12)를 구동시킨다. 특정 내부 전원 전압은 상기 부스터 회로(1)를 채용하는 회로(예컨대, 메모리 회로)에 다른 용도로 사용되는 전압이고, 상기 특정 내부 전원 전압은 예컨대, 최고 내부 전원 전압(Vdd)이다.
이 방법으로, 본 발명의 차지 펌프형 부스터 회로(1)는 펌핑 동작에 의해 상기 부스터 회로(1)의 단부에 배열되는 전송 게이트(4)를 턴 온/오프시킨다. 전송 게이트(4)가 오프될 때, 전송 게이트(4)의 게이트 전극은 외부 전원 전압(Vcc)(예컨대, 3 볼트)으로 또는 최고 내부 전원 전압(Vdd)(예컨대, 2 볼트)으로 프리차지 된다.
제3도에 도시된 본 발명의 부스터 회로(1)에서, 전송 게이트(4)가 스위치 오프될 때, 프리차지 회로(11)의 프리차지 트랜지스터(12)는 통상적인 고전원 전압(Vcc)으로 전송 게이트(4)의 게이트 전압을 프리차지하도록 턴 온된다. 즉, 제3도의 부스터 회로(1)에서, 전송 게이트(4)의 게이트 전압은 충분히 증가되고, 전송 게이트(4)는 반드시 스위치 온된다. 따라서, 제3도의 부스터 회로는 저전압[통상적인 고전원 전압(Vcc)]를 사용하여 고전압 출력[초고전원 전압(Vpp)]을 발생할 수 있다.
본 발명의 상기 부스터 회로는 전송 게이트(4)가 오프되어 있는 동안에 통과(through) 전류 또는 카운터 전류를 또한 방지할 수 있다. 즉, 제1커패시터(3)를 턴 온하는 타이밍은 전송 게이트(4)에 전위를 인가하기 위하여 제2커패시터(8)를 턴 온하는 타이밍으로부터 변화될 수 있다. 따라서, 노드(부스터 노드) N1은 상기 출력 단자(5)로 도통되지 않을 것이고, 전송 게이트(4)가 턴 오프된 경우 전송 게이트(4)은 온 상태를 유지하지 않을 것이다.
제4도는 본 발명에 따른 차지 펌프형 부스터 회로의 일실시예를 도시한다. 제4도에서, 본 발명에 따른 프리차지 회로(11)내의 프리차지 제어 유닛(13)의 예가 상세하게 도시된다.
프리차지 제어 유닛(13)은 프리차지 회로(11)의 프리차지 트랜지스터(12)의 게이트 전압을 제어하기 위해 공지된 레벨 변환기를 사용한다.
외부 전원[초고전원 전압, 또는 부스터 전압(Vpp)과 접지(GND)[저전원선(Vss)사이에는, 서로 병렬 배열된 제1 및 제2전류 경로(I1, I2)가 존재한다. 제1전류 경로(I1)는 직렬로 접속된 P 형 채널형 MOS 트랜지스터(Tr5), N 채널형 MOS 트랜지스터 (Tr3) 및 N 채널형 MOS 트랜지스터(Tr1)를 포함한다. 유사하게, 제2전류 경로(I2)는 직렬로 접속된 P 채널형 MOS 트랜지스터(Tr6), N 채널형 MOS 트랜지스터(Tr4) 및 N 채널형 MOS 트랜지스터(Tr2)를 포함한다.
상기 입력 단자(2)에 입력되는 클록 신호(CLK)는 인버터(INV1)를 통해 트랜지스터(Tr1)의 게이트 전압에 공급될 뿐만 아니라, 트랜지스터(Tr2)의 게이트 전압에 공급된다. 트랜지스터(Tr1, Tr2)의 게이트 전극은 통상적인 고전원선[외부 전원 전압(Vcc)]에 공통으로 접속된다. 트랜지스터(Tr3)의 소스 전극은 트랜지스터(Tr6)의 게이트 전극에 접속된다. 트랜지스터(Tr4)의 소스 전극은 트랜지스터(Tr5)의 게이트 전극에 접속될 뿐만 아니라, 프리차지 트랜지스터(12)의 게이트 전극에 접속된다.
인버터(INV2)는 상기 입력 단자(2)와 제1커패시터(3)에 접속되어 그 사이에 배치된다. 외부 전원의 전위[초고전원 전압(Vpp)]는 외부 전원 전압[통상적인 고전원 전압(Vcc)]보다 높게 되도록 세트된다. 상기 레벨 변환기에 입력되는 전위는 저전원 전압(Vss : 0 볼트)과 통상적인 고전원 전압(Vcc : 3 볼트) 사이에서 변화되고, 레벨 변환기에 출력되는 전위는 저전원 전압(Vss : 0 볼트)과 초고전원 전압(Vpp : 6 볼트) 사이에서 변화된다.
전술한 바와 같이, 프리차지 트랜지스터(12)의 게이트 전압은 전송 게이트(4)가 턴 오프될 때, 항상 초고전원 전압(Vpp)으로 세트된다. 따라서, 전송 게이트(4)의 게이트 전압은 프리차지 트랜지스터(12)의 온 동작에 기인하여 통상적인 고전원 전압(Vcc)으로 프리차지된다.
제5도는 본 발명에 따른 차지 펌프형 부스터 회로의 다른 실시예를 도시한다.
제5도에 도시된 바와 같이, 차지 펌프형 부스터 회로의 다른 실시예는 제3도에 도시된 회로(C1, C2)를 2개 포함한다. 상기 회로중 하나의 프리차지 트랜지스터(12)는 다른 회로의 부스터 노드(노드 N4또는 N5)의 전압에 의해 제어된다. 상기 2개의 회로에 공급되는 클록 신호는 반대의 위상을 가져야 한다. 즉, 클록 신호(CLK)가 회로(C1)의 입력 단자(2)에 공급되고, 반전 클록 신호(/CLK)가 회로(C2)의 입력 단자(2)에 공급된다.
상기 회로중 하나의 프리차지 트랜지스터(12)의 게이트 전극은 반대 위상의 클록 신호에 의해 작동하는 다른 회로의 부스터 노드(노드 N4또는 N5)에 접속된다.
제5도에 도시된 바와 같이, 부스터 회로는 동일한 구조를 가지고 나란히 배열된 제1 및 제2 회로(C1, C2)를 포함한다. 상기 제1 및 제2 회로(C1, C2)는 각각 입력 단자(2)와, 상기 입력 단자(2)에 접속되는 제1커패시터(3)와, 제1커패시터(3)에 접속되는 전송 게이트(4)와, 전송 게이트(4)에 접속되는 출력 단자와, 전송 게이트(4)와 제1커패시터(3)에 접속되어 그 사이에 배치되는 외부 전원(6)과, 전송 게이트(4)의 게이트 단자에 접속된 한 단자와 적절한 제어기(7)를 통해 제1커패시터(3)에 접속된 다른 단자를 갖는 제2커패시터(8)와, 전송 게이트(4)의 게이트 전극에 접속되어 외부 전원 또는 적절한 내부 전원(예컨대, 최고 내부 전원)의 전위로 상기 게이트에 공급되는 전압을 프리차지하는 프리차지 회로(11)를 포함한다.
상기 출력 단자(5)는 제1 및 제2 회로(C1, C2)의 전송 게이트(4)에 의해 공유된다. 제1 회로(C1)의 프리차지 회로(11)의 제어 단자는 상기 출력 단자(5)에 접속된 프리차지 회로(11)의 단자와 반대로 제2 회로(C2)의 전송 게이트(4)의 단자에 접속된다. 제2 회로(C2)의 프리차지 회로(11)의 제어 단자는 상기 출력 단자(5)에 접속된 프리차지 회로(11)의 단자와 반대로 제1 회로(C1)의 전송 게이트(4)의 단자에 접속된다.
제1 회로(C1)의 전송 게이트(4)와 외부 전원(6) 사이의 노드는 트랜지스터의 일단자에 접속되고, 이 트랜지스터의 제2단자는 외부 전원(66)에 접속되며, 상기 트랜지스터의 제어 단자는 제2 회로(C2)의 전송 게이트(4)와 외부 전원(6) 사이의 노드에 접속된다. 제2 회로(C2)의 전송 게이트(4)와 외부 전원(6) 사이의 노드는 트랜지스터의 일단자에 접속되고, 이 트랜지스터의 제2단자는 외부 전원(66)에 접속되며, 상기 트랜지스터의 제어 단자는 제1 회로(C1)의 전송 게이트(4)와 외부 전원(6) 사이의 노드에 접속된다. 제1 및 제2 회로(C1, C2)의 각각의 입력 단자(2)는 인버터(INV)에 접속된다. 제1 및 제2 회로(C1, C2)의 입력 단자(2)는 각각 상이한 위상을 갖는 클록 신호를 수신한다.
상기 회로(C1, C2)의 각각의 동작은 기본적으로 제3도의 반도체 집적 회로의 동작과 동일하다. 상이한 점은 상기 회로(C1)의 프리차지 회로(11)의 프리차지 트랜지스터(12)의 제어 게이트 단자가 다른 회로(C2)의 노드 N4의 전위에 의해 제어된다는 것이다. 유사하게, 상기 회로(C2)의 프리차지 회로(11)의 프리차지 트랜지스터(12)의 제어 게이트 단자는 다른 회로(C1)의 노드 N5의 전위에 의해 제어된다.
제1 회로(C1)의 입력 단자(2)에 공급되는 클록 신호(CLK)가 골벨 H[통상적인 고전원 전압(Vcc)]일 때, 제1 회로(C1)의 전송 게이트(4)의 게이트 전압(노드 N2)은 Vcc이다. 동시에, 제2 회로(C2)의 노드 N4의 전위는 제1 회로(C1)의 프리차지 회로(11)의 프리차지 트랜지스터(12)를 턴 온하기 위해 2Vcc이고, 그것에 의해 제1 회로(C1)의 전송 게이트(4)가 Vcc가 되도록 노드 N2를 프리차지한다.
제1 회로(C1)의 입력 단자(2)에 공급되는 클록 신호(CLK)가 저레벨 L [저전원 전압(Vss 또는 GND)]일 때, 제1 회로(C1)의 전송 게이트(4)의 게이트 전위 N2는 정상 동작을 수행하기 위하여 2Vcc이다. 동시에, 제2 회로(C2)의 노드 N4의 전위는 Vcc로 프리차지된다. 따라서, 제1 회로(C1)의 프리차지 회로(11)의 프리차지 트랜지스터(12)가 턴 오프된다.
반면에, 제1 회로(C1)의 노드 N5의 전위는 2Vcc로 세트되어 제2 회로(C2)의 프리차지 회로(11)의 프리차지 트랜지스터(12)의 게이트 전극에 공급된다. 따라서, 제2 회로(C2)의 프리차지 회로(11)는 턴 온되고, 제2 회로(C2)의 전송 게이트(4)의 게이트 전위 N2는 Vcc로 프리차지된다.
이 방법으로, 상기 실시예는 부스터 노드(노드 N4또는 N5)의 전위에 따라서 제3도의 프리차지 트랜지스터의 제어기를 제어한다.
제4도에 도시된 앞의 실시예에서, 전송 게이트(4)의 게이트 전극에 접속되는 프리차지 트랜지스터(12)는 부스팅된 전원 전압(Vpp)을 사용하여 턴 온된다. 반면에, 제5도에 도시된 뒤의 실시예는 통과 전류를 효과적으로 방지하기 위해 프리차지 제어 회로(11)의 입력으로 다른 회로(C2또는 C1)의 부스터 노드(노드 N4또는 N5)를 사용한다.
상기 실시예는 플로팅 방지 유닛(16)를 구비할 수 있다. 제1 및 제2 회로(C1, C2)의 각각에서, 플로팅 방지 유닛(16)은 제2커패시터(8)와 프리차지 회로(11) 사이의 노드 N2에 접속된다. 이 유닛(16)은 트랜지스터일 수 있다. 반도체 집적 회로(부스터 회로)가 장시간동안 사용되지 않을 때, 제1 및 제2 회로(C1, C2)의 각각의 노드 N2는 방전될 것이다. 플로팅 방지 유닛(16)은 상기 회로의 재개에 대비하도록 상기 회로에 차지를 유지한다.
제6도는 본 발명에 따른 부스터 회로를 사용하는 동적 랜덤 액세스 메모리(DRAM)를 도시한다.
본 발명에 따른 차지 펌프형 부스터 회로는 예컨대, 워드 라인(word line)에 인가하기 위한 초고전원 전압(Vpp)을 발생하도록 제6도에 도시된 DRAM의 부스터 회로(609)로 사용된다.
제6도에 도시된 바와 같이, DRAM(600)은 어드레스 디코더(601), 로우 디코더(602), 컬럼 디코더(603), 센스 증폭기(I/O 게이트)(604), 메모리 셀 어레이(605), 제어 회로(661, 662), 데이타 입력 버퍼(671), 데이타 출력 버퍼(672), 스텝 다운(step-down) 회로(608) 및 본 발명에 따른 차지 펌프형 부스터 회로에 대응하는 부스터 회로(609)를 포함한다.
어드레스 디코더(601)는 어드레스 신호를 수신 및 디코드하며, 로우 디코더(602) 및 컬럼 디코더(603)를 사용하여 상기 어드레스 신호에 대응하는 메모리 셀 어레이(605)의 특정 메모리 셀을 액세스한다. 즉, 로우 디코더(602)는 어드레스 디코더(601)로부터 공급되는 로우 어드레스 신호에 따라서 특정 워드 라인을 선택하고, 컬럼 디코더(603)는 어드레스 디코더(601)로부터 공급되는 컬럼 어드레스 신호에 응답하여 센스증폭기(I/O 게이트)(604)를 통해 특정 비트 라인을 선택한다. 메모리 셀 어레이(605)에, 복수의 워드 라인과 복수의 비트 라인이 제공되고, 또한 복수의 메모리 셀이 워드 라인 및 비트 라인의 각각의 삽입부에 각각 위치된다.
제어 회로(661)는 로우 어드레스 스트로브 신호(/RAS)를 수신하고 제어 회로(662)는 컬럼 어드레스 스트로브 신호(/CAS)를 수신하며,이 제어 회로들(661, 662)은 DRAM의 동작을 제어한다. 데이타 입력 버퍼(671)는 기록 인에이블 신호(/WE)를 수신하고 기록 데이타는 외부(데이타 버스)로부터 데이타 입력 버퍼(671)를 통해 센스 증폭기(I/O 게이트)(604)로 공급된다. 데이타 출력 버퍼(672)는 출력 인에이블 신호(OE)를 수신하고, 판독 데이타는 센스 증폭기[I/O 게이트(604)]로부터 데이타 출력 버퍼(672)를 통해 외부(데이타 버스)로 공급된다.
제6도에 도시된 바와 같이, DRAM에 스텝 다운 회로(608)와 부스터 회로[스텝 업 회로(609)]가 제공된다. 스텝 다운 회로(608)는 통상적인 고전원 전압(Vcc : 예컨대, 3 볼트) 보다 낮은 내부 전원 전압(최고 내부 전원 전압(Vdd) : 예컨대, 2 볼트)을 발생하기 위해 사용되고, 부스터 회로(609)는 통상적인 고전원 전압(Vcc)보다 높은 내부 전원 전압(초고전원 전압(Vpp) : 예컨대, 6 볼트)을 발생하기 위해 사용된다. 초고전원 전압(Vpp)은 예컨대, 메모리 셀 어레이(605)의 워드 라인 등을 구동하기 위해 사용된다. 또한, 이 DRAM은 예컨대, 배터리 작동 휴대용 장치(배터리 작동 노트북형 휴대용 컴퓨터)에 제공되고, 부스터 회로(609)[본 발명에 따른 차지 펌프형 부스터 회로(1)]는 외부 전압[배터리 전압(Vcc)]을 초고전원 전압(Vpp)으로 부스팅하기 위해 사용된다.
제7도는 본 발명에 따른 부스터 회로를 사용하는 소거/기록 가능 메모리(EPROM)를 도시한다.
본 발명에 따른 차지 펌프형 부스터 회로는 예컨대, Y 디코더(702)에 인가하기 위한 초고전원 전압(Vpp)을 발생하도록 제7도에 도시된 EPROM의 PGM 전압 발생기(709)로 사용된다.
제7도에 도시된 바와 같이, EPROM(700)은 어드레스 래치 회로[어드레스 디코더(701)], Y 디코더[컬럼 디코더(702)], X 디코더[로우 디코더(703)], Y 게이팅(704), 셀 매트릭스[매모리 셀 어레이(705)], 칩 인에이블(출력 인에이블) 논리 회로(706), 데이타 래치 회로(707), I/O 버퍼(708), PGM 전압 발생기(709), 상태 제어 회로(명령 레지스터)(710), 소거 전압 발생기(711), Vcc 검출기(712) 및 타이머(713)를 포함한다.
상기 어드레스 래치(701)는 어드레스 신호를 수신 및 디코드하고, Y 디코더(702) 및 X 디코더(703)를 사용하여 어드레스 신호에 대응하는 셀 매트릭스(705)의 특정 메모리 셀을 액세스한다. 즉, X 디코더(703)는 어드레스 래치(701)로부터 공급되는 X 어드레스 신호에 따라서 특정 워드 라인을 선택하고, Y 디코더(702)는 어드레스 래치(701)로부터 공급되는 Y 어드레스 신호에 응답하여 Y 게이팅(704)을 통해 특정 비트 라인을 선택한다.
상기 칩 인에이블(출력 인에이블) 논리 회로(706)는 출력 인에이블 신호(/OE)와 칩 인에이블 신호(/CE)를 수신하고, Y 디코더(702) 및 I/O 버퍼(708)를 제어한다. 데이타 래치(707)는 데이타(판독 또는 기록 데이타)를 저장하고, 상기 데이타는 I/O 버퍼(708)를 통해 전송된다. 본 발명에 따른 차지 펌프형 부스터 회로에 대응하는 PGM 전압 발생기(709)는 초고전원 전압(Vpp)을 발생하고, 이 초고전원 전압(Vpp)은 Y 디코더(702)에 인가되며 메모리 셀로 (프로그램) 데이타를 기록하기 위해 사용된다. 즉, 상기 EPROM의 프로그래밍 동작이 수행될 때, PGM 전압 발생기(709)의 출력 전압인 초고전원 전압(Vpp)이 사용된다.
상태 제어 회로[명령 레지스터(710)]는 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE)를 수신하고, EPROM의 상태(판독 상태 또는 프로그래밍 상태)를 제어한다. 소거 전압 발생기(711)는 소거 전압을 발생하고, Vcc 검출기(712)는 통상적인 고전원 전압(Vcc)을 검출한다. 타이머(713)는 시간을 카운터하고, 타이밍 신호를 발생하여 PGM 전압 발생기(709)와 상태 제어 회로(명령 레지스터)(710)에 제공한다.
본 발명에 따른 차지 펌프형 부스터 회로는 DRAM 또는 EPROM에 사용될 수 있을 뿐만 아니라 다양한 반도체 장치 또는 전자 회로에 사용될 수도 있다.
전술한 바와 같이, 본 발명의 차지 펌프형 부스터 회로에 따르면, 저전압[통상적인 고전원 전압(Vcc)]을 사용하여 충분한 고전압 출력[초고전원 전압(Vpp)]을 확실하게 발생할 수 있다. 또한, 본 발명에 따른 차지 펌프형 부스터 회로에 따르면, 불필요한 전류를 방지할 수 있다. 즉, 상기 제1커패시터(부스터 커패시터)의 출력 전위를 차징하는 타이밍 및 상기 전송 게이트의 게이트 전극에 접속된 상기 제2커패시터의 출력 전압을 차징하는 타이밍을 정확하게 제어하는 것은 불필요하다.
본 발명의 다수의 다른 실시예들이 본 발명의 기술적 사상 및 범위를 벗어남없이 이루어질 수 있으며, 본 발명은 첨부한 특허 청구의 범위에서 한정되는 것을 제외하고는 본 발명의 명세서에 기술되는 특정 실시예로 제한되는 것이 아니라는 것을 이해할 수 있을 것이다.

Claims (33)

  1. 출력 전압을 부스팅하는 제1커패시터와; 상기 제1커패시터의 출력 단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 상기 부스팅된 출력 전압을 전송하는 전송 게이트와; 상기 전송 게이트의 게이트 전압을 부스팅하는 제2커패시터와; 상기 제2커패시터의 입력 전압을 제어하는 스위칭 유닛과; 상기 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하고; 상기 프리차지 회로는 특정 고전압선과 상기 전송 게이트의 제어 단자 사이에 접속되는 프리차지 트랜지스터와, 상기 프리차지 트랜지스터의 스위칭 동작을 제어하는 프리차지 제어 유닛을 포함하며, 상기 프리차지 제어 유닛의 전원 전압은 차지 펌프형 부스터 회로의 부스팅된 출력 전압인 것을 특징으로 하는 차지 펌프형 부스터 회로.
  2. 제1항에 있어서, 상기 프리차지 제어 유닛은 레벨 변환기를 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  3. 제1항에 있어서, 상기 부스터 회로는 상기 제1커패시터의 출력 단자와 상기 제2커패시터의 입력 단자 사이에 접속되는 제어 유닛을 추가로 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  4. 제3항에 있어서, 상기 제어 유닛은 제어 단자가 제1전원선에 접속되는 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  5. 제1항에 있어서, 상기 특정의 고전압은 제1전원선의 전압인 것을 특징으로 하는 차지 펌프형 부스터 회로.
  6. 제1항에 있어서, 상기 제1 및 제2커패시터는 각각 MOS 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  7. 제1항에 있어서, 상기 제1커패시터의 입력 단자에는 클록 신호가 공급되고, 상기 스위칭 유닛의 제어 단자에는 상기 클록 신호의 반전 신호가 공급되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  8. 제1항에 있어서, 상기 부스터 회로는 차지를 유지하고 상기 전송 게이트의 제어 단자에서 플로팅 상태가 발생하는 것을 방지하는 플로팅 방지 유닛을 추가로 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  9. 제8항에 있어서, 상기 플로팅 방지 유닛은 제1전원선에 접속되는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  10. 제1신호를 수신하는 입력 단자와; 부스팅된 출력 전압을 출력하는 출력 단자와; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하고, 상기 출력 단자에 상기 부스팅된 출력 전압을 전송하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 상기 전송 게이트의 제1단자 사이에 접속되어 상기 전송 게이트의 제1단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 제1단자 제2단자를 구비하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자는 상기 전송 게이트의 제어 단자에 접속되는 스위칭 유닛과; 상기 전송 게이트의 제어 단자에 접속되어, 상기 전송 게이트가 스위치 오프될 때 상기 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하고; 상기 프리차지 회로는 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 특정 고전압선에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 프리차지 트랜지스터와; 상기 프리차지 트랜지스터의 제어 단자에 접속되어 상기 프리차지 트랜지스터의 스위칭 동작을 제어하는 프리차지 제어 유닛을 포함하며, 상기 프리차지 제어 유닛의 전원 전압은 차지 펌프형 부스터 회로의 부스팅된 출력 전압인 것을 특징으로 하는 차지 펌프형 부스터 회로
  11. 제10항에 있어서, 상기 프리차지 제어 유닛은 레벨 변환기를 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  12. 제10항에 있어서, 상기 부스터 회로는 상기 제1커패시터의 제2단자와 상기 제2커패시터의 제1단자 사이에 접속되는 제어 유닛을 추가로 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  13. 제12항에 있어서, 상기 제어 유닛은 제1단자, 제2단자 및 제어 단자를 구비하는 P 채널형 MOS 트랜지스터를 포함하고, 상기 트랜지스터의 제1단자는 상기 제1커패시터의 제2단자에 접속되고, 상기 트랜지스터의 제2단자는 제2전원선에 접속되며, 상기 트랜지스터의 제어 단자는 제1전원선에 접속되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  14. 제10항에 있어서, 상기 전송 게이트의 제어 단자에 인가되는 특정의 고전압은 제1전원선의 전압인 것을 특징으로 하는 차지 펌프형 부스터 회로.
  15. 제10항에 있어서, 제1 및 제2커패시터는 각각 N 채널형 MOS 트랜지스터를 포함하고, 상기 제1커패시터의 제1단자는 상기 MOS 트랜지스터의 소스 전극 및 드레인 전극으로 이루어지며, 상기 제1커패시터의 제2단자는 상기 MOS 트랜지스터의 게이트 전극으로 이루어지는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  16. 제10항에 있어서, 상기 입력 단자에 공급되는 제1신호는 클록 신호이고, 상기 스위칭 유닛의 제어 단자에 공급되는 제2 신호는 상기 클록 신호의 반전 신호인 것을 특징으로 하는 차지 펌프형 부스터 회로.
  17. 제10항에 있어서, 상기 부스터 회로는 차지를 유지하고 상기 전송 게이트의 제어 단자에서 플로팅 상태가 발생하는 것을 방지하는 플로팅 방지 유닛을 추가로 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  18. 제17항에 있어서, 상기 플로팅 방지 유닛은 제1단자, 제2단자 및 제어 단자를 구비하는 N 채널형 MOS 트랜지스터를 포함하고, 상기 플로팅 방지 유닛의 제1단자와 제어 단자는 고전원선에 접속되고, 상기 플로팅 방지 유닛의 제2단자는 상기 전송 게이트의 제어 단자에 접속되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  19. 제1 및 제2부스터 유닛을 구비하는 차지 펌프형 부스터 회로에 있어서, 상기 제1 및 제2부스터 유닛은 각각: 제1신호를 수신하는 입력 단자와; 부스팅된 출력 전압을 출력하는 출력 단자와; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하고, 상기 출력 단자에 상기 부스팅된 출력 전압을 전송하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 상기 전송 게이트의 제1단자 사이에 접속되어 상기 전송 게이트의 제1단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자에는 제2 신호가 공급되는 스위칭 유닛과; 상기 전송 게이트의 제어 단자에 접속되어, 상기 전송 게이트가 스위치 오프될 때 상기 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지회로를 포함하고, 상기 제1부스터 유닛의 프리차지 회로는 상기 제2부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어되고, 상기 제2부스터 유닛의 프리차지 회로는 상기 제1부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  20. 제19항에 있어서, 상기 프리차지 회로는 제1단자, 제2단자 및 제어 단자를 구비하는 프리차지 트랜지스터를 포함하며, 상기 프리차지 트랜지스터의 제1단자는 특정 고전압선에 접속되고, 상기 프리차지 트랜지스터의 제2단자는 상기 전송 게이트의 제어 단자에 접속되며; 상기 제1부스터 유닛의 상기 프리차지 트랜지스터의 제어 단자는 상기 제2부스터 유닛의 전송 게이트의 제1단자에 접속되고, 상기 제2부스터 유닛의 상기 프리차지 트랜지스터의 제어 단자는 상기 제1부스터 유닛의 전송 게이트의 제1단자에 접속되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  21. 제19항에 있어서, 상기 부스터 유닛은 각각 상기 제1커패시터의 제2단자와 상기 커패시터의 제1단자 사이에 접속되는 제어 유닛을 추가로 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  22. 제21항에 있어서, 상기 제어 유닛은 제1단자, 제2단자 및 제어 단자를 구비하는 P 채널형 MOS 트랜지스터를 포함하며, 상기 트랜지스터의 제1단자는 상기 제1커패시터의 제2단자에 접속되고, 상기 트랜지스터의 제2단자는 제2전원선에 접속되며, 상기 트랜지스터의 제어 단자는 제1전원선에 접속되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  23. 제19항에 있어서, 상기 전송 게이트의 제어 단자에 인가되는 특정의 고전압은 제1전원선의 전압인 것을 특징으로 하는 차지 펌프형 부스터 회로.
  24. 제19항에 있어서, 상기 제1 및 제2커패시터는 각각 N 채널형 MOS 트랜지스터를 포함하며, 상기 제1커패시터의 제1단자는 상기 MOS 트랜지스터의 소스 전극과 드레인 전극으로 이루어지고, 상기 제1커패시터의 제2단자는 상기 MOS 트랜지스터의 게이트 전극으로 이루어지는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  25. 제19항에 있어서, 상기 제2부스터 유닛의 입력 단자에 공급되는 제1신호와 상기 제1부스터 유닛의 스위칭 유닛의 제어 단자에 공급되는 제2 신호는 클록 신호이고, 상기 제1부스터 유닛의 입력 단자에 공급되는 제1신호와 상기 제2부스터 유닛의 스위칭 유닛의 제어 단자에 공급되는 제2 신호는 상기 클록 신호의 반전 신호인 것을 특징으로 하는 차지 펌프형 부스터 회로.
  26. 제19항에 있어서, 상기 부스터 유닛은 각각 차지를 유지하고 상기 전송 게이트의 제어 단자에서 플로팅 상태가 발생하는 것을 방지하는 플로팅 방지 유닛을 추가로 포함하는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  27. 제26항에 있어서, 상기 플로팅 방지 유닛은 제1단자, 제2단자 및 제어 단자를 구비하는 N 채널형 MOS 트랜지스터를 포함하며, 상기 플로팅 방지 유닛의 제1단자 및 제어 단자는 고전원선에 접속되고, 상기 플로팅 방지 유닛의 제2단자는 상기 전송 게이트의 제어 단자에 접속되는 것을 특징으로 하는 차지 펌프형 부스터 회로.
  28. 어드레스 디코더, 로우 디코더, 컬럼 디코더, 메모리 셀 어레이 및 부스팅된 출력 전압을 발생시키기 위한 부스터 회로를 구비하는 반도체 메모리에 있어서, 상기 부스터 회로는 : 제1신호를 수신하는 입력 단자와; 부스팅된 출력 전압을 출력하는 출력 단자와; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하고 상기 출력 단자에 상기 부스팅된 출력 전압을 전송하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 상기 전송 게이트의 제1단자 사이에 접속되어 상기 전송 게이트의 제1단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자에는 제2 신호가 공급되는 스위칭 유닛과; 상기 전송 게이트의 제어 단자에 접속되어 상기 전송 게이트가 스위치 오프 될 때 상기 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하고; 상기 프리차지 회로는: 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 특정 고전압선에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 프리차지 트랜지스터와; 상기 프리차지 트랜지스터의 제어 단자에 접속되어 상기 프리차지 트랜지스터의 스위칭 동작을 제어하는 프리차지 제어 유닛을 포함하며, 상기 프리차지 제어 유닛의 전원 전압은 상기 부스터 회로의 상기 부스팅된 출력 전압인 것을 특징으로 하는 반도체 메모리.
  29. 제28항에 있어서, 상기 반도체 메모리는 동작 랜덤 액세스 메모리인 것을 특징으로 하는 반도체 메모리.
  30. 제28항에 있어서, 상기 반도체 메모리는 소거/기록 가능 판독 전용 메모리인 것을 특징으로 하는 반도체 메모리.
  31. 어드레스 디코더, 로우 디코더, 컬럼 디코더, 메모리 셀 어레이 그리고 제1및 제2부스터 유닛을 구비하여 부스팅된 출력 전압을 발생시키기 위한 부스터 회로를 구비하는 반도체 메모리에 있어서, 상기 제1 및 제2부스터 유닛은 각각 : 제1신호를 수신하는 입력 단자와; 부스팅된 출력 전압을 출력하는 출력 단자와; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 출력 전압을 부스팅하기 위한 것으로, 제1단자가 상기 입력 단자에 접속되는 제1커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하고 상기 출력 단자에 부스팅된 출력 전압을 전송하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 출력 단자에 접속되는 전송 게이트와; 제1전원선과 상기 전송 게이트의 제1단자 사이에 접속되어 상기 전송 게이트의 제1단자에 제1전원 전압을 인가하는 전원 인가 유닛과; 제1단자 및 제2단자를 구비하고, 차지를 저장하며 상기 전송 게이트의 게이트 전압을 부스팅하기 위한 것으로, 제1단자가 상기 제1커패시터의 제2단자에 접속되고, 제2단자가 상기 전송 게이트의 제어 단자에 접속되는 제2커패시터와; 제1단자, 제2단자 및 제어 단자를 구비하며, 제1단자가 상기 제2커패시터의 제1단자에 접속되고, 제2단자가 제2전원선에 접속되며, 제어 단자에는 제2 신호가 공급되는 스위칭 유닛과; 상기 전송 게이트의 제어 단자에 접속되어 상기 전송 게이트가 스위치 오프될 때 상기 전송 게이트의 제어 단자에 특정의 고전압을 인가하는 프리차지 회로를 포함하며, 상기 제1부스터 유닛의 프리차지 회로는 상기 제2부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어되고, 상기 제2부스터 유닛의 프리차지 회로는 상기 제1부스터 유닛의 전송 게이트의 제1단자의 전압에 의해 제어되는 것을 특징으로 하는 반도체 메모리.
  32. 제31항에 있어서, 상기 반도체 메모리는 동적 랜덤 액세스 메모리인 것을 특징으로 하는 반도체 메모리.
  33. 제31항에 있어서, 상기 반도체 메모리는 소거/기록 가능 판독 전용 메모리인 것을 특징으로 하는 반도체 메모리.
KR1019950031579A 1994-12-09 1995-09-25 차지-펌프형 부스터 회로 KR0183413B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-306485 1994-12-09
JP30648594A JP3244601B2 (ja) 1994-12-09 1994-12-09 半導体集積回路

Publications (2)

Publication Number Publication Date
KR960027291A KR960027291A (ko) 1996-07-22
KR0183413B1 true KR0183413B1 (ko) 1999-04-15

Family

ID=17957593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950031579A KR0183413B1 (ko) 1994-12-09 1995-09-25 차지-펌프형 부스터 회로

Country Status (4)

Country Link
US (1) US5701096A (ko)
JP (1) JP3244601B2 (ko)
KR (1) KR0183413B1 (ko)
IT (1) IT1281345B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347546B1 (ko) * 1999-12-27 2002-08-07 주식회사 하이닉스반도체 프리차지 회로

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811990A (en) * 1993-10-15 1998-09-22 Micron Technology, Inc. Voltage pump and a level translator circuit
JP2830807B2 (ja) * 1995-11-29 1998-12-02 日本電気株式会社 半導体メモリ装置
US5920225A (en) * 1995-12-20 1999-07-06 Hyundai Electronic Industries, Co., Ltd. Negative voltage drive circuit
US5808883A (en) * 1996-02-15 1998-09-15 Harris Corporation DC-to-DC converter having charge pump and associated methods
JP3094913B2 (ja) * 1996-06-19 2000-10-03 日本電気株式会社 半導体回路
JP3488587B2 (ja) * 1997-01-09 2004-01-19 株式会社東芝 昇圧回路及びこれを備えたｉｃカード
KR100273208B1 (ko) * 1997-04-02 2000-12-15 김영환 반도체메모리장치의고효율전하펌프회로
KR100244465B1 (ko) * 1997-04-21 2000-02-01 김영환 동기식 승압전압 발생기
ITMI981525A1 (it) * 1997-07-03 2000-01-02 Denso Corp Circuito di comando del carico con controllo di temporizzazione di elevamento di tensione
US5886566A (en) * 1997-08-21 1999-03-23 Integrated Silicon Solution, Inc. High voltage charge transfer stage
JP3540652B2 (ja) * 1998-04-10 2004-07-07 三洋電機株式会社 チャージポンプ式昇圧回路
TW504887B (en) * 1998-10-20 2002-10-01 Hitachi Eng Co Ltd Voltage booster circuit apparatus and control method therefor
US6002241A (en) * 1998-10-30 1999-12-14 Lucent Technologies Inc. Dual mode split-boost converter and method of operation thereof
KR100301051B1 (ko) * 1998-12-03 2001-09-06 윤종용 효율이높은전압펌핑회로
US6493276B2 (en) * 1999-02-02 2002-12-10 Macronix International Co., Ltd. Word line boost circuit
EP1171946B1 (en) * 1999-03-23 2006-08-30 Advanced Energy Industries, Inc. High frequency switch-mode dc powered computer system
US6285243B1 (en) * 2000-02-23 2001-09-04 Micron Technology, Inc. High-voltage charge pump circuit
US6356137B1 (en) * 2000-06-26 2002-03-12 Fairchild Semiconductor Corporation Voltage boost circuit with low power supply voltage
KR100399961B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 고전압 발생회로
JP4257064B2 (ja) * 2002-02-21 2009-04-22 エルピーダメモリ株式会社 昇圧電位発生回路及び制御方法
US6657875B1 (en) * 2002-07-16 2003-12-02 Fairchild Semiconductor Corporation Highly efficient step-down/step-up and step-up/step-down charge pump
JP3902769B2 (ja) * 2003-08-29 2007-04-11 松下電器産業株式会社 降圧電圧出力回路
JP2005235315A (ja) 2004-02-19 2005-09-02 Elpida Memory Inc 昇圧回路
KR100576924B1 (ko) * 2004-04-20 2006-05-03 주식회사 하이닉스반도체 고전압 발생 회로
US7234055B2 (en) * 2004-08-24 2007-06-19 Inventec Corporation Computer operating booting system making use of multi-buttons
JP4440058B2 (ja) * 2004-09-28 2010-03-24 パナソニック株式会社 半導体集積回路
US20070008754A1 (en) * 2005-07-06 2007-01-11 Electro Scientific Industries, Inc. Charge pump for bus-powered device
JP5566568B2 (ja) * 2007-03-27 2014-08-06 ピーエスフォー ルクスコ エスエイアールエル 電源電圧発生回路
KR101542918B1 (ko) 2008-04-18 2015-08-10 삼성전자주식회사 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치
KR20100049758A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 승압 회로 및 이를 포함하는 반도체 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4455493A (en) * 1982-06-30 1984-06-19 Motorola, Inc. Substrate bias pump
JPS6266656A (ja) * 1985-09-19 1987-03-26 Toshiba Corp 基板電位生成回路
US5038325A (en) * 1990-03-26 1991-08-06 Micron Technology Inc. High efficiency charge pump circuit
US5126590A (en) * 1991-06-17 1992-06-30 Micron Technology, Inc. High efficiency charge pump
KR940005691B1 (ko) * 1991-10-25 1994-06-22 삼성전자 주식회사 기판전압 발생 장치의 차아지 펌프회로
KR950002726B1 (ko) * 1992-03-30 1995-03-24 삼성전자주식회사 기판전압 발생기의 전하 펌프 회로
US5347171A (en) * 1992-10-15 1994-09-13 United Memories, Inc. Efficient negative charge pump
US5422586A (en) * 1993-09-10 1995-06-06 Intel Corporation Apparatus for a two phase bootstrap charge pump

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347546B1 (ko) * 1999-12-27 2002-08-07 주식회사 하이닉스반도체 프리차지 회로

Also Published As

Publication number Publication date
JPH08162915A (ja) 1996-06-21
IT1281345B1 (it) 1998-02-18
US5701096A (en) 1997-12-23
ITTO950736A1 (it) 1997-03-15
KR960027291A (ko) 1996-07-22
JP3244601B2 (ja) 2002-01-07
ITTO950736A0 (it) 1995-09-15

Similar Documents

Publication Publication Date Title
KR0183413B1 (ko) 차지-펌프형 부스터 회로
US5550504A (en) Dram using word line potential control circuit
KR940002859B1 (ko) 반도체 메모리장치에서의 워드라인 구동회로
KR960011206B1 (ko) 반도체메모리장치의 워드라인구동회로
US6333874B2 (en) Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
US5412331A (en) Word line driving circuit of a semiconductor memory device
US4161040A (en) Data-in amplifier for an MISFET memory device having a clamped output except during the write operation
EP0173980A2 (en) Semiconductor integrated circuit device
KR0158485B1 (ko) 본딩옵션용 워드라인전압 승압회로
US7019561B2 (en) Low-voltage sense amplifier and method
KR100562654B1 (ko) 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자
US7203124B2 (en) System and method for negative word line driver circuit
KR100328331B1 (ko) 반도체 기억장치 및 그 동작방법
KR100510034B1 (ko) 셀 비가 작은 메모리 셀을 구비하는 반도체 기억 장치
US6532177B1 (en) Low voltage charge pump apparatus and method
KR0154755B1 (ko) 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
US5555206A (en) Semiconductor memory device
US6949952B2 (en) Programming circuit and method having extended duration programming capabilities
US7099177B2 (en) Nonvolatile ferroelectric memory device having power control function
US6952116B2 (en) Non-cascading charge pump circuit and method
KR0177769B1 (ko) 고전압 소비를 최소화한 분산 드라이버
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
KR950009235B1 (ko) 반도체 메모리 장치의 워드라인 구동회로
JP4543349B2 (ja) 半導体記憶装置
JP2914311B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 17

EXPY Expiration of term