KR101542918B1 - 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치 - Google Patents

액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치 Download PDF

Info

Publication number
KR101542918B1
KR101542918B1 KR1020080036119A KR20080036119A KR101542918B1 KR 101542918 B1 KR101542918 B1 KR 101542918B1 KR 1020080036119 A KR1020080036119 A KR 1020080036119A KR 20080036119 A KR20080036119 A KR 20080036119A KR 101542918 B1 KR101542918 B1 KR 101542918B1
Authority
KR
South Korea
Prior art keywords
voltage
node
charge pump
circuit
charge transfer
Prior art date
Application number
KR1020080036119A
Other languages
English (en)
Other versions
KR20090110551A (ko
Inventor
주종두
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080036119A priority Critical patent/KR101542918B1/ko
Priority to US12/385,388 priority patent/US8067977B2/en
Publication of KR20090110551A publication Critical patent/KR20090110551A/ko
Application granted granted Critical
Publication of KR101542918B1 publication Critical patent/KR101542918B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Abstract

안정적으로 고전원전압을 발생시킬 수 있는 액티브 차지 펌프 회로가 개시된다. 액티브 차지 펌프 회로는 차지 펌프 회로, 제어 회로 및 전하 전달 회로를 포함한다. 차지 펌프 회로는 액티브 인에이블 신호에 응답하여 펌핑 전압을 발생시킨다. 제어 회로는 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시킨다. 전하 전달 회로는 전하 전달 제어신호에 응답하여 펌핑 전압을 출력한다. 따라서, 액티브 차지 펌프 회로를 포함하는 고전원전압 발생회로는 전력소모가 적고 회로를 구성하는 능동 소자들의 신뢰도를 높일 수 있다.

Description

액티브 차지 펌프 회로, 이를 포함하는 고전원전압 발생회로 및 반도체 장치{ACTIVE CHARGE PUMP CIRCUIT, HIGH SUPPLY VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR DEVICE HAVING THE SAME}
본 발명은 고전원전압 발생회로에 관한 것으로서, 특히 액티브 차지 펌프 회로를 포함하는 고전원전압 발생회로 및 반도체 장치에 관한 것이다.
최근에 시스템 온 칩(System On Chip; SOC) 기술이 발전함에 따라 종래에 SOC 내에서 저장 기능을 하던 SRAM 대신에 고속 동작하는 DRAM(Dynamic Random Access Memory)이 사용되고 있다. 이와 같이 SOC 내에서 SRAM 대신 사용하는 DRAM은 PSRAM(Pseudo-SRAM)이라 불린다. SOC 내에 사용되는 DRAM은 데이터의 독출 속도를 빠르게 하기 위해 듀얼 파워를 사용한다. DRAM이 내장되어 있는(embedded) SOC 내에 하나의 전원만 공급되는 경우, 스탠바이 모드에서 사용되는 고전원전압과 액티브 모드에서 사용되는 고전원전압을 발생시키기 위해 SOC 내에 전원전압 발생회로를 구비할 필요가 있다.
종래의 고전원전압 발생회로는 전하를 전달하는 트랜지스터로서 NMOS 트랜지스터를 사용하였다. 종래의 고전원전압 발생회로에서 전하를 전달하는 NMOS 트랜지 스터의 게이트 전압은 VCC에서 VPP+VCC까지 변화였으므로, 고전원전압 발생회로에 포함된 트랜지스터들의 신뢰도가 저하되고 펌핑 효율이 저하되었다. 또한, 바디 효과(body effect)에 의한 문턱 전압(threshold voltage; Vth)의 상승으로 인해 펌핑 효율이 더욱 감소하게 되었다. 종래에는 NMOS 트랜지스터의 바디 효과를 줄이기 위해 트리플 웰(triple well) 구조의 NMOS 트랜지스터를 사용하였다. 이것은 칩의 생산 단가를 상승시키는 요인이 되었다.
본 발명의 목적은 전력 소모가 적고 능동 소자들의 신뢰도를 향상시킬 수 있는 액티브 차지 펌프 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 액티브 차지 펌프 회로를 포함하는 고전원전압 발생 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 고전원전압 발생 회로를 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 액티브 차지 펌프 회로는 차지 펌프 회로, 제어 회로 및 전하 전달 회로를 포함한다.
차지 펌프 회로는 액티브 인에이블 신호에 응답하여 펌핑 전압을 발생시킨다. 제어 회로는 상기 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시킨다. 전하 전달 회로는 상기 전하 전달 제어신호에 응답하여 상기 펌핑 전압을 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 전하 전달 회로는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 전하 전달 회로는 제 1 PMOS 트랜지스터, 제 2 PMOS 트랜지스터 및 제 3 PMOS 트랜지스터를 포함할 수 있다.
제 1 PMOS 트랜지스터는 상기 전하 전달 제어신호가 인가되는 게이트, 상기 펌핑 전압이 인가되는 소스, 및 상기 펌핑 전압이 출력되는 드레인을 갖는다. 제 2 PMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 게이트, 상기 제 1 PMOS 트랜지스터의 소스에 연결된 소스, 및 상기 제 1 PMOS 트랜지스터의 바디에 연결된 드레인을 갖는다. 제 3 PMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터의 소스에 연결된 게이트, 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스, 및 제 1 PMOS 트랜지스터의 바디에 연결된 드레인을 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 차지 펌프 회로는 제 1 차지 펌프부, 제 2 차지 펌프부, 제 1 전원전압 공급부 및 제 2 전원전압 공급부를 포함할 수 있다.
제 1 차지 펌프부는 제 1 노드와 제 2 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호가 인에이블 상태일 때, 제 1 펌핑 전압을 발생시키고 상기 제 1 펌핑 전압을 상기 제 2 노드에 출력한다. 제 2 차지 펌프부는 제 1 노드와 제 3 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호가 디스에이블 상태일 때, 제 2 펌핑 전압을 발생시키고 상기 제 2 펌핑 전압을 상기 제 3 노드에 출력한다. 제 1 전원전압 공급부는 상기 제 2 노드의 전압에 응답하여 상기 제 3 노드에 전원전압을 공급한다. 제 2 전원전압 공급부는 상기 제 3 노드의 전압에 응답하여 상기 제 2 노드에 상기 전원전압을 공급한다.
본 발명의 하나의 실시예에 의하면, 상기 차지 펌프 회로는 상기 액티브 인에이블 신호를 반전시켜 상기 제 1 노드에 출력하는 인버터를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 제 1 차지 펌프부, 제 2 차지 펌프부, 제 1 전원전압 공급부, 제 2 전원전압 공급부 및 스위치부를 포함할 수 있다.
제 1 차지 펌프부는 제 1 노드와 제 2 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호가 인에이블 상태일 때, 제 1 펌핑 전압을 발생시키고 상기 제 1 펌핑 전압을 상기 제 2 노드에 출력한다. 제 2 차지 펌프부는 제 1 노드와 제 3 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호가 디스에이블 상태일 때, 제 2 펌핑 전압을 발생시키고 상기 제 2 펌핑 전압을 상기 제 3 노드에 출력한다. 제 1 전원전압 공급부는 상기 제 2 노드의 전압에 응답하여 상기 제 3 노드에 전원전압을 공급한다. 제 2 전원전압 공급부는 상기 제 3 노드의 전압에 응답하여 상기 제 2 노드에 상기 전원전압을 공급한다. 스위치부는 상기 제 3 노드에 결합되어 있으며, 상기 제 1 노드의 전압 신호에 응답하여 상기 전하 전달 제어신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 스위치부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다.
PMOS 트랜지스터는 상기 액티브 인에이블 신호에 응답하여 상기 제 2 노드의 전압 신호를 제 4 노드에 전달한다. NMOS 트랜지스터는 상기 액티브 인에이블 신호에 응답하여 상기 제 4 노드를 접지에 연결한다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 상기 액티브 인에이블 신호를 버퍼링하여 상기 제 1 노드에 출력하는 버퍼를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 액티브 차지 펌프 회로는 상기 액 티브 인에이블 신호의 듀티를 조절하여 상기 제어 회로 및 상기 차지 펌프 회로에 제공하는 오토 펄스 발생기를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 고전원전압 발생회로는 스탠바이 차지 펌프 회로 및 액티브 차지 펌프 회로를 포함한다.
스탠바이 차지 펌프 회로는 스탠바이 모드에서 제 1 고전원전압을 발생시킨다. 액티브 차지 펌프 회로는 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시키고, 액티브 모드에서 상기 전하 전달 제어신호에 응답하여 제 2 고전원전압을 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 액티브 차지 펌프 회로에 포함된 전하 전달 회로는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 전원전압에 기초하여 제 1 고전원전압 및 제 2 고전원전압을 발생시키는 고전원전압 발생회로, 및 상기 제 1 고전원전압 및 제 2 고전원전압에 응답하여 동작하는 기능 블록들을 포함한다.
상기 고전원전압 발생회로는 스탠바이 차지 펌프 회로 및 액티브 차지 펌프 회로를 포함한다. 스탠바이 차지 펌프 회로는 스탠바이 모드에서 상기 제 1 고전원전압을 발생시킨다. 액티브 차지 펌프 회로는 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시키고, 상기 전하 전달 제어신호에 응답하여 상기 제 2 고전원전압을 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 액티브 차지 펌프 회로에 포함된 전하 전달 회로는 PMOS 트랜지스터를 포함할 수 있다.
본 발명에 따른 액티브 차지 펌프 회로를 포함하는 고전원전압 발생회로는 전력소모가 적고 회로를 구성하는 능동 소자들의 신뢰도를 높일 수 있다. 또한, 본 발명에 따른 고전원전압 발생회로는 바디 효과를 줄일 수 있으며 안정적으로 고전원전압을 발생시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 액티브 차지 펌프 회로를 나타내는 블록도이다.
도 1을 참조하면, 액티브 차지 펌프 회로(100)는 차지 펌프 회로(110), 전하 전달 제어 회로(120) 및 전하 전달 회로(130)를 포함한다.
차지 펌프 회로(110)는 액티브 인에이블 신호(PR)에 응답하여 펌핑 전압(PPO)을 발생시킨다. 전하 전달 제어 회로(120)는 액티브 인에이블 신호(PR)에 응답하여 접지전압(VSS)과 전원전압(VCC)의 2 배인 전압(2VCC) 사이에서 변화하는 전하 전달 제어신호(PTC)를 발생시킨다. 전하 전달 회로(130)는 전하 전달 제어신호(PTC)에 응답하여 펌핑 전압(PPO)을 출력한다. 전하 전달 회로(130)는 PMOS 트랜지스터를 포함한다.
도 1에 도시된 액티브 차지 펌프 회로(100)는 전하 전달 회로(130)에 PMOS 트랜지스터를 사용하기 때문에 전하 전달 회로를 제어하는 전하 전달 제어신호(PTC)는 접지전압과 2VCC 사이에서 변화한다. 따라서, 본 발명에 따른 고전원전 압 발생회로는 회로 내에 고전원전압(VPP)을 사용하지 않기 때문에 전력소모가 적고 회로를 구성하는 능동 소자들의 신뢰도를 높일 수 있다.
도 2는 도 1의 액티브 차지 펌프 회로(100)에 포함된 차지 펌프 회로(110)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 차지 펌프 회로(110)는 제 1 차지 펌프부(111), 제 2 차지 펌프부(113), 제 1 전원전압 공급부(115) 및 제 2 전원전압 공급부(117)를 포함한다.
제 1 차지 펌프부(111)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 결합되어 있고, 액티브 인에이블 신호(PR)가 인에이블 상태일 때, 제 1 펌핑 전압을 발생시키고 상기 제 1 펌핑 전압을 제 2 노드(N2)에 출력한다. 제 2 차지 펌프부(113)는 제 1 노드(N1)와 제 3 노드 사이(N3)에 결합되어 있고, 액티브 인에이블 신호(PR)가 디스에이블 상태일 때, 제 2 펌핑 전압을 발생시키고 상기 제 2 펌핑 전압을 제 3 노드(N3)에 출력한다. 제 1 전원전압 공급부(115)는 제 2 노드(N2)의 전압에 응답하여 제 3 노드(N3)에 전원전압(VCC)을 공급하고, 제 2 전원전압 공급부(117)는 제 3 노드(N3)의 전압에 응답하여 제 2 노드(N2)에 전원전압(VCC)을 공급한다.
차지 펌프 회로(110)는 또한 전원전압(VCC)에 의해 동작하며 액티브 인에이블 신호(PR)를 반전시키는 제 1 인버터(INV1)를 더 포함할 수 있다. 액티브 인에이블 신호(PR)가 로우 인에이블(low-enable) 신호일 때, 제 1 인버터(INV1)는 생략할 수 있다.
제 1 차지 펌프부(111)는 제 2 인버터(INV2) 및 제 1 커패시터(C1)를 포함한 다. 제 2 인버터(INV2)는 전원전압에 의해 동작하고 제 1 인버터(INV1)의 출력 신호를 반전시킨다. 제 1 커패시터(C1)는 제 2 인버터(INV2)의 출력 신호에 응답하여 제 2 노드(N2)의 전압을 부스팅한다.
제 2 차지 펌프부(113)는 제 3 인버터(INV3), 제 4 인버터(INV4) 및 제 2 커패시터(C2)를 포함한다. 제 3 인버터(INV3)는 전원전압에 의해 동작하고 제 1 인버터(INV1)의 출력 신호를 반전시킨다. 제 4 인버터(INV4)는 전원전압에 의해 동작하고 제 3 인버터(INV3)의 출력 신호를 반전시킨다. 제 2 커패시터(C1)는 제 4 인버터(INV4)의 출력 신호에 응답하여 제 3 노드(N3)의 전압을 부스팅한다.
제 1 전원전압 공급부(115)는 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)를 포함한다.
제 1 NMOS 트랜지스터(MN1)는 전원전압(VCC)이 인가되는 드레인, 제 2 노드(N2)에 연결된 게이트, 및 제 3 노드(N3)에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 전원전압(VCC)이 인가되는 드레인과 게이트, 및 제 3 노드(N3)에 연결된 소스를 갖는다.
제 2 전원전압 공급부(117)는 제 3 NMOS 트랜지스터(MN3) 및 제 4 NMOS 트랜지스터(MN4)를 포함한다.
제 3 NMOS 트랜지스터(MN3)는 전원전압(VCC)이 인가되는 드레인, 제 3 노드(N3)에 연결된 게이트, 및 제 2 노드(N2)에 연결된 소스를 갖는다. 제 4 NMOS 트랜지스터(MN4)는 전원전압(VCC)이 인가되는 드레인과 게이트, 및 제 2 노드(N2)에 연결된 소스를 갖는다.
이하, 도 2에 도시된 차지 펌프 회로(110)의 동작에 대해 설명한다.
도 2의 차지 펌프 회로(110) 내에 있는 인버터들(INV1, INV2, INV3, INV4)은 전원전압(VCC)에 의해 동작한다.
액티브 인에이블 신호(PR)가 디스에이블 상태일 때, 예를 들면 액티브 인에이블 신호(PR)가 로직 "로우" 상태일 때, 제 1 노드(N1)의 전압은 로직 "하이" 상태를 가지며, 제 1 차지 펌프부(111)는 부스팅 동작을 하지 않고 제 2 차지 펌프부(113)는 부스팅 동작을 한다. 제 3 노드(N3)는 제 1 전원전압 공급부(115)에 의해 VCC 레벨로 유지되고 있다가, 제 2 차지 펌프부(113)에 의해 부스팅 동작이 완료되면 2VCC 레벨로 유지한다. 액티브 인에이블 신호(PR)가 로직 "로우" 상태일 때, 제 2 노드(N2)는 제 2 전원전압 공급부(117)에 의해 VCC 레벨을 유지한다.
액티브 인에이블 신호(PR)가 인에이블 상태일 때, 예를 들면 액티브 인에이블 신호(PR)가 로직 "하이" 상태일 때, 제 1 노드(N1)의 전압은 로직 "로우" 상태를 가지며, 제 1 차지 펌프부(111)는 부스팅 동작을 하고 제 2 차지 펌프부(113)는 부스팅 동작을 하지 않는다. 제 2 노드(N2)는 제 2 전원전압 공급부(117)에 의해 VCC 레벨로 유지되고 있다가, 제 1 차지 펌프부(111)에 의해 부스팅 동작이 완료되면 2VCC 레벨로 유지한다. 액티브 인에이블 신호(PR)가 로직 "하이" 상태일 때, 제 3 노드(N3)는 제 1 전원전압 공급부(115)에 의해 VCC 레벨을 유지한다.
도 3은 도 1의 액티브 차지 펌프 회로(100)에 포함된 전하 전달 제어 회로(120)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 전하 전달 제어 회로(120)는 제 3 차지 펌프부(122), 제 4 차지 펌프부(123), 제 3 전원전압 공급부(124), 제 4 전원전압 공급부(125) 및 스위치부(126)를 포함한다.
제 3 차지 펌프부(122)는 제 4 노드(N4)와 제 5 노드(N5) 사이에 결합되어 있고, 액티브 인에이블 신호(PR)가 인에이블 상태일 때, 제 3 펌핑 전압을 발생시키고 상기 제 3 펌핑 전압을 제 5 노드(N5)에 출력한다. 제 4 차지 펌프부(123)는 제 4 노드(N4)와 제 6 노드 사이(N6)에 결합되어 있고, 액티브 인에이블 신호(PR)가 디스에이블 상태일 때, 제 4 펌핑 전압을 발생시키고 상기 제 4 펌핑 전압을 제 6 노드(N6)에 출력한다. 제 3 전원전압 공급부(124)는 제 5 노드(N5)의 전압에 응답하여 제 6 노드(N6)에 전원전압(VCC)을 공급하고, 제 4 전원전압 공급부(125)는 제 6 노드(N6)의 전압에 응답하여 제 5 노드(N5)에 전원전압(VCC)을 공급한다. 스위치부(126)는 제 5 노드(N5)에 결합되어 있으며, 제 4 노드(N4)의 전압 신호에 응답하여 전하 전달 제어신호(PTC)를 발생시킨다.
전하 전달 제어 회로(120)는 또한 전원전압(VCC)에 의해 동작하며 액티브 인에이블 신호(PR)를 버퍼링하여 제 4 노드(N4)에 출력하는 버퍼(121)를 더 포함할 수 있다. 버퍼(121)는 전원전압(VCC)에 의해 동작하고 서로 직렬 연결된 제 5 인버터(INV5) 및 제 6 인버터(INV6)를 포함할 수 있다.
제 3 차지 펌프부(122)는 제 7 인버터(INV7) 및 제 3 커패시터(C3)를 포함한다. 제 7 인버터(INV7)는 전원전압(VCC)에 의해 동작하고 버퍼(121)의 출력 신호를 반전시킨다. 제 3 커패시터(C3)는 제 7 인버터(INV7)의 출력 신호에 응답하여 제 5 노드(N5)의 전압을 부스팅한다.
제 4 차지 펌프부(123)는 제 8 인버터(INV8), 제 9 인버터(INV9) 및 제 4 커패시터(C4)를 포함한다. 제 8 인버터(INV8)는 전원전압(VCC)에 의해 동작하고 버퍼(121)의 출력 신호를 반전시킨다. 제 9 인버터(INV9)는 전원전압(VCC)에 의해 동작하고 제 8 인버터(INV8)의 출력 신호를 반전시킨다. 제 4 커패시터(C4)는 제 9 인버터(INV9)의 출력 신호에 응답하여 제 6 노드(N6)의 전압을 부스팅한다.
제 3 전원전압 공급부(124)는 제 5 NMOS 트랜지스터(MN5) 및 제 6 NMOS 트랜지스터(MN6)를 포함한다.
제 5 NMOS 트랜지스터(MN5)는 전원전압(VCC)이 인가되는 드레인, 제 5 노드(N5)에 연결된 게이트, 및 제 6 노드(N6)에 연결된 소스를 갖는다. 제 6 NMOS 트랜지스터(MN6)는 전원전압(VCC)이 인가되는 드레인과 게이트, 및 제 6 노드(N6)에 연결된 소스를 갖는다.
제 4 전원전압 공급부(125)는 제 7 NMOS 트랜지스터(MN7) 및 제 8 NMOS 트랜지스터(MN8)를 포함한다.
제 7 NMOS 트랜지스터(MN7)는 전원전압(VCC)이 인가되는 드레인, 제 6 노드(N6)에 연결된 게이트, 및 제 5 노드(N5)에 연결된 소스를 갖는다. 제 8 NMOS 트랜지스터(MN8)는 전원전압(VCC)이 인가되는 드레인과 게이트, 및 제 5 노드(N5)에 연결된 소스를 갖는다.
스위치부(126)는 제 1 PMOS 트랜지스터(MP1) 및 제 9 NMOS 트랜지스터(MN9)를 포함한다.
제 1 PMOS 트랜지스터(MP1)는 액티브 인에이블 신호(PR)에 응답하여 제 4 노 드(N4)의 전압 신호를 제 7 노드(N7)에 전달한다. 제 9 NMOS 트랜지스터(MN9)는 액티브 인에이블 신호(PR)에 응답하여 제 7 노드(N7)를 접지에 연결한다.
이하, 도 3에 도시된 전하 전달 제어 회로(120)의 동작에 대해 설명한다.
도 3의 전하 전달 제어 회로(120) 내에 있는 인버터들(INV5, INV6, INV7, INV8, INV9)은 전원전압(VCC)에 의해 동작한다. 종래에는 버퍼(121)의 전단에 레벨 쉬프터(level shifter)를 두어 인버터들(INV5, INV6, INV7, INV8, INV9)은 고전원전압(VPP)에 의해 동작했다. 따라서, 종래에는 전하 전달 제어 회로를 구성하는 능동 소자들의 신뢰도가 낮았다. 도 3에 도시된 본 발명의 실시예에 따른 전하 전달 제어 회로(120)는 레벨 쉬프터를 포함하지 않으며 전하 전달 제어 회로(120)에 있는 노드들(N4, N5, N6)이 고전원전압(VPP) 레벨을 갖지 않으므로, 전하 전달 제어 회로(120)를 구성하는 능동 소자들의 신뢰도를 높일 수 있다.
액티브 인에이블 신호(PR)가 디스에이블 상태일 때, 예를 들면 액티브 인에이블 신호(PR)가 로직 "로우"상태일 때, 제 4 노드(N4)의 전압은 로직 "로우" 상태를 가지며, 제 3 차지 펌프부(122)는 부스팅 동작을 하고 제 4 차지 펌프부(123)는 부스팅 동작을 하지 않는다. 제 5 노드(N5)는 제 4 전원전압 공급부(125)에 의해 VCC 레벨로 유지되고 있다가, 제 3 차지 펌프부(122)에 의해 부스팅 동작이 완료되면 2VCC 레벨로 유지한다. 액티브 인에이블 신호(PR)가 로직 "로우" 상태일 때, 제 6 노드(N6)는 제 3 전원전압 공급부(124)에 의해 VCC 레벨을 유지한다.
액티브 인에이블 신호(PR)가 로직 "로우"상태일 때, 제 4 노드(N4)의 전압이 로직 "로우" 상태이므로 스위치부(126)를 구성하는 제 1 PMOS 트랜지스터(MP1)가 턴온되고 제 9 NMOS 트랜지스터(MN9)는 턴오프된다. 따라서, 제 7 노드(N7)의 전압, 즉 전하 전달 제어신호(PTC)는 제 5 노드(N5)의 전압인 2VCC 레벨을 갖는다.
액티브 인에이블 신호(PR)가 인에이블 상태일 때, 예를 들면 액티브 인에이블 신호(PR)가 로직 "하이"상태일 때, 제 4 노드(N4)의 전압은 로직 "하이" 상태를 가지며, 제 3 차지 펌프부(122)는 부스팅 동작을 하지 않고 제 4 차지 펌프부(123)는 부스팅 동작을 한다. 제 6 노드(N6)는 제 3 전원전압 공급부(124)에 의해 VCC 레벨로 유지되고 있다가, 제 4 차지 펌프부(123)에 의해 부스팅 동작이 완료되면 2VCC 레벨로 유지한다. 액티브 인에이블 신호(PR)가 로직 "하이" 상태일 때, 제 5 노드(N5)는 제 4 전원전압 공급부(125)에 의해 VCC 레벨을 유지한다.
액티브 인에이블 신호(PR)가 로직 "하이"상태일 때, 제 4 노드(N4)의 전압이 로직 "하이" 상태이므로 스위치부(126)를 구성하는 제 1 PMOS 트랜지스터(MP1)가 턴오프되고 제 9 NMOS 트랜지스터(MN9)는 턴온된다. 따라서, 제 7 노드(N7)의 전압, 즉 전하 전달 제어신호(PTC)는 접지전압의 레벨을 갖는다.
도 4는 도 1의 액티브 차지 펌프 회로(100)에 포함된 전하 전달 회로(130)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 전하 전달 회로(130a)는 제 2 PMOS 트랜지스터(MP2)를 포함한다.
제 2 PMOS 트랜지스터(MP2)는 제 7 노드(N7)에 연결된 게이트, 펌핑 전압(PPO)이 인가되는 소스, 및 고전원전압(VPP)이 출력되는 드레인을 갖는다. 제 2 PMOS 트랜지스터(MP2)는 전하 전달 제어신호(PTC)에 응답하여 스위칭 동작을 함으 로써, 제 2 노드(N2)의 펌핑 전압(PPO)을 고전원전압(VPP)으로서 출력한다.
도 5는 도 1의 액티브 차지 펌프 회로(100)에 포함된 전하 전달 회로(130)의 다른 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 전하 전달 회로(130b)는 제 2 PMOS 트랜지스터(MP2), 제 3 PMOS 트랜지스터(MP3) 및 제 4 PMOS 트랜지스터(MP4)를 포함한다.
제 2 PMOS 트랜지스터(MP2)는 전하 전달 제어신호(PTC)가 인가되는 게이트, 펌핑 전압(PPO)이 인가되는 소스, 및 펌핑 전압(PPO)이 고전원전압(VPP)으로서 출력되는 드레인을 갖는다. 제 3 PMOS 트랜지스터(MP3)는 제 2 PMOS 트랜지스터(MP2)의 드레인에 연결된 게이트, 제 2 PMOS 트랜지스터(MP2)의 소스에 연결된 소스, 및 제 2 PMOS 트랜지스터(MP2)의 바디에 연결된 드레인을 갖는다. 제 4 PMOS 트랜지스터(MP4)는 제 2 PMOS 트랜지스터(MP2)의 소스에 연결된 게이트, 제 2 PMOS 트랜지스터(MP2)의 드레인에 연결된 소스, 및 제 2 PMOS 트랜지스터(MP2)의 바디에 연결된 드레인을 갖는다.
이하, 도 5에 도시된 전하 전달 회로(130b)의 동작에 대해 설명한다.
제 2 PMOS 트랜지스터(MP2)는 전하 전달 제어신호(PTC)가 로직 "로우"상태일 때, 예를 들면 접지전압의 레벨을 가질 때 턴온되고, 전하 전달 제어신호(PTC)가 로직 "하이"상태일 때, 예를 들면 2VCC의 레벨을 가질 때 턴오프된다.
제 3 PMOS 트랜지스터(MP3) 및 제 4 PMOS 트랜지스터(MP4)는 제 2 PMOS 트랜지스터(MP2)의 바디 효과(body effect)를 줄이는 기능을 한다. 바디 효과(body effect)는 제 2 PMOS 트랜지스터(MP2)의 바디(body)의 전압의 변화에 따라 제 2 PMOS 트랜지스터(MP2)의 전류-전압 특성이 변화하는 효과를 말한다.
제 2 노드(N2)의 전압이 제 8노드의 전압보다 높을 때, 제 3 PMOS 트랜지스터(MP3)가 턴온되어 제 2 PMOS 트랜지스터(MP2)의 바디를 제 2 노드(N2)의 전압으로 유지한다. 반대로, 제 2 노드(N2)의 전압이 제 8노드의 전압(N8)보다 낮을 때, 제 4 PMOS 트랜지스터(MP4)가 턴온되어 제 2 PMOS 트랜지스터(MP2)의 바디를 제 8 노드(N8)의 전압으로 유지한다.
결국, 도 5에 도시된 전하 전달 회로(130b)는 제 2 PMOS 트랜지스터(MP2)의 바디의 전압을 제 2 노드(N2)의 전압과 제 8노드의 전압(N8) 중 높은 값으로 유지한다. 따라서, 전하 전달 회로(130b)는 바디 효과에 의한 고전원전압(VPP)의 불안정성을 감소시킬 수 있다.
도 6은 도 1의 액티브 차지 펌프 회로(100)의 동작을 설명하기 위한 파형도이다.
도 6에서, V(N5)는 제 5 노드(N5)의 전압을, V(N4)는 제 4 노드(N4)의 전압을, V(N7)는 제 7 노드(N7)의 전압을, V(N2)는 제 2 노드(N2)의 전압을, VPP는 액티브 차지 펌프 회로(100)의 출력전압을 각각 나타낸다.
도 6에 도시된 바와 같이, V(N5)는 2VCC와 VCC 사이의 값을 갖는 펄스파이고, V(N4)는 VCC와 VSS 사이의 값을 갖는 펄스파이고, V(N7)는 2VCC와 VSS 사이의 값을 갖는 펄스파이다. 또한, V(N2)는 VSS와 VCC와 2VCC 사이에서 변화하는 값을 갖는 펄스 형태의 펌핑 전압(PPO)이다. 액티브 차지 펌프 회로(100)의 출력전압인 고전원전압(VPP)은 V(N2)의 파형을 따라가는 파형을 갖는다.
도 7은 본 발명의 제 2 실시예에 따른 액티브 차지 펌프 회로를 나타내는 블록도이다.
도 7을 참조하면, 액티브 차지 펌프 회로(200)는 차지 펌프 회로(110), 전하 전달 제어 회로(120), 전하 전달 회로(130) 및 오토 펄스 발생기(140)를 포함한다.
오토 펄스 발생기(140)는 액티브 인에이블 신호(PR)의 듀티(duty)를 조절하여 제 1 펄스를 발생시킨다. 차지 펌프 회로(110)는 제 1 펄스에 응답하여 펌핑 전압(PPO)을 발생시킨다. 전하 전달 제어 회로(120)는 제 1 펄스에 응답하여 접지전압(VSS)과 전원전압(VCC)의 2 배인 전압(2VCC) 사이에서 변화하는 전하 전달 제어신호(PTC)를 발생시킨다. 전하 전달 회로(130)는 전하 전달 제어신호(PTC)에 응답하여 펌핑 전압(PPO)을 출력한다. 전하 전달 회로(130)는 PMOS 트랜지스터를 포함한다.
도 7의 액티브 차지 펌프 회로(200)는 도 1에 도시된 본 발명의 제 1 실시예에 따른 액티브 차지 펌프 회로(100)와 유사하게 동작하므로, 그 설명을 생략한다.
도 8은 본 발명의 실시예들에 따른 액티브 차지 펌프 회로를 포함하는 고전원전압 발생회로(1000)를 나타내는 블록도이다.
도 8을 참조하면, 고전원전압 발생회로(1000)는 스탠바이 차지 펌프 회로(1100) 및 액티브 차지 펌프 회로(1200)를 포함한다. 스탠바이 차지 펌프 회로(1100)는 스탠바이 모드에서 발진 클럭신호(OSC)에 응답하여 제 1 고전원전압(VPP1)을 발생시킨다. 발진 클럭신호(OSC)는 고전원전압 발생회로(1000)를 포함하는 반도체 장치에 의해 발생될 수 있다. 액티브 차지 펌프 회로(1200)는 액티브 인에이블 신호(PR)에 응답하여 접지전압(VSS)과 전원전압(VCC)의 2 배인 제 1 전압(2VCC) 사이에서 변화하는 전하 전달 제어신호를 발생시키고, 액티브 모드에서 상기 전하 전달 제어신호에 응답하여 제 2 고전원전압(VPP2)을 발생시킨다. 예를 들면, 제 2 고전원전압(VPP2)은 제 1 고전원전압(VPP1)보다 큰 값을 가질 수 있다.
도 8에서, 액티브 차지 펌프 회로(1200)는 도 1에 도시된 액티브 차지 펌프 회로(100)는 또는 도 7에 도시된 액티브 차지 펌프 회로(200)의 구성을 가질 수 있다. 스탠바이 차지 펌프 회로(1100)는 액티브 차지 펌프 회로(1200)와 유사한 구성을 가질 수 있으며, 펌핑전압(PPO)은 액티브 차지 펌프 회로(1200)에 의해 발생되는 펌핑 전압(PPO)보다 낮은 값을 가질 수 있다.
도 9는 본 발명의 실시예들에 따른 고전원전압 발생회로를 포함하는 반도체 장치를 나타내는 블록도이다.
도 9를 참조하면, 반도체 장치(2000)는 고전원전압 발생회로(2100) 및 기능 블록들(2200)을 포함한다.
고전원전압 발생회로(2100)는 전원전압(VCC)에 기초하여 제 1 고전원전압(VPP1) 및 제 2 고전원전압(VPP2)을 발생시킨다. 기능 블록들(2200)은 제 1 고전원전압(VPP1) 및 제 2 고전원전압(VPP2)에 응답하여 동작한다.
고전원전압 발생회로(2100)는 도 8에 도시된 본 발명의 실시예에 따른 회로 구성을 가질 수 있다.
상기와 같이, 본 발명의 실시예에 따른 액티브 차지 펌프 회로를 포함하는 고전원전압 발생회로는 전하 전달 회로에 PMOS 트랜지스터를 사용하기 때문에 접지 전압과 2VCC 사이에서 스윙하는 전하 전달 제어신호를 사용하여 전하 전달 회로를 제어할 수 있다. 따라서, 본 발명에 따른 고전원전압 발생회로는 전력소모가 적고 회로를 구성하는 능동 소자들의 신뢰도를 높일 수 있다. 또한, 본 발명에 따른 고전원전압 발생회로는 PMOS 트랜지스터를 전하 전달 회로에 사용하므로 바디 효과를 줄일 수 있으며 안정적으로 고전원전압을 발생시킬 수 있다.
본 발명은 반도체 장치에 적용이 가능하며, 특히 시스템 온 칩(SOC) 내에 사용되는 고속 동작하는 eDRAM(embedded DRAM) 등의 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 액티브 차지 펌프 회로를 나타내는 블록도이다.
도 2는 도 1의 액티브 차지 펌프 회로에 포함된 차지 펌프 회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 액티브 차지 펌프 회로에 포함된 전하 전달 제어 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 액티브 차지 펌프 회로에 포함된 전하 전달 회로의 하나의 예를 나타내는 회로도이다.
도 5는 도 1의 액티브 차지 펌프 회로에 포함된 전하 전달 회로의 다른 하나의 예를 나타내는 회로도이다.
도 6은 도 1의 액티브 차지 펌프 회로의 동작을 설명하기 위한 파형도이다.
도 7은 본 발명의 제 2 실시예에 따른 액티브 차지 펌프 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 액티브 차지 펌프 회로를 포함하는 고전원전압 발생회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 고전원전압 발생회로를 포함하는 반도체 장치를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 액티브 차지 펌프 회로
110 : 차지 펌프 회로
120 : 전하 전달 제어 회로
130, 130a, 130b : 전하 전달 회로
140 : 오토 펄스 발생기
1000, 2100 : 고전원전압 발생회로
2000 : 반도체 장치
2200 : 기능 블록들

Claims (20)

  1. 액티브 인에이블 신호에 응답하여 펌핑 전압을 발생시키는 차지 펌프 회로;
    상기 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시키는 제어 회로; 및
    상기 전하 전달 제어신호에 응답하여 상기 펌핑 전압을 출력하는 전하 전달 회로를 포함하고,
    상기 차지 펌프 회로는,
    제1 노드와 제2 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호에 기초하여 상기 제2 노드의 전압을 승압하는 제1 차지 펌프부; 및
    상기 제1 노드와 제3 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호에 기초하여 상기 제3 노드의 전압을 승압하는 제2 차지 펌프부를 포함하는 액티브 차지 펌프 회로.
  2. 제 1 항에 있어서, 상기 전하 전달 회로는
    PMOS 트랜지스터를 포함하는 것을 특징으로 하는 액티브 차지 펌프 회로.
  3. 제 1 항에 있어서, 상기 전하 전달 회로는
    상기 전하 전달 제어신호가 인가되는 게이트, 상기 펌핑 전압이 인가되는 소스, 및 상기 펌핑 전압이 출력되는 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 게이트, 상기 제 1 PMOS 트랜지스터의 소스에 연결된 소스, 및 상기 제 1 PMOS 트랜지스터의 바디에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 소스에 연결된 게이트, 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스, 및 제 1 PMOS 트랜지스터의 바디에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 액티브 차지 펌프 회 로.
  4. 제 3 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 바디 및 상기 제 3 PMOS 트랜지스터의 바디는 상기 제 1 PMOS 트랜지스터의 바디에 공통 연결된 것을 특징으로 하는 액티브 차지 펌프 회로.
  5. 삭제
  6. 삭제
  7. 액티브 인에이블 신호에 응답하여 펌핑 전압을 발생시키는 차지 펌프 회로;
    상기 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시키는 제어 회로; 및
    상기 전하 전달 제어신호에 응답하여 상기 펌핑 전압을 출력하는 전하 전달 회로를 포함하고,
    상기 제어 회로는,
    제1 노드와 제2 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호에 기초하여 상기 제2 노드의 전압을 승압하는 제1 차지 펌프부; 및
    상기 제1 노드와 제3 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호에 기초하여 상기 제3 노드의 전압을 승압하는 제2 차지 펌프부를 포함하는 액티브 차지 펌프 회로.
  8. 제 7 항에 있어서, 상기 제어 회로는,
    상기 제3 노드에 결합되어 있으며, 상기 제1 노드의 전압 신호에 응답하여 상기 전하 전달 제어신호를 발생시키는 스위치부를 더 포함하고,
    상기 스위치부는
    상기 액티브 인에이블 신호에 응답하여 상기 제 2 노드의 전압 신호를 제 4 노드에 전달하는 PMOS 트랜지스터; 및
    상기 액티브 인에이블 신호에 응답하여 상기 제 4 노드를 접지에 연결하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 액티브 차지 펌프 회로.
  9. 제 7 항에 있어서, 상기 제 1 차지 펌프부는
    전원전압에 의해 동작하고 상기 액티브 인에이블 신호를 반전시키는 인버터; 및
    상기 인버터의 출력 신호에 응답하여 상기 제 2 노드의 전압을 부스팅하는 커패시터를 포함하는 것을 특징으로 하는 액티브 차지 펌프 회로.
  10. 제 7 항에 있어서, 상기 제 2 차지 펌프부는
    전원전압에 의해 동작하고 상기 액티브 인에이블 신호를 반전시키는 제 1 인버터;
    상기 전원전압에 의해 동작하고 상기 인버터의 출력 신호를 반전시키는 제 2 인버터; 및
    상기 인버터의 출력 신호에 응답하여 상기 제 3 노드의 전압을 부스팅하는 커패시터를 포함하는 것을 특징으로 하는 액티브 차지 펌프 회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 전원전압에 기초하여 제 1 고전원전압 및 제 2 고전원전압을 발생시키는 고전원전압 발생회로; 및
    상기 제 1 고전원전압 및 제 2 고전원전압에 응답하여 동작하는 기능 블록들을 포함하고,
    상기 고전원전압 발생회로는
    스탠바이 모드에서 상기 제 1 고전원전압을 발생시키는 스탠바이 차지 펌프 회로; 및
    액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시키고, 상기 전하 전달 제어신호에 응답하여 상기 제 2 고전원전압을 출력하는 액티브 차지 펌프 회로를 포함하고,
    상기 액티브 차지 펌프 회로는,
    상기 액티브 인에이블 신호에 응답하여 상기 제2 고전원 전압을 발생시키는 차지 펌프 회로;
    상기 액티브 인에이블 신호에 응답하여 접지전압과 전원전압의 2 배인 제 1 전압 사이에서 변화하는 전하 전달 제어신호를 발생시키는 제어 회로; 및
    상기 전하 전달 제어신호에 응답하여 상기 제2 고전원 전압을 출력하는 전하 전달 회로를 포함하고,
    상기 제어 회로는,
    제1 노드와 제2 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호에 기초하여 상기 제2 노드의 전압을 승압하는 제1 차지 펌프부; 및
    상기 제1 노드와 제3 노드 사이에 결합되어 있고, 상기 액티브 인에이블 신호에 기초하여 상기 제3 노드의 전압을 승압하는 제2 차지 펌프부를 포함하는 반도체 장치.
  19. 삭제
  20. 삭제
KR1020080036119A 2008-04-18 2008-04-18 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치 KR101542918B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080036119A KR101542918B1 (ko) 2008-04-18 2008-04-18 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치
US12/385,388 US8067977B2 (en) 2008-04-18 2009-04-07 Voltage generating circuit and semiconductor device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080036119A KR101542918B1 (ko) 2008-04-18 2008-04-18 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치

Publications (2)

Publication Number Publication Date
KR20090110551A KR20090110551A (ko) 2009-10-22
KR101542918B1 true KR101542918B1 (ko) 2015-08-10

Family

ID=41200636

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080036119A KR101542918B1 (ko) 2008-04-18 2008-04-18 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치

Country Status (2)

Country Link
US (1) US8067977B2 (ko)
KR (1) KR101542918B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US8816659B2 (en) 2010-08-06 2014-08-26 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8686787B2 (en) * 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
JP6106617B2 (ja) * 2014-02-17 2017-04-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその制御方法
US10097086B2 (en) * 2016-10-12 2018-10-09 Cypress Semiconductor Corporation Fast ramp low supply charge pump circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347144B1 (ko) * 2000-05-02 2002-08-03 주식회사 하이닉스반도체 고전압 발생회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337284A (en) * 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
JP3244601B2 (ja) 1994-12-09 2002-01-07 富士通株式会社 半導体集積回路
KR100238867B1 (ko) 1996-11-30 2000-01-15 윤종용 반도체 메모리 장치의 승압회로
US6107863A (en) * 1997-02-03 2000-08-22 Matsushita Electric Industrial Co., Ltd. Charge pump circuit and logic circuit
JPH1132476A (ja) * 1997-07-08 1999-02-02 Fujitsu Ltd 内部電源生成回路及び半導体装置
JP2002191169A (ja) * 2000-12-20 2002-07-05 Mitsubishi Electric Corp 半導体集積回路
KR100364427B1 (ko) 2000-12-30 2002-12-11 주식회사 하이닉스반도체 반도체 메모리장치의 고 효율 펌프회로
KR100674961B1 (ko) * 2005-02-26 2007-01-26 삼성전자주식회사 부가 펌프 회로를 구비하는 승압전압 발생회로 및 이의 승압전압 발생방법
US7304530B2 (en) * 2005-06-30 2007-12-04 Silicon Laboratories Inc. Utilization of device types having different threshold voltages
JP4851903B2 (ja) * 2005-11-08 2012-01-11 株式会社東芝 半導体チャージポンプ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347144B1 (ko) * 2000-05-02 2002-08-03 주식회사 하이닉스반도체 고전압 발생회로

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Jongshin Shin et al.,‘A New Charge Pump Without Degradation in Threshold Voltage Due to Body Effect’, IEEE JSSC, Vol. 35, No. 8, pages 1227~1230, August 2000.*

Also Published As

Publication number Publication date
US8067977B2 (en) 2011-11-29
US20090261892A1 (en) 2009-10-22
KR20090110551A (ko) 2009-10-22

Similar Documents

Publication Publication Date Title
US7772914B2 (en) Clock control circuit and voltage pumping device using the same
KR100657171B1 (ko) 리프레쉬 제어회로 및 리프레쉬 제어방법
KR101542918B1 (ko) 액티브 차지 펌프 회로, 이를 포함하는 고전원전압발생회로 및 반도체 장치
KR20070047645A (ko) 클럭 드라이버
KR101559908B1 (ko) 반도체 메모리 장치의 내부전압 발생회로
KR101610825B1 (ko) 래치-업 현상을 방지할 수 있는 ｃｍｏｓ 차지 펌프
JP2006146421A (ja) レギュレータ回路
KR100954110B1 (ko) 파워업 신호 생성회로 및 그를 이용한 집적회로
CN101154440B (zh) 半导体器件的高电压发生器件
JP4746380B2 (ja) チャージポンプ回路
US8421522B2 (en) High voltage generator and method of generating high voltage
JP2005117619A (ja) 半導体素子の高電圧スイッチ回路
KR100732756B1 (ko) 전압 펌핑장치
US6240025B1 (en) Voltage generator
KR100773348B1 (ko) 고전압 발생회로 및 이를 구비한 반도체 메모리 장치
JP4166014B2 (ja) 高電圧感知器
JP2005304297A (ja) チャージポンピング効率を維持する高電圧発生回路
KR100761371B1 (ko) 액티브 드라이버
KR100650806B1 (ko) 반도체 장치의 펌핑 회로
KR100349349B1 (ko) 승압 전압 발생기
CN110189786B (zh) 应用于闪存存储器的升压电路
KR100806120B1 (ko) 내부 전원전압 발생회로 및 내부 전원전압 발생방법
KR0183874B1 (ko) 반도체 메모리장치의 내부 전원전압 발생회로
KR100799103B1 (ko) 반도체 소자
KR100720221B1 (ko) 전압 발생기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 5