JPH1132476A - 内部電源生成回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】第２の電源に供給する電流量を確保することの
できる内部電源生成回路を提供すること。 【解決手段】内部電源生成回路の第１のスイッチ素子３
には第３の制御信号Ｓ３が入力され、該第３の制御信号
Ｓ３に基づいて第１の容量素子Ｃ１に電荷を蓄積する場
合には第１のトランジスタＴ１のゲートを第２の容量素
子の第１端子に接続し、第２の電源Ｖppに昇圧電圧を供
給する場合には第１のトランジスタＴ１のゲートを低電
位電源Ｖssに接続する。第２のスイッチ素子４には第４
の制御信号Ｓ４が入力され、該第４の制御信号Ｓ４に基
づいて第２の容量素子Ｃ２に電荷を蓄積する場合には第
２のトランジスタＴ２のゲートを第１の容量素子Ｃ１の
第１端子に接続し、第２の電源Ｖppに昇圧電圧を供給す
る場合には第２のトランジスタＴ２のゲートを低電位電
源Ｖssに接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置において
外部から供給される外部電源を昇圧して電源電圧を生成
する内部電源生成回路に関するものである。

【０００２】近年の半導体装置では、外部電源を低電圧
化して低消費電力化が進められている。その半導体装置
には、内部回路の高速化等の目的のために外部電源を昇
圧した昇圧電源を生成する内部電源生成回路が備えられ
ている。そのため、基準電源がより低い電圧状態で昇圧
電源を生成する必要がある。そして基準電源の消費電流
を増やすことなく、内部電源生成回路が昇圧電源へ供給
することができる電流量を確保する必要がある。

【０００３】

【従来の技術】図４は、従来の半導体装置に搭載される
内部電源生成回路を示す。インバータ回路１の入力端子
には、第１の制御信号Ｓ１が入力される。インバータ回
路１の出力端子は、容量Ｃ１の一端に接続されている。
容量Ｃ１の他端は、ダイオードＤ１のカソード及びＰＭ
ＯＳトランジスタＴ１のソースに接続されている。ダイ
オードＤ１のアノードには電源Ｖccが供給され、ＰＭＯ
ＳトランジスタＴ１のドレインから昇圧電源Ｖppが出力
される。

【０００４】同様に、インバータ回路２の入力端子に
は、第２の制御信号Ｓ２が入力され、同インバータ回路
２の出力端子は、容量Ｃ２の一端に接続されている。容
量Ｃ２の他端は、ダイオードＤ２のカソード及びＰＭＯ
ＳトランジスタＴ２のソースに接続されている。ダイオ
ードＤ２のアノードには電源Ｖccが供給され、ＰＭＯＳ
トランジスタＴ２のドレインから昇圧電源Ｖppが出力さ
れる。そして、ＰＭＯＳトランジスタＴ１のゲートはダ
イオードＤ２のカソードに接続され、ＰＭＯＳトランジ
スタＴ２のゲートはダイオードＤ１のカソードに接続さ
れている。

【０００５】第１の制御信号Ｓ１がＨレベルの時、イン
バータ回路１の出力端子、即ちノードＮ１は低電位電源
Ｖss（例えば０Ｖ（ＧＮＤ））になる。この時、容量Ｃ
１には電源ＶccからダイオードＤ１を介して電荷が蓄積
される。

【０００６】次に、第１の制御信号Ｓ１がＨレベルから
Ｌレベルになると、ノードＮ１の電位は低電位電源Ｖss
レベルから電源Ｖccレベルとなり、ノードＮ２の電位が
昇圧される。この時、Ｈレベルの第２の制御信号Ｓ２に
基づいて容量Ｃ２には電源Ｖccから電荷が供給されてい
るので、ＰＭＯＳトランジスタＴ１のゲート電位は電源
Ｖccレベル以下となり、ＰＭＯＳトランジスタＴ１はオ
ンする。そのオンしたＰＭＯＳトランジスタＴ１を介し
てノードＮ２の電位がＰＭＯＳトランジスタＴ１を介し
て昇圧電源Ｖppとして出力される。

【０００７】一方、第２の制御信号Ｓ２は、前記第１の
制御信号Ｓ１の反転信号であって第１の制御信号Ｓ１が
ＨレベルのときＬレベル、第１の制御信号Ｓ１がＬレベ
ルのときＨレベルとなる。従って、第１の制御信号Ｓ１
がＨレベル（第２の制御信号Ｓ２がＬレベル）のとき、
容量Ｃ１には電源Ｖccから電荷が蓄積され、容量Ｃ２に
蓄積された電荷が昇圧されノードＮ４の電位がＰＭＯＳ
トランジスタＴ２を介して昇圧電源Ｖppとして出力され
る。一方、第１の制御信号Ｓ１がＬレベル（第２の制御
信号Ｓ２がＨレベル）の時、容量Ｃ１に蓄積された電荷
が昇圧されてＰＭＯＳトランジスタＴ１を介して昇圧電
源Ｖppとして出力され、容量Ｃ２には電源Ｖccから電荷
が蓄積される。

【０００８】従って、内部電源生成回路は、第１，第２
の制御信号Ｓ１，Ｓ２によって交互に容量Ｃ１，Ｃ２に
対する電荷の供給と昇圧を繰り返すことにより、ＰＭＯ
ＳトランジスタＴ１，Ｔ２を介して昇圧した昇圧電源Ｖ
ppを生成して出力する。

【０００９】

【発明が解決しようとする課題】ところで、ＰＭＯＳト
ランジスタＴ１，Ｔ２を介して供給される昇圧電圧Ｖpp
の電流量は、各トランジスタＴ１，Ｔ２のオン抵抗、即
ち、各トランジスタＴ１，Ｔ２のゲート・ソース間電圧
ＶGSに依存する。しかしながら、各ＰＭＯＳトランジス
タＴ１，Ｔ２のゲートは、互いに他のトランジスタＴ
２，Ｔ１のソース、即ちノードＮ４，Ｎ２に接続されて
いる。そして、例えば、ノードＮ２の電位はダイオード
Ｄ１を介して電源Ｖccから供給される電荷によって上昇
する。一方、ノードＮ４の電位は、昇圧電源Ｖppに電荷
を供給するため、次第に下降する。そのため、各トラン
ジスタＴ１，Ｔ２のゲート・ソース間電圧ＶGS、即ち、
各トランジスタＴ１，Ｔ２のゲートとノードＮ４，Ｎ２
との間の電位差は、次第に小さくなるので、各トランジ
スタＴ１，Ｔ２のオン抵抗が大きくなり、昇圧電源Ｖpp
に供給する電流量が低下し、十分に電流を供給すること
ができなくなる。

【００１０】更に、各ＰＭＯＳトランジスタＴ１，Ｔ２
のゲート・ソース間電圧ＶGSが小さくなって各トランジ
スタＴ１，Ｔ２のしきい値電圧Ｖthp 以下となると、各
トランジスタＴ１，Ｔ２がオフするので、昇圧電源Ｖpp
へ電荷を供給することができなくなってしまう。

【００１１】特に、低電圧化された半導体装置において
は、低い電圧の電源Ｖccが供給される。しかしながら、
半導体装置を構成するトランジスタは、サブスレッシュ
ホールド電流によるスタンバイ電流の増加を防ぐために
しきい値電圧を下げることができない。そのため、各Ｐ
ＭＯＳトランジスタＴ１，Ｔ２のゲート・ソース間電圧
ＶGSが小さくなるので、ますます供給する電流が少なく
なるとともに、トランジスタＴ１，Ｔ２がオフしやすく
なって電荷を供給することができなくなる。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は第２の電源に供給する電
流量を確保することのできる内部電源生成回路及び半導
体装置を提供することにある。

【００１３】

【課題を解決するための手段】図１は請求項１に記載の
発明の原理説明図である。即ち、内部電源生成回路は、
第１，第２の容量素子Ｃ１，Ｃ２、第１，第２のダイオ
ードＤ１，Ｄ２、第１，第２のドライブ回路１，２、及
び、第１，第２のトランジスタＴ１，Ｔ２を備える。内
部電源生成回路は、第１，第２の制御信号Ｓ１，Ｓ２に
基づいて、第１，第２の容量素子Ｃ１，Ｃ２の第１端子
に第１，第２の整流素子Ｄ１，Ｄ２を介して第１の電源
Ｖccから電荷を供給するとともに、第１，第２の容量素
子Ｃ１，Ｃ２の第１端子を昇圧して第２，第１のトラン
ジスタＴ２，Ｔ１を介して第２の電源Ｖppとして出力す
る。

【００１４】また、内部電源生成回路は、第１，第２の
スイッチ素子３，４を備える。第１のスイッチ素子３は
第１のトランジスタＴ１のゲートと第２の容量素子Ｃ２
の第１端子との間に接続されるとともに第１の電源Ｖcc
よりも低い電位の低電位電源Ｖssに接続される。第１の
スイッチ素子３には第３の制御信号Ｓ３が入力され、該
第３の制御信号Ｓ３に基づいて第１の容量素子Ｃ１に電
荷を蓄積する場合には第１のトランジスタＴ１のゲート
を第２の容量素子の第１端子に接続する。また、第１の
スイッチ素子３は、第１の容量素子Ｃ１の第１端子を昇
圧して第２の電源Ｖppに昇圧電圧を供給する場合には第
１のトランジスタＴ１のゲートを低電位電源Ｖssに接続
する。

【００１５】第２のスイッチ素子４は、第２のトランジ
スタＴ２のゲートと第１の容量素子Ｃ１の第１端子との
間に接続されるとともに第１の電源Ｖccよりも低い電位
の低電位電源Ｖssに接続される。第２のスイッチ素子４
には第４の制御信号Ｓ４が入力され、該第４の制御信号
Ｓ４に基づいて第２の容量素子Ｃ２に電荷を蓄積する場
合には第２のトランジスタＴ２のゲートを第１の容量素
子Ｃ１の第１端子に接続する。また、第２のスイッチ素
子４は、第２の容量素子Ｃ２の第１端子を昇圧して第２
の電源Ｖppに昇圧電圧を供給する場合には第２のトラン
ジスタＴ２のゲートを低電位電源Ｖssに接続する。

【００１６】請求項２に記載の発明は、請求項１に記載
の内部電源生成回路において、前記第１，第２のスイッ
チ素子は、それぞれ前記第１，第２のトランジスタのゲ
ートと前記第２，第１の容量素子の第１端子との間に接
続され、ゲートに前記第３．第４の制御信号が入力され
たＰチャネルＭＯＳトランジスタと、前記第１，第２の
トランジスタのゲートと前記低電位電源との間に接続さ
れ、ゲートに前記第３，第４の制御信号が入力されたＮ
チャネルＭＯＳトランジスタとから構成される。

【００１７】請求項３に記載の発明は、請求項１又は２
に記載の内部電源生成回路において、前記第１と第２の
整流素子は、ＮＭＯＳ又はＰＭＯＳトランジスタで構成
され、ゲートを制御することで電流を一方向にしか流さ
ないようにした。

【００１８】請求項４に記載の発明は、請求項１乃至３
のうちのいずれか１項に記載の内部電源生成回路を備え
た。 （作用）従って、請求項１に記載の発明によれば、第２
の電源Ｖppに電荷を供給する場合には第１，第２のトラ
ンジスタＴ１，Ｔ２のゲートが低電位電源Ｖssに保持さ
れるため、第１，第２のトランジスタＴ１，Ｔ２の駆動
能力が確保され、第２の電源Ｖppに十分な電流が供給さ
れる。また、第１，第２の容量素子Ｃ１，Ｃ２に第１の
電源Ｖccから電荷を補給する場合には第１，第２のトラ
ンジスタＴ１，Ｔ２のゲートが昇圧された第２，第１の
容量素子Ｃ２，Ｃ１のレベルとなるため、第１，第２の
トランジスタＴ１，Ｔ２が確実にオフされて第２の電源
Ｖppからの逆流が防止される。

【００１９】また、請求項２に記載の発明によれば、第
１，第２のスイッチ素子は、それぞれ第１，第２のトラ
ンジスタのゲートと第２，第１の容量素子の第１端子と
の間に接続され、ゲートに第３．第４の制御信号が入力
されたＰチャネルＭＯＳトランジスタと、第１，第２の
トランジスタのゲートと低電位電源との間に接続され、
ゲートに第３，第４の制御信号が入力されたＮチャネル
ＭＯＳトランジスタとから簡単に構成される。

【００２０】また、請求項３に記載の発明によれば、第
１と第２の整流素子は、ＮＭＯＳ又はＰＭＯＳトランジ
スタで構成され、ゲートを制御することで電流を一方向
にしか流さないようにすることで、第１の電源への昇圧
された電荷の逆流が防止される。

【００２１】また、請求項４に記載の発明によれば、半
導体装置には請求項１乃至３のうちのいずれか１項に記
載の内部電源生成回路が備えられ、消費電流の低減がは
かられる。

【００２２】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２及び図３に従って説明する。尚、説明の便
宜上、図４と同様の構成については同一の符号を付して
その説明を一部省略する。

【００２３】図２は、半導体装置に備えられた内部電源
生成回路１１の回路図を示す。内部電源生成回路１１
は、ＰＭＯＳトランジスタＴ３，Ｔ４及びＮＭＯＳトラ
ンジスタＴ５，Ｔ６を備える。ＰＭＯＳトランジスタＴ
３は、ＰＭＯＳトランジスタＴ１のゲートとノードＮ４
との間に接続されている。即ち、ＰＭＯＳトランジスタ
Ｔ１のゲートにはＰＭＯＳトランジスタＴ３のドレイン
が接続され、同トランジスタＴ３のソースはノードＮ４
に接続されている。また、ＰＭＯＳトランジスタＴ３の
ゲートは信号生成回路１２に接続され、その信号生成回
路１２から第３の制御信号Ｓ３が供給される。

【００２４】また、ＰＭＯＳトランジスタＴ４は、ＰＭ
ＯＳトランジスタＴ２のゲートとノードＮ２との間に接
続されている。即ち、ＰＭＯＳトランジスタＴ２のゲー
トにはＰＭＯＳトランジスタＴ４のドレインが接続さ
れ、同トランジスタＴ４のソースはノードＮ２に接続さ
れている。そして、ＰＭＯＳトランジスタＴ４のゲート
は信号生成回路１２に接続され、その信号生成回路１２
から第４の制御信号Ｓ４が供給される。

【００２５】ＮＭＯＳトランジスタＴ５は、ＰＭＯＳト
ランジスタＴ１のゲートと低電位電源Ｖssとの間に接続
されている。即ち、ＰＭＯＳトランジスタＴ１のゲート
にはＮＭＯＳトランジスタＴ５のドレインが接続され、
同トランジスタＴ５のソースは低電位電源Ｖssに接続さ
れている。そして、ＮＭＯＳトランジスタＴ５のゲート
は信号生成回路１２に接続され、その信号生成回路１２
から第３の制御信号Ｓ３が供給される。

【００２６】ＮＭＯＳトランジスタＴ６は、ＰＭＯＳト
ランジスタＴ２のゲートと低電位電源Ｖssとの間に接続
されている。即ち、ＰＭＯＳトランジスタＴ２のゲート
にはＮＭＯＳトランジスタＴ６のドレインが接続され、
同トランジスタＴ６のソースは低電位電源Ｖssに接続さ
れている。そして、ＮＭＯＳトランジスタＴ６のゲート
は信号生成回路１２に接続され、その信号生成回路１２
から第４の制御信号Ｓ４が供給される。

【００２７】又、本実施形態の内部電源生成回路１１
は、従来の内部電源生成回路のダイオードＤ１，Ｄ２が
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラン
ジスタという）Ｔ７，ＴＴ８に置き換えられている。即
ち、ＮＭＯＳトランジスタＴ７のソースはノードＮ３に
接続され、ドレインには電源Ｖccが供給されている。Ｎ
ＭＯＳトランジスタＴ７のゲートは信号生成回路１２に
接続され、その信号生成回路１２から第５の制御信号Ｓ
５が供給される。

【００２８】ＮＭＯＳトランジスタＴ８のソースはノー
ドＮ４に接続され、ドレインには電源Ｖccが供給されて
いる。そのＮＭＯＳトランジスタＴ８のゲートは信号生
成回路１２に接続され、その信号生成回路１２から第６
の制御信号Ｓ６が供給される。

【００２９】信号生成回路１２は、略相補な信号である
第１の制御信号Ｓ１と第２の制御信号Ｓ２を生成し出力
する。即ち、第１の制御信号Ｓ１がＨレベルの時第１の
制御信号Ｓ２はＬレベルであり、第１の制御信号Ｓ１が
Ｌレベルの時第２の制御信号Ｓ２はＨレベルである。

【００３０】また、信号生成回路１２は、図３に示すタ
イミングで前記第３，第４の制御信号Ｓ３，Ｓ４を生成
する。即ち、信号生成回路１２は、第１の制御信号Ｓ１
に基づいて容量Ｃ１に電荷を蓄える場合にはＮＭＯＳト
ランジスタＴ７をオンにすべく第５の制御信号Ｓ５を生
成する。また、信号生成回路１２は、第１の制御信号Ｓ
１に基づいて容量Ｃ１に蓄えた電荷を昇圧電圧Ｖppに供
給する場合にＮＭＯＳトランジスタＴ７をオフにすべく
第５の制御信号Ｓ５を生成する。

【００３１】具体的には、信号生成回路１２は、容量Ｃ
１に電荷を供給する場合には、第５の制御信号Ｓ５を電
源Ｖccの電位よりもＮＭＯＳトランジスタＴ７のしきい
値電圧Ｖthn 以上高い電位にする。このとき、電荷を蓄
える容量Ｃ１の電極、即ち、ノードＮ２の電位は電源Ｖ
ccの電位以下となっている。従って、ＮＭＯＳトランジ
スタＴ７はオンし、電源Ｖccから容量Ｃ１に電荷が供給
される。

【００３２】一方、信号生成回路１２は、容量Ｃ１に蓄
えた電荷を昇圧電圧Ｖppに供給する場合には、第５の制
御信号Ｓ５を電源Ｖccの電位として出力する。すると、
ＮＭＯＳトランジスタＴ７は、そのゲート・ソース間電
圧ＶGSが負となるので、同トランジスタＴ７はオフし、
容量Ｃ１に蓄えられ昇圧された電荷は電源Ｖccに逆流し
ない。

【００３３】同様に、信号生成回路１２は、第２の制御
信号Ｓ２に基づいて容量Ｃ２に電荷を蓄える場合にはＮ
ＭＯＳトランジスタＴ８をオンにすべく第６の制御信号
Ｓ６を生成する。また、信号生成回路１２は、第２の制
御信号Ｓ２に基づいて容量Ｃ２に蓄えた電荷を昇圧電圧
Ｖppに供給する場合にＮＭＯＳトランジスタＴ８をオフ
にすべく第６の制御信号Ｓ６を生成する。

【００３４】具体的には、信号生成回路１２は、容量Ｃ
２に電荷を供給する場合には、第６の制御信号Ｓ６を電
源Ｖccの電位よりもＮＭＯＳトランジスタＴ８のしきい
値電圧Ｖthn 以上高い電位にする。このとき、電荷を蓄
える容量Ｃ２の電極、即ち、ノードＮ２の電位は電源Ｖ
ccの電位以下となっている。従って、ＮＭＯＳトランジ
スタＴ８はオンし、電源Ｖccから容量Ｃ２に電荷が供給
される。

【００３５】一方、信号生成回路１２は、容量Ｃ２に蓄
えた電荷を昇圧電圧Ｖppに供給する場合には、第６の制
御信号Ｓ６を電源Ｖccの電位として出力する。すると、
ＮＭＯＳトランジスタＴ８は、そのゲート・ソース間電
圧ＶGSが負となるので、同トランジスタＴ８はオフし、
容量Ｃ２に蓄えられ昇圧された電荷は電源Ｖccに逆流し
ない。

【００３６】更に、信号生成回路１２は、図３に示すタ
イミングで前記第５，第６の制御信号Ｓ５，Ｓ６を生成
し出力する。即ち、信号生成回路１２は、第１の制御信
号Ｓ１に基づいて容量Ｃ１に電荷を蓄える場合にはＰＭ
ＯＳトランジスタＴ１をオフに制御するように第３の制
御信号Ｓ３を生成する。具体的には、信号生成回路１２
は、Ｌレベルの第３の制御信号Ｓ３を出力し、その第３
の制御信号Ｓ３によってＰＭＯＳトランジスタＴ３がオ
ンし、ＮＭＯＳトランジスタＴ５がオフする。すると、
ＮＭＯＳトランジスタＴ１のゲート電位は、従来と同様
にノードＮ４の電位と同じになる。このとき、ノードＮ
４は、第２の制御信号Ｓ２に基づいて昇圧電源Ｖppに昇
圧されている。従って、ＰＭＯＳトランジスタＴ１はオ
フし、昇圧電源Ｖppの電荷は容量Ｃ１に逆流しない。

【００３７】また、信号生成回路１２は、容量Ｃ１に蓄
えられた電荷を昇圧電源Ｖppに供給する場合には、ＰＭ
ＯＳトランジスタＴ１をオンに制御するように第３の制
御信号Ｓ３を生成する。具体的には、信号生成回路１２
は、Ｈレベルの第３の制御信号Ｓ３を出力し、その第３
の制御信号Ｓ３によってＰＭＯＳトランジスタＴ３がオ
フしＮＭＯＳトランジスタＴ５がオンする。すると、Ｐ
ＭＯＳトランジスタＴ１のゲート電位は低電位電源Ｖss
のレベルとなる。従って、ＰＭＯＳトランジスタＴ１の
ゲート・ソース間電圧ＶGSは、低電位電源Ｖssとノード
Ｎ２の電位との差電圧となる。そして、低電位電源Ｖss
は一定の電位であり、電源Ｖccから電荷の供給を受ける
ノードＮ４の電位よりも低い。従って、ＰＭＯＳトラン
ジスタＴ１のゲート・ソース間電圧ＶGSは、従来よりも
大きくなる。また、昇圧されたノードＮ２から昇圧電源
Ｖppに電荷が供給されて次第にノードＮ２の電位が低下
しても、昇圧電源Ｖpp以下にはならない。そして、ＰＭ
ＯＳトランジスタＴ１のゲート電位は低電位電源Ｖssで
あるため、ＰＭＯＳトランジスタＴ１のゲート・ソース
間電圧ＶGSは、同トランジスタＴ１のしきい値電圧Ｖth
p 以下にはならない。従って、ＰＭＯＳトランジスタＴ
１は、昇圧電圧Ｖppに電荷を供給している間オンに保持
される。

【００３８】同様に、信号生成回路１２は、第２の制御
信号Ｓ２に基づいて容量Ｃ２に電荷を蓄える場合にはＰ
ＭＯＳトランジスタＴ２をオフに制御するように第４の
制御信号Ｓ４を生成する。具体的には、信号生成回路１
２は、Ｌレベルの第４の制御信号Ｓ４を出力し、その第
４の制御信号Ｓ４によってＰＭＯＳトランジスタＴ４が
オンし、ＮＭＯＳトランジスタＴ６がオフする。する
と、ＮＭＯＳトランジスタＴ２のゲート電位は、従来と
同様にノードＮ２の電位と同じになる。このとき、ノー
ドＮ２は、第２の制御信号Ｓ２に基づいて昇圧電源Ｖpp
に昇圧されている。従って、ＰＭＯＳトランジスタＴ２
はオフし、昇圧電源Ｖppの電荷は容量Ｃ２に逆流しな
い。

【００３９】また、信号生成回路１２は、容量Ｃ２に蓄
えられた電荷を昇圧電源Ｖppに供給する場合には、ＰＭ
ＯＳトランジスタＴ２をオンに制御するように第４の制
御信号Ｓ４を生成する。具体的には、信号生成回路１２
は、Ｈレベルの第４の制御信号Ｓ４を出力し、その第４
の制御信号Ｓ４によってＰＭＯＳトランジスタＴ４がオ
フしＮＭＯＳトランジスタＴ６がオンする。すると、Ｐ
ＭＯＳトランジスタＴ２のゲート電位は低電位電源Ｖss
のレベルとなる。従って、ＰＭＯＳトランジスタＴ２の
ゲート・ソース間電圧ＶGSは、低電位電源Ｖssとノード
Ｎ４の電位との差電圧となる。そして、低電位電源Ｖss
は一定の電位であり、電源Ｖccから電荷の供給を受ける
ノードＮ２の電位よりも低い。従って、ＰＭＯＳトラン
ジスタＴ２のゲート・ソース間電圧ＶGSは、従来よりも
大きくなる。また、昇圧されたノードＮ４から昇圧電源
Ｖppに電荷が供給されて次第にノードＮ４の電位が低下
しても、昇圧電源Ｖpp以下にはならない。そして、ＰＭ
ＯＳトランジスタＴ２のゲート電位は低電位電源Ｖssで
あるため、ＰＭＯＳトランジスタＴ２のゲート・ソース
間電圧ＶGSは、同トランジスタＴ２のしきい値電圧Ｖth
p 以下にはならない。従って、ＰＭＯＳトランジスタＴ
２は、昇圧電圧Ｖppに電荷を供給している間オンに保持
される。

【００４０】次に、上記のように構成した内部電源生成
回路１１の作用を図３のタイミングチャートに従って説
明する。尚、図３には、各ノードＮ１〜Ｎ６のレベルと
第３〜第６の制御信号Ｓ３〜Ｓ６のレベルが示されてい
る。従って、各ノード及び制御信号のレベルを分かり易
くするために、同じ符号を用いて示してある。

【００４１】まず、容量Ｃ１を中心に説明する。今、第
１の制御信号Ｓ１がＨレベル、第２の制御信号Ｓ２がＬ
レベルのとき、インバータ回路１の出力端子であるノー
ドＮ１は低電位電源Ｖssレベルとなり、インバータ回路
２の出力端子であるノードＮ３は電源Ｖccレベルとな
る。また、第５の制御信号Ｓ５は電源ＶccにＮＭＯＳト
ランジスタＴ７のしきい値電圧Ｖthn を加算した電圧よ
りも高い電位に制御される。すると、ＮＭＯＳトランジ
スタＴ７がオンし電源Ｖccから容量Ｃ１に電荷が供給さ
れ、ノードＮ２の電位は電源Ｖccレベルへ上昇する。

【００４２】更に、Ｌレベルの第３の制御信号Ｓ３によ
ってＰＭＯＳトランジスタＴ３がオン、ＮＭＯＳトラン
ジスタＴ５がオフし、ＰＭＯＳトランジスタＴ１のゲー
ト電位はノードＮ４の電位となっている。このノードＮ
４の電位は、第２の制御信号Ｓ２によって昇圧されて昇
圧電源Ｖppに電荷が供給されている。即ち、ＰＭＯＳト
ランジスタＴ２がオンに制御され、同トランジスタＴ２
のゲート、即ち、ノードＮ６が低電位電源Ｖssとなって
いる。

【００４３】次に、第４の制御信号Ｓ４をＨレベルから
Ｌレベルにする。すると、ＰＭＯＳトランジスタＴ４が
オンしＮＭＯＳトランジスタＴ６がオフし、ノードＮ６
はノードＮ２と同じ電位となる。

【００４４】次に、第１の制御信号Ｓ１をＨレベルから
Ｌレベルにする。すると、ノードＮ１は低電位電源Ｖss
から電源Ｖccへ上昇し、容量Ｃ１のカップリングにより
ノードＮ２は電源Ｖccから上昇する。また、第２の制御
信号Ｓ２をＬレベルからＨレベルにする。すると、ノー
ドＮ３は電源Ｖccから低電位電源Ｖssへ下降し、容量Ｃ
２のカップリングによりノードＮ４は昇圧電源Ｖppレベ
ルから下降する。

【００４５】このとき、第３の制御信号Ｓ３はＬレベル
であってＰＭＯＳトランジスタＴ３がオンしているた
め、ＰＭＯＳトランジスタＴ１のゲートに接続されたノ
ードＮ５のレベルはノードＮ４のレベルの下降に追従し
て下降する。しかしながら、ノードＮ４は、第６の制御
信号Ｓ６に基づいてオンされたＮＭＯＳトランジスタＴ
８を介して電源Ｖccから容量Ｃ２に供給される電荷によ
ってレベルが上昇する。

【００４６】このノードＮ４のレベルが上昇する直前の
時刻ｔ１において、第３の制御信号Ｓ３をＬレベルから
Ｈレベルにする。すると、ＰＭＯＳトランジスタＴ３が
オフし、ノードＮ５がノードＮ４から切り離される。更
に、ＮＭＯＳトランジスタＴ５がオンし、ノードＮ５、
即ち、ＰＭＯＳトランジスタＴ１のゲートは低電位電源
Ｖssレベルとなる。

【００４７】従って、ＰＭＯＳトランジスタＴ１のゲー
ト電位は、低電位電源Ｖssのレベルに保持されるため、
同トランジスタＴ１のゲート・ソース間電圧ＶGSが小さ
くならないので、ＰＭＯＳトランジスタＴ１のオン抵抗
は小さいままとなる。従って、ＰＭＯＳトランジスタＴ
１の駆動能力が大きく、昇圧電源Ｖppには、ノードＮ２
から十分に電荷が供給される、即ち、十分に電流が供給
される。

【００４８】また、昇圧電源Ｖppに電荷を供給するＰＭ
ＯＳトランジスタＴ１のゲート電位が低電位電源Ｖssに
保持されるので、同トランジスタＴ１のゲート・ソース
間電圧ＶGSは、しきい値電圧Ｖthp に比べて十分に大き
い。従って、ＰＭＯＳトランジスタＴ１のしきい値電圧
Ｖthp を下げることなく電源Ｖccを低電圧化することが
可能であり、半導体装置の消費電力低減をはかることが
可能となる。

【００４９】次に、容量Ｃ１から昇圧電源Ｖppに十分に
電荷の供給が行われた後、第３の制御信号Ｓ３をＨレベ
ルからＬレベルにすることで、ＰＭＯＳトランジスタＴ
３をオンしてノードＮ５とノードＮ４とを接続する。す
ると、ノードＮ５、即ち、ＰＭＯＳトランジスタＴ１の
ゲート電位はノードＮ４の電位と同レベルまで上昇す
る。このとき、ノードＮ４は、容量Ｃ２に蓄えられた電
荷によって電源Ｖccと同レベルとなっている。

【００５０】次に、第１の制御信号Ｓ１に基づいてノー
ドＮ１をＨレベルからＬレベルにする。すると、ノード
Ｎ２は、容量Ｃ１のカップリングにより昇圧電源Ｖppレ
ベルから下降する。

【００５１】また、第２の制御信号Ｓ２に基づいてノー
ドＮ３をＬレベルからＨレベルにする。すると、ノード
Ｎ４は、容量Ｃ２のカップリングにより電源Ｖccレベル
から上昇する。このとき、ＰＭＯＳトランジスタＴ１の
ゲートに接続されたＰＭＯＳトランジスタＴ３は第３の
制御信号Ｓ３によりオンしているので、そのＰＭＯＳト
ランジスタＴ１のゲート（ノードＮ５）のレベルはノー
ドＮ４に追従して昇圧電圧Ｖpp以上に上昇する。する
と、ＰＭＯＳトランジスタＴ１は、そのゲート電位が昇
圧電圧Ｖppよりも高くなり同トランジスタＴ１はカット
オフするので、昇圧電源Ｖppから容量Ｃ１へ逆流しな
い。

【００５２】尚、上記の容量Ｃ１と容量Ｃ２は相補の関
係にあるため、容量Ｃ２における動作は容量Ｃ１におけ
る動作と同じであるため説明を省略する。そして、容量
Ｃ１と容量Ｃ２とを交互に動作させることにより、昇圧
電源Ｖppへ電荷が供給される。

【００５３】ところで、ＰＭＯＳトランジスタＴ１，Ｔ
２のゲートレベルを直接制御して低電位電源Ｖssから昇
圧電源Ｖpp以上まで変化させる方法がある。しかし、こ
の方法によると、ＰＭＯＳトランジスタＴ１，Ｔ２のゲ
ートに制御信号を供給する制御回路の電源に、昇圧電源
Ｖppを使用しなければならなくなる。すると、昇圧電圧
Ｖppの消費電流が増加して半導体装置の消費電力が増大
する。

【００５４】しかしながら、本実施形態では、ＰＭＯＳ
トランジスタＴ１（Ｔ２）のゲートをノードＮ４（Ｎ
２）に接続している間は制御する必要がない。その為、
ＰＭＯＳトランジスタＴ１（Ｔ２）のゲート制御に伴う
電流のロス分は、ノードＮ４（Ｎ２）から切り離されて
いる時の電圧分だけである。従って、制御回路に駆動電
源として昇圧電源Ｖppを供給する場合に比べて消費電力
が極めて少ない。従って、半導体装置の消費電力の低減
に有効である。

【００５５】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○内部電源生成回路は、ＰＭ
ＯＳトランジスタＴ３，Ｔ４及びＮＭＯＳトランジスタ
Ｔ５，Ｔ６を備える。ＰＭＯＳトランジスタＴ３は第１
のトランジスタのゲートと第２の容量素子の第１端子と
の間に接続され、ＮＭＯＳトランジスタＴ５は電源Ｖcc
よりも低い電位の低電位電源Ｖssに接続される。ＰＭＯ
ＳトランジスタＴ３，ＮＭＯＳトランジスタＴ５には第
３の制御信号Ｓ３が入力される。ＰＭＯＳトランジスタ
Ｔ３は、第３の制御信号Ｓ３に基づいて第１の容量素子
Ｃ１に電荷を蓄積する場合には第１のトランジスタＴ１
のゲートを第２の容量素子Ｃ２の第１端子に接続する。
また、ＮＭＯＳトランジスタＴ５は、第１の容量素子Ｃ
１の第１端子を昇圧して昇圧電源Ｖppに昇圧電圧を供給
する場合には第１のトランジスタＴ１のゲートを低電位
電源Ｖssに接続する。

【００５６】ＰＭＯＳトランジスタＴ４は第２のトラン
ジスタのゲートと第１の容量素子の第１端子との間に接
続され、ＮＭＯＳトランジスタＴ６は電源Ｖccよりも低
い電位の低電位電源Ｖssに接続される。ＰＭＯＳトラン
ジスタＴ４、ＮＭＯＳトランジスタＴ６には第４の制御
信号が入力される。ＰＭＯＳトランジスタＴ４は、第４
の制御信号Ｓ４に基づいて第２の容量素子Ｃ２に電荷を
蓄積する場合には第２のトランジスタＴ２のゲートを第
１の容量素子Ｃ１の第１端子に接続する。また、ＮＭＯ
ＳトランジスタＴ６は、第２の容量素子Ｃ２の第１端子
を昇圧して昇圧電源Ｖppに昇圧電圧を供給する場合には
第２のトランジスタＴ２のゲートを低電位電源Ｖssに接
続するようにした。

【００５７】従って、昇圧電源Ｖppに電荷を供給する場
合には第１，第２のトランジスタＴ１，Ｔ２のゲートが
低電位電源Ｖssに保持されるため、第１，第２のトラン
ジスタＴ１，Ｔ２の駆動能力が確保され、昇圧電源Ｖpp
に十分な電流が供給される。また、第１，第２の容量素
子Ｃ１，Ｃ２に電源Ｖccから電荷を補給する場合には第
１，第２のトランジスタＴ１，Ｔ２のゲートが昇圧され
た第２，第１の容量素子Ｃ２，Ｃ１のレベルとなるた
め、第１，第２のトランジスタＴ１，Ｔ２が確実にオフ
されて昇圧電源Ｖppからの逆流が防止される。

【００５８】○電源Ｖccと容量素子Ｃ１，Ｃ２との間に
ＮＭＯＳトランジスタＴ７，Ｔ８を接続し、容量Ｃ１，
Ｃ２により昇圧した電荷を昇圧電源Ｖppに供給する場合
にはＮＭＯＳトランジスタＴ７，Ｔ８のゲートを電源Ｖ
ccのレベルとするようにした。従って、昇圧電源Ｖppを
供給する場合にはＮＭＯＳトランジスタＴ７，Ｔ８が確
実にオフとなり、電源Ｖccへの逆流を防止することがで
きる。

【００５９】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。整流素子としてＮＭＯＳトラン
ジスタＴ７，Ｔ８のゲートに第３，第４の制御信号Ｓ
３，Ｓ４を入力したが、両トランジスタ量両トランジス
タＴ７，Ｔ８をダイオード接続（ゲートをドレインに接
続）して実施してもよい。

【００６０】整流素子としてＮＭＯＳトランジスタＴ
７，Ｔ８を用いて実施したが、ダイオードを用いて実施
してもよい。また、ＰＭＯＳトランジスタを用いて実施
してもよい。

【００６１】

【発明の効果】以上詳述したように、請求項１乃至４に
記載の発明によれば、第２の電源に供給する電流量を確
保することのできる内部電源生成回路及び半導体装置を
提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 一実施形態の内部電源生成回路の回路図。

【図３】 内部電源生成回路の動作を示す波形図。

【図４】 従来の内部電源生成回路の回路図。

【符号の説明】 １ 第１のドライブ回路 ２ 第２のドライブ回路 ３ 第１のスイッチ素子 ４ 第２のスイッチ素子 Ｃ１ 第１の容量素子 Ｃ２ 第２の容量素子 Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード Ｔ１ 第１のトランジスタ Ｔ２ 第２のトランジスタ Ｖcc 第１の電源 Ｖss 低電位電源 Ｖpp 第２の電源としての昇圧電源

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１，第２の容量素子と、 マイナス側端子が前記第１，第２の容量素子の第１端子
   にそれぞれ接続され、プラス側端子が第１の電源に接続
   された第１，第２の整流素子と、 ソースが前記第１，第２の容量素子の第１端子にそれぞ
   れ接続され、ドレインが第２の電源に接続された第１，
   第２のトランジスタと、 第１，第２の制御信号がそれぞれ入力され、出力端子が
   それぞれ前記第１，第２の容量素子の第２端子に接続さ
   れた第１，第２のドライブ回路とを備え、前記第１のト
   ランジスタのゲートを前記第２の容量素子の第１端子に
   接続するとともに前記第２のトランジスタのゲートを前
   記第１の容量素子の第１端子に接続し、 前記第１，第２の制御信号に基づいて、前記第１，第２
   の容量素子の第１端子に前記第１，第２の整流素子を介
   して第１の電源から電荷を供給するとともに、前記第
   ２，第１の容量素子の第１端子を昇圧して前記第２，第
   １のトランジスタを介して第２の電源として出力する内
   部電源生成回路において、 前記第１のトランジスタのゲートと第２の容量素子の第
   １端子との間に接続されるとともに前記第１の電源より
   も低い電位の低電位電源に接続され、第３の制御信号が
   入力され、該第３の制御信号に基づいて前記第１の容量
   素子に電荷を蓄積する場合には前記第１のトランジスタ
   のゲートを前記第２の容量素子の第１端子に接続し、前
   記第１の容量素子の第１端子を昇圧して前記第２の電源
   に昇圧電圧を供給する場合には前記第１のトランジスタ
   のゲートを低電位電源に接続する第１のスイッチ素子
   と、 前記第２のトランジスタのゲートと第１の容量素子の第
   １端子との間に接続されるとともに前記第１の電源より
   も低い電位の低電位電源に接続され、第４の制御信号が
   入力され、該第４の制御信号に基づいて前記第２の容量
   素子に電荷を蓄積する場合には前記第２のトランジスタ
   のゲートを前記第１の容量素子の第１端子に接続し、前
   記第２の容量素子の第１端子を昇圧して前記第２の電源
   に昇圧電圧を供給する場合には前記第２のトランジスタ
   のゲートを低電位電源に接続する第２のスイッチ素子と
   を備えた内部電源生成回路。
2. 【請求項２】 前記第１，第２のスイッチ素子は、それ
   ぞれ前記第１，第２のトランジスタのゲートと前記第
   ２，第１の容量素子の第１端子との間に接続され、ゲー
   トに前記第３．第４の制御信号が入力されたＰチャネル
   ＭＯＳトランジスタと、前記第１，第２のトランジスタ
   のゲートと前記低電位電源との間に接続され、ゲートに
   前記第３，第４の制御信号が入力されたＮチャネルＭＯ
   Ｓトランジスタとから構成された請求項１に記載の内部
   電源生成回路。
3. 【請求項３】 前記第１と第２の整流素子は、ＮＭＯＳ
   又はＰＭＯＳトランジスタで構成され、ゲートを制御す
   ることで電流を一方向にしか流さないようにした請求項
   １又は２に記載の内部電源生成回路。
4. 【請求項４】 請求項１乃至３のうちのいずれか１項に
   記載の内部電源生成回路を備えた半導体装置。