JP2806717B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はチャージポンプに関す
る。
る。
【０００２】
【従来の技術】従来のチャージポンプ回路は図７に示す
ように、クロック信号ＯＳＣを入力とし、昇圧容量Ｃ１
をドライブする昇圧クロックドライバ１００と、昇圧容
量Ｃ１に電源電圧を供給するＮチャンネルＭＯＳトラン
ジスタＮ１及び昇圧電圧保持用の容量Ｃ２に昇圧電圧を
供給するＮチャンネルＭＯＳトランジスタＮ２からなる
昇圧回路７０１と、この昇圧電圧を安定化させるリミッ
ター７０３を有している。
ように、クロック信号ＯＳＣを入力とし、昇圧容量Ｃ１
をドライブする昇圧クロックドライバ１００と、昇圧容
量Ｃ１に電源電圧を供給するＮチャンネルＭＯＳトラン
ジスタＮ１及び昇圧電圧保持用の容量Ｃ２に昇圧電圧を
供給するＮチャンネルＭＯＳトランジスタＮ２からなる
昇圧回路７０１と、この昇圧電圧を安定化させるリミッ
ター７０３を有している。
【０００３】図７において、クロック信号ＯＳＣが電源
電位Ｖｄｄの時、ＮチャンネルＭＯＳトランジスタＮ３
はオン、ＰチャンネルＭＯＳトランジスタＰ３はオフし
ており、信号線Ｅ３には接地電位が供給される。昇圧容
量Ｃ１にはＭＯＳトランジスタＮ１を介して充電がなさ
れており、信号線Ｅ１の電位Ｖ１はＮ１のしきい値をＶ
ｔｎ１とすると Ｖ１＝Ｖｄｄ−Ｖｔｎ１・・・・（１）式 となる。その後クロック信号ＯＳＣが接地電位に変化す
るとＭＯＳトランジスタＮ３はオフ、ＭＯＳトランジス
タＰ３はオンして信号線Ｅ３は電源電位に充電される。
このとき容量カップリングにより信号線Ｅ１の電位は昇
圧されて Ｖ１＝２×Ｖｄｄ−Ｖｔｎ１・・・・・（２）式 となる。この電位はＮ１のゲート電位を越えているの
で、ＭＯＳトランジスタＮ１はオフし、信号線Ｅ１に充
電された電荷の電源Ｖｄｄ側への放電はほとんどない。
また、信号線Ｅ１の電位はＮチャンネルＭＯＳトランジ
スタＮ２のゲートに印加されているので、これをオンさ
せ、容量Ｃ２に充電がなされる。ＰチャンネルＭＯＳト
ランジスタＰ１，Ｐ２で構成されたリミッター７０３が
なければ信号線Ｅ２の電位Ｖ２はＭＯＳトランジスタＮ
２のしきい値をＶｔｎ２とすると図８の点線のごとく上
昇する。 Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２・・・・（３）
式 しかしながら、リミッター７０３により安定化されるの
で、ＭＯＳトランジスタＰ１，Ｐ２の各しきい値Ｖｔｐ
１，Ｖｔｐ２と電源電圧により制限され、図８の実線の
ように安定する。 Ｖ２＝Ｖｄｄ＋Ｖｔｐ１＋Ｖｔｐ２・・・・・・・
（４）式 （３）式の右辺と（４）式の右辺の電位差Ｖ１２は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２・・・・・（５）式 であり、リミッターは定電流源として働いて電流ｉが流
れる。よって、リミッターにより消費される電力Ｗ４は
（５）式より、 Ｗ４＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２））・・（６）式で表される。
電位Ｖｄｄの時、ＮチャンネルＭＯＳトランジスタＮ３
はオン、ＰチャンネルＭＯＳトランジスタＰ３はオフし
ており、信号線Ｅ３には接地電位が供給される。昇圧容
量Ｃ１にはＭＯＳトランジスタＮ１を介して充電がなさ
れており、信号線Ｅ１の電位Ｖ１はＮ１のしきい値をＶ
ｔｎ１とすると Ｖ１＝Ｖｄｄ−Ｖｔｎ１・・・・（１）式 となる。その後クロック信号ＯＳＣが接地電位に変化す
るとＭＯＳトランジスタＮ３はオフ、ＭＯＳトランジス
タＰ３はオンして信号線Ｅ３は電源電位に充電される。
このとき容量カップリングにより信号線Ｅ１の電位は昇
圧されて Ｖ１＝２×Ｖｄｄ−Ｖｔｎ１・・・・・（２）式 となる。この電位はＮ１のゲート電位を越えているの
で、ＭＯＳトランジスタＮ１はオフし、信号線Ｅ１に充
電された電荷の電源Ｖｄｄ側への放電はほとんどない。
また、信号線Ｅ１の電位はＮチャンネルＭＯＳトランジ
スタＮ２のゲートに印加されているので、これをオンさ
せ、容量Ｃ２に充電がなされる。ＰチャンネルＭＯＳト
ランジスタＰ１，Ｐ２で構成されたリミッター７０３が
なければ信号線Ｅ２の電位Ｖ２はＭＯＳトランジスタＮ
２のしきい値をＶｔｎ２とすると図８の点線のごとく上
昇する。 Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２・・・・（３）
式 しかしながら、リミッター７０３により安定化されるの
で、ＭＯＳトランジスタＰ１，Ｐ２の各しきい値Ｖｔｐ
１，Ｖｔｐ２と電源電圧により制限され、図８の実線の
ように安定する。 Ｖ２＝Ｖｄｄ＋Ｖｔｐ１＋Ｖｔｐ２・・・・・・・
（４）式 （３）式の右辺と（４）式の右辺の電位差Ｖ１２は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２・・・・・（５）式 であり、リミッターは定電流源として働いて電流ｉが流
れる。よって、リミッターにより消費される電力Ｗ４は
（５）式より、 Ｗ４＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２））・・（６）式で表される。
【０００４】
【発明が解決しようとする課題】この従来のチャージポ
ンプ回路では（６）式から明らかなように電源電圧が高
ければ高いほど（３）式の昇圧電位と（４）式の右辺の
リミット電位との差が大きくなり消費電力が増加すると
いう問題点があった。
ンプ回路では（６）式から明らかなように電源電圧が高
ければ高いほど（３）式の昇圧電位と（４）式の右辺の
リミット電位との差が大きくなり消費電力が増加すると
いう問題点があった。
【０００５】
【課題を解決するための手段】本発明の要旨は、所定の
電位と昇圧クロックが供給され前記電位と前記昇圧クロ
ックに応答して昇圧出力電位を出力する昇圧回路を備え
たチャージポンプ回路において、前記昇圧クロックの振
幅を前記所定の電位の絶対値より小さくしたことであ
る。
電位と昇圧クロックが供給され前記電位と前記昇圧クロ
ックに応答して昇圧出力電位を出力する昇圧回路を備え
たチャージポンプ回路において、前記昇圧クロックの振
幅を前記所定の電位の絶対値より小さくしたことであ
る。
【０００６】
【発明の作用】上記昇圧クロック電圧制御回路は昇圧ク
ロック信号を第１の所定電圧または第２の所定電圧のい
ずれか一方に制限している。したがって、昇圧回路がリ
ミッターなしの場合に上昇させうる出力電圧も制限され
る。その結果、リミッターから流れる電流は少なくな
り、リミッターで消費される電力も少なくなる。
ロック信号を第１の所定電圧または第２の所定電圧のい
ずれか一方に制限している。したがって、昇圧回路がリ
ミッターなしの場合に上昇させうる出力電圧も制限され
る。その結果、リミッターから流れる電流は少なくな
り、リミッターで消費される電力も少なくなる。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示す回路図であ
る。クロック信号ＯＳＣの入力される昇圧クロックドラ
イバ１００はＮチャンネルＭＯＳトランジスタＮ３とＰ
チャンネルＭＯＳトランジスタＰ３で構成されるインバ
ータであり、その出力は昇圧クロック電圧制御回路１０
１の入力となる。この制御回路１０１は電源にソース及
びゲートを接続したＮチャンネルＭＯＳトランジスタＮ
５と、ＭＯＳトランジスタＮ５のドレインにソース及び
ゲートを接続したＮチャンネルＭＯＳトランジスタＮ６
と、ＭＯＳトランジスタＮ６のドレインにゲートを接続
したＮチャンネルＭＯＳトランジスタＮ４からなり、Ｍ
ＯＳトランジスタＮ４のソースには、昇圧クロックドラ
イバ１００の出力が接続される。ＭＯＳトランジスタＮ
４のドレインは昇圧回路１０２の昇圧用容量Ｃ１の一方
の端子に接続され、昇圧容量Ｃ１の他方の端子にはソー
ス及びゲートを電源に接続されたＮチャンネルＭＯＳト
ランジスタＮ１のドレインと、昇圧用ＮチャンネルＭＯ
ＳトランジスタＮ２のソース及びゲートが接続される。
ＭＯＳトランジスタＮ２のドレインには昇圧電位保持用
の容量Ｃ２が接続され、これが昇圧回路の出力ＯＵＴと
なる。この出力ＯＵＴにはＰチャンネルＭＯＳトランジ
スタＰ１，Ｐ２より成るリミッター１０３が接続されて
おり、ＭＯＳトランジスタＰ２のソースは接地され、そ
のゲートには電源Ｖｄｄが接続され、ＭＯＳトランジス
タＰ２のドレインはＭＯＳトランジスタＰ１のソース及
びゲートに接続されている。
説明する。図１は本発明の第１実施例を示す回路図であ
る。クロック信号ＯＳＣの入力される昇圧クロックドラ
イバ１００はＮチャンネルＭＯＳトランジスタＮ３とＰ
チャンネルＭＯＳトランジスタＰ３で構成されるインバ
ータであり、その出力は昇圧クロック電圧制御回路１０
１の入力となる。この制御回路１０１は電源にソース及
びゲートを接続したＮチャンネルＭＯＳトランジスタＮ
５と、ＭＯＳトランジスタＮ５のドレインにソース及び
ゲートを接続したＮチャンネルＭＯＳトランジスタＮ６
と、ＭＯＳトランジスタＮ６のドレインにゲートを接続
したＮチャンネルＭＯＳトランジスタＮ４からなり、Ｍ
ＯＳトランジスタＮ４のソースには、昇圧クロックドラ
イバ１００の出力が接続される。ＭＯＳトランジスタＮ
４のドレインは昇圧回路１０２の昇圧用容量Ｃ１の一方
の端子に接続され、昇圧容量Ｃ１の他方の端子にはソー
ス及びゲートを電源に接続されたＮチャンネルＭＯＳト
ランジスタＮ１のドレインと、昇圧用ＮチャンネルＭＯ
ＳトランジスタＮ２のソース及びゲートが接続される。
ＭＯＳトランジスタＮ２のドレインには昇圧電位保持用
の容量Ｃ２が接続され、これが昇圧回路の出力ＯＵＴと
なる。この出力ＯＵＴにはＰチャンネルＭＯＳトランジ
スタＰ１，Ｐ２より成るリミッター１０３が接続されて
おり、ＭＯＳトランジスタＰ２のソースは接地され、そ
のゲートには電源Ｖｄｄが接続され、ＭＯＳトランジス
タＰ２のドレインはＭＯＳトランジスタＰ１のソース及
びゲートに接続されている。
【０００８】次に図２を参照して動作を説明する。クロ
ック信号ＯＳＣが電源電位Ｖｄｄの時、ＭＯＳトランジ
スタＮ３はオン、ＭＯＳトランジスタＰ３はオフしてお
り、昇圧クロックドライバ１００の出力には接地電位が
供給される。昇圧クロック電圧制御回路のＮ６のドレイ
ンには、ＭＯＳトランジスタＮ５，Ｎ６の各しきい値Ｖ
ｔｎ５，Ｖｔｎ６分だけ降下した電圧Ｖｄｄ−Ｖｔｎ５
−Ｖｔｎ６が供給されるが、ＭＯＳトランジスタＮ４の
ソース電位が接地電位にあるのでＭＯＳトランジスタＮ
４はオンして信号線Ｅ３には接地電位が現れる。昇圧用
容量Ｃ１はＭＯＳトランジスタＮ１を介して充電されて
おり、信号線Ｅ１の電位Ｖ１はＭＯＳトランジスタＮ１
のしきい値をＶｔｎ１とすると（１）式と同じく Ｖ１＝Ｖｄｄ−Ｖｔｎ１・・・・・・・・（１）式 となる。その後クロック信号ＯＳＣが接地電位に変化す
るとＭＯＳトランジスタＮ３はオフ、ＭＯＳトランジス
タＰ３はオンして昇圧クロックドライバ１００の出力は
電源電位Ｖｄｄとなる。しかしながら、ＭＯＳトランジ
スタＮ４のゲート電位がＶｄｄ−Ｖｔｎ５−Ｖｔｎ６に
制限されているので、信号線Ｅ３の電位Ｖ３は図２のよ
うに Ｖ３＝Ｖｄｄ−（Ｖｔｎ４＋Ｖｔｎ５＋Ｖｔｎ６）・・
・・・（７）式 までしか上昇しない。このとき容量カップリングにより
信号線Ｅ１の電位Ｖ１は昇圧されるが（７）式により Ｖ１＝２×Ｖｄｄ−Ｖｔｎ１−（Ｖｔｎ４＋Ｖｔｎ５＋
Ｖｔｎ６）・・・・・・・・（８）式 となる。この電位Ｖ１はＮ１のゲート電位を越えている
のでＭＯＳトランジスタＮ１はオフし、信号線Ｅ１に充
電された電荷の電源Ｖｄｄ側への放電はほとんどない。
また、信号線Ｅ１の電位Ｖ１がＭＯＳトランジスタＮ２
を介して容量Ｃ２を充電する。リミッター１０３がなけ
れば信号線Ｅ２の電位Ｖ２はＭＯＳトランジスタＮ２の
しきい値をＶｔｎ２とすると、（９）式により図２の点
線のごとく上昇する。 Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２−（Ｖｔｎ４＋
Ｖｔｎ５＋Ｖｔｎ６）・・・・・・・・・（９）式 しかしリミッター１０３により安定化されるので、ＭＯ
ＳトランジスタＰ１，Ｐ２の各しきい値Ｖｔｐ１，Ｖｔ
ｐ２により制限され、Ｖｄｄ＋Ｖｔｐ１＋Ｖｔｐ２以上
の電位にはならず、図８の実線のように Ｖ２＝Ｖｄｄ＋Ｖｔｐ１＋Ｖｔｐ２・・・・・・・（４
ａ）式 に電位が安定する。（９）式の右辺と（４ａ）式の右辺
の電位差Ｖ１２は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２−（Ｖｔｎ４＋Ｖｔｎ５＋Ｖｔｎ６）・・・・・・
・・・・（１０）式 であり、リミッター１０３は定電流源として働いて電流
ｉが流れる。よって、リミッターにより消費される電力
Ｗ１は（１０）式より、 Ｗ１＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２）−（Ｖｔｎ４＋Ｖｔｎ５＋Ｖｔｎ
６））・・・・・・・（１１）式 で表される。（６）式と比較すると明かな通り、従来例
に比べ消費電力は減少している。
ック信号ＯＳＣが電源電位Ｖｄｄの時、ＭＯＳトランジ
スタＮ３はオン、ＭＯＳトランジスタＰ３はオフしてお
り、昇圧クロックドライバ１００の出力には接地電位が
供給される。昇圧クロック電圧制御回路のＮ６のドレイ
ンには、ＭＯＳトランジスタＮ５，Ｎ６の各しきい値Ｖ
ｔｎ５，Ｖｔｎ６分だけ降下した電圧Ｖｄｄ−Ｖｔｎ５
−Ｖｔｎ６が供給されるが、ＭＯＳトランジスタＮ４の
ソース電位が接地電位にあるのでＭＯＳトランジスタＮ
４はオンして信号線Ｅ３には接地電位が現れる。昇圧用
容量Ｃ１はＭＯＳトランジスタＮ１を介して充電されて
おり、信号線Ｅ１の電位Ｖ１はＭＯＳトランジスタＮ１
のしきい値をＶｔｎ１とすると（１）式と同じく Ｖ１＝Ｖｄｄ−Ｖｔｎ１・・・・・・・・（１）式 となる。その後クロック信号ＯＳＣが接地電位に変化す
るとＭＯＳトランジスタＮ３はオフ、ＭＯＳトランジス
タＰ３はオンして昇圧クロックドライバ１００の出力は
電源電位Ｖｄｄとなる。しかしながら、ＭＯＳトランジ
スタＮ４のゲート電位がＶｄｄ−Ｖｔｎ５−Ｖｔｎ６に
制限されているので、信号線Ｅ３の電位Ｖ３は図２のよ
うに Ｖ３＝Ｖｄｄ−（Ｖｔｎ４＋Ｖｔｎ５＋Ｖｔｎ６）・・
・・・（７）式 までしか上昇しない。このとき容量カップリングにより
信号線Ｅ１の電位Ｖ１は昇圧されるが（７）式により Ｖ１＝２×Ｖｄｄ−Ｖｔｎ１−（Ｖｔｎ４＋Ｖｔｎ５＋
Ｖｔｎ６）・・・・・・・・（８）式 となる。この電位Ｖ１はＮ１のゲート電位を越えている
のでＭＯＳトランジスタＮ１はオフし、信号線Ｅ１に充
電された電荷の電源Ｖｄｄ側への放電はほとんどない。
また、信号線Ｅ１の電位Ｖ１がＭＯＳトランジスタＮ２
を介して容量Ｃ２を充電する。リミッター１０３がなけ
れば信号線Ｅ２の電位Ｖ２はＭＯＳトランジスタＮ２の
しきい値をＶｔｎ２とすると、（９）式により図２の点
線のごとく上昇する。 Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２−（Ｖｔｎ４＋
Ｖｔｎ５＋Ｖｔｎ６）・・・・・・・・・（９）式 しかしリミッター１０３により安定化されるので、ＭＯ
ＳトランジスタＰ１，Ｐ２の各しきい値Ｖｔｐ１，Ｖｔ
ｐ２により制限され、Ｖｄｄ＋Ｖｔｐ１＋Ｖｔｐ２以上
の電位にはならず、図８の実線のように Ｖ２＝Ｖｄｄ＋Ｖｔｐ１＋Ｖｔｐ２・・・・・・・（４
ａ）式 に電位が安定する。（９）式の右辺と（４ａ）式の右辺
の電位差Ｖ１２は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２−（Ｖｔｎ４＋Ｖｔｎ５＋Ｖｔｎ６）・・・・・・
・・・・（１０）式 であり、リミッター１０３は定電流源として働いて電流
ｉが流れる。よって、リミッターにより消費される電力
Ｗ１は（１０）式より、 Ｗ１＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２）−（Ｖｔｎ４＋Ｖｔｎ５＋Ｖｔｎ
６））・・・・・・・（１１）式 で表される。（６）式と比較すると明かな通り、従来例
に比べ消費電力は減少している。
【０００９】図３は本発明の第２実施例を示す回路図で
ある。第１実施例との相違点は昇圧クロック電圧制御回
路２０１をＰチャンネルＭＯＳトランジスタＰ４，Ｐ
５，Ｐ６で構成した点である。ＭＯＳトランジスタＰ５
のソース及びゲートは接地され、そのドレインはＭＯＳ
トランジスタＰ６のソース及びゲートに接続されてお
り、ＭＯＳトランジスタＰ４のソースは昇圧クロックド
ライバの出力に、ゲートはＭＯＳトランジスタＰ６のド
レインに、ドレインは昇圧回路１０２の昇圧用容量Ｃ１
の一方の端子に接続されている。
ある。第１実施例との相違点は昇圧クロック電圧制御回
路２０１をＰチャンネルＭＯＳトランジスタＰ４，Ｐ
５，Ｐ６で構成した点である。ＭＯＳトランジスタＰ５
のソース及びゲートは接地され、そのドレインはＭＯＳ
トランジスタＰ６のソース及びゲートに接続されてお
り、ＭＯＳトランジスタＰ４のソースは昇圧クロックド
ライバの出力に、ゲートはＭＯＳトランジスタＰ６のド
レインに、ドレインは昇圧回路１０２の昇圧用容量Ｃ１
の一方の端子に接続されている。
【００１０】次に、第２実施例の動作を図４を参照して
説明する。クロック信号ＯＳＣが接地電位の時、ＭＯＳ
トランジスタＮ３はオフ、ＭＯＳトランジスタＰ３はオ
ンしており、昇圧クロックドライバ１００の出力には電
源電位Ｖｄｄが供給される。昇圧クロック電圧制御回路
２０１のＭＯＳトランジスタＰ６のドレインには、ＭＯ
ＳトランジスタＰ５，Ｐ６の各しきい値Ｖｔｐ５，Ｖｔ
ｐ６によりＶｔｐ５＋Ｖｔｐ６なる電位が供給される
が、ＭＯＳトランジスタＰ４のソース電位が電源電位Ｖ
ｄｄにあるため、ＭＯＳトランジスタＰ４はオンし、信
号線Ｅ３には電源電位Ｖｄｄが現れる。その後クロック
信号ＯＳＣが電源電位Ｖｄｄに変化するとＭＯＳトラン
ジスタＮ３はオン、ＭＯＳトランジスタＰ３はオフして
昇圧クロックドライバ１００の出力は接地電位まで放電
される。しかしながら、ＭＯＳトランジスタＰ４のゲー
ト電位がＶｔｐ５＋Ｖｔｐ６であるため、信号線Ｅ３の
電位Ｖ３は Ｖ３＝Ｖｔｐ４＋Ｖｔｐ５＋Ｖｔｐ６・・・・・・・
（１２）式 までしか放電されない。よって信号線Ｅ３は図４のごと
く、電源電圧Ｖｄｄから（１２）式までの間で振幅を繰
り返すことになる。リミッター１０３がなければ信号線
Ｅ２の電位Ｖ２は図４の点線のごとく Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２−（Ｖｔｐ４＋
Ｖｔｐ５＋Ｖｔｐ６）・・・・（１３）式 となるが、リミッター１０３によりＶｄｄ＋Ｖｔｐ１＋
Ｖｔｐ２に安定する。（１３）式の右辺と（４ａ）式の
右辺との電位差は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２−（Ｖｔｐ４＋Ｖｔｐ５＋Ｖｔｐ６）・・・・・・
・・・・・・（１４）式 である。よってリミッター１０３により消費される電力
Ｗ２は（１４）式より、 Ｗ２＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２）−（Ｖｔｐ４＋Ｖｔｐ５＋Ｖｔｐ
６））・・・・・（１５）式 で表される。したがって、（６）式と比較すると明かな
通り、従来例より消費電力が減少している。
説明する。クロック信号ＯＳＣが接地電位の時、ＭＯＳ
トランジスタＮ３はオフ、ＭＯＳトランジスタＰ３はオ
ンしており、昇圧クロックドライバ１００の出力には電
源電位Ｖｄｄが供給される。昇圧クロック電圧制御回路
２０１のＭＯＳトランジスタＰ６のドレインには、ＭＯ
ＳトランジスタＰ５，Ｐ６の各しきい値Ｖｔｐ５，Ｖｔ
ｐ６によりＶｔｐ５＋Ｖｔｐ６なる電位が供給される
が、ＭＯＳトランジスタＰ４のソース電位が電源電位Ｖ
ｄｄにあるため、ＭＯＳトランジスタＰ４はオンし、信
号線Ｅ３には電源電位Ｖｄｄが現れる。その後クロック
信号ＯＳＣが電源電位Ｖｄｄに変化するとＭＯＳトラン
ジスタＮ３はオン、ＭＯＳトランジスタＰ３はオフして
昇圧クロックドライバ１００の出力は接地電位まで放電
される。しかしながら、ＭＯＳトランジスタＰ４のゲー
ト電位がＶｔｐ５＋Ｖｔｐ６であるため、信号線Ｅ３の
電位Ｖ３は Ｖ３＝Ｖｔｐ４＋Ｖｔｐ５＋Ｖｔｐ６・・・・・・・
（１２）式 までしか放電されない。よって信号線Ｅ３は図４のごと
く、電源電圧Ｖｄｄから（１２）式までの間で振幅を繰
り返すことになる。リミッター１０３がなければ信号線
Ｅ２の電位Ｖ２は図４の点線のごとく Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２−（Ｖｔｐ４＋
Ｖｔｐ５＋Ｖｔｐ６）・・・・（１３）式 となるが、リミッター１０３によりＶｄｄ＋Ｖｔｐ１＋
Ｖｔｐ２に安定する。（１３）式の右辺と（４ａ）式の
右辺との電位差は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２−（Ｖｔｐ４＋Ｖｔｐ５＋Ｖｔｐ６）・・・・・・
・・・・・・（１４）式 である。よってリミッター１０３により消費される電力
Ｗ２は（１４）式より、 Ｗ２＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２）−（Ｖｔｐ４＋Ｖｔｐ５＋Ｖｔｐ
６））・・・・・（１５）式 で表される。したがって、（６）式と比較すると明かな
通り、従来例より消費電力が減少している。
【００１１】図５は本発明の第３実施例を示す回路図で
ある。第１実施例との相違点は昇圧クロック電圧制御回
路３０１をＰチャンネルＭＯＳトランジスタＰ４とＮチ
ャンネルＭＯＳトランジスタＮ４で構成した点である。
ＭＯＳトランジスタＰ４のソースは接地されており、Ｍ
ＯＳトランジスタＮ４のソースには電源が接続される。
ＭＯＳトランジスタＰ４，Ｎ４のゲートは共に昇圧クロ
ックドライバ１００の出力が接続され、ドレインは共に
昇圧回路１０２の昇圧用容量Ｃ１の一方の端子に接続さ
れる。
ある。第１実施例との相違点は昇圧クロック電圧制御回
路３０１をＰチャンネルＭＯＳトランジスタＰ４とＮチ
ャンネルＭＯＳトランジスタＮ４で構成した点である。
ＭＯＳトランジスタＰ４のソースは接地されており、Ｍ
ＯＳトランジスタＮ４のソースには電源が接続される。
ＭＯＳトランジスタＰ４，Ｎ４のゲートは共に昇圧クロ
ックドライバ１００の出力が接続され、ドレインは共に
昇圧回路１０２の昇圧用容量Ｃ１の一方の端子に接続さ
れる。
【００１２】次に第３実施例の動作を図６を用いて説明
する。クロック信号ＯＳＣが接地電位の時、ＭＯＳトラ
ンジスタＮ３はオフ、ＭＯＳトランジスタＰ３はオンし
ており、昇圧クロックドライバ１００の出力には電源電
位Ｖｄｄが供給される。ＭＯＳトランジスタＮ４はオ
ン、ＭＯＳトランジスタＰ４はオフとなり信号線Ｅ３に
はＭＯＳトランジスタＮ４のしきい値Ｖｔｎ４により Ｖ３＝Ｖｄｄ−Ｖｔｎ４・・・・・・・・・・（１６）
式 なる電位が供給される。クロック信号ＯＳＣが電源電位
Ｖｄｄに変化するとＭＯＳトランジスタＮ３はオン、Ｍ
ＯＳトランジスタＰ３はオフして昇圧クロックドライバ
１００の出力は接地電位まで放電される。したがって、
ＭＯＳトランジスタＮ４はオフ、ＭＯＳトランジスタＰ
４はオンとなり信号線Ｅ３はＰ４のしきい値Ｖｔｐ４に
より Ｖ３＝Ｖｔｐ４・・・・・・・・・・・・・（１７）式 なる電位まで放電がなされる。よって信号線Ｅ３は図６
に示されているように（１７）式から（１６）式までの
間で振幅を繰り返すことになる。リミッターがなければ
信号線Ｅ２の電位Ｖ２は図６の点線のごとく Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２−（Ｖｔｎ４＋
Ｖｔｐ４）・・・・・・・・・・（１８）式 となるが、リミッター１０３によりＶｄｄ＋Ｖｔｐ１＋
Ｖｔｐ２に安定する。（１３）式の右辺と（４ａ）式の
右辺との電位差は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２−（Ｖｔｎ４＋Ｖｔｐ４）・・・・・・（１９）式 である。よってリミッターにより消費される電力Ｗ３は
（１９）式より、 Ｗ３＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２）−（Ｖｔｎ４＋Ｖｔｐ４））・・・・
・・・（２０）式 で表される。第３実施例も従来例に比べると消費電力が
減少していることが明かである。
する。クロック信号ＯＳＣが接地電位の時、ＭＯＳトラ
ンジスタＮ３はオフ、ＭＯＳトランジスタＰ３はオンし
ており、昇圧クロックドライバ１００の出力には電源電
位Ｖｄｄが供給される。ＭＯＳトランジスタＮ４はオ
ン、ＭＯＳトランジスタＰ４はオフとなり信号線Ｅ３に
はＭＯＳトランジスタＮ４のしきい値Ｖｔｎ４により Ｖ３＝Ｖｄｄ−Ｖｔｎ４・・・・・・・・・・（１６）
式 なる電位が供給される。クロック信号ＯＳＣが電源電位
Ｖｄｄに変化するとＭＯＳトランジスタＮ３はオン、Ｍ
ＯＳトランジスタＰ３はオフして昇圧クロックドライバ
１００の出力は接地電位まで放電される。したがって、
ＭＯＳトランジスタＮ４はオフ、ＭＯＳトランジスタＰ
４はオンとなり信号線Ｅ３はＰ４のしきい値Ｖｔｐ４に
より Ｖ３＝Ｖｔｐ４・・・・・・・・・・・・・（１７）式 なる電位まで放電がなされる。よって信号線Ｅ３は図６
に示されているように（１７）式から（１６）式までの
間で振幅を繰り返すことになる。リミッターがなければ
信号線Ｅ２の電位Ｖ２は図６の点線のごとく Ｖ２＝２×Ｖｄｄ−Ｖｔｎ１−Ｖｔｎ２−（Ｖｔｎ４＋
Ｖｔｐ４）・・・・・・・・・・（１８）式 となるが、リミッター１０３によりＶｄｄ＋Ｖｔｐ１＋
Ｖｔｐ２に安定する。（１３）式の右辺と（４ａ）式の
右辺との電位差は Ｖ１２＝Ｖｄｄ−Ｖｔｐ１−Ｖｔｐ２−Ｖｔｎ１−Ｖｔ
ｎ２−（Ｖｔｎ４＋Ｖｔｐ４）・・・・・・（１９）式 である。よってリミッターにより消費される電力Ｗ３は
（１９）式より、 Ｗ３＝ｉ×（Ｖｄｄ−（Ｖｔｎ１＋Ｖｔｎ２）−（Ｖｔ
ｐ１＋Ｖｔｐ２）−（Ｖｔｎ４＋Ｖｔｐ４））・・・・
・・・（２０）式 で表される。第３実施例も従来例に比べると消費電力が
減少していることが明かである。
【００１３】
【発明の効果】従来のチャージポンプ回路においてリミ
ッターにより消費される電力は（６）式の通りであるの
に対し、第１実施例におけるリミッターの消費電力は
（１１）式の通りである。これを比較するとｉ×（Ｖｔ
ｎ４＋Ｖｔｎ５＋Ｖｔｎ６）だけ少ないのでそれだけ消
費電力を減らすことができる。
ッターにより消費される電力は（６）式の通りであるの
に対し、第１実施例におけるリミッターの消費電力は
（１１）式の通りである。これを比較するとｉ×（Ｖｔ
ｎ４＋Ｖｔｎ５＋Ｖｔｎ６）だけ少ないのでそれだけ消
費電力を減らすことができる。
【００１４】第２実施例におけるリミッターの消費電力
を表す（１５）式を（６）式を比較すると、ｉ×（Ｖｔ
ｐ４＋Ｖｔｐ５＋Ｖｔｐ６）だけ少ないのでそれだけ消
費電力を減らすことができる。
を表す（１５）式を（６）式を比較すると、ｉ×（Ｖｔ
ｐ４＋Ｖｔｐ５＋Ｖｔｐ６）だけ少ないのでそれだけ消
費電力を減らすことができる。
【００１５】第３実施例におけるリミッターの消費電力
を表す（２０）式を（６）式と比較すると、ｉ×（Ｖｔ
ｎ４＋Ｖｔｐ４）だけ少ないのでそれだけ消費電力を減
らすことができる。
を表す（２０）式を（６）式と比較すると、ｉ×（Ｖｔ
ｎ４＋Ｖｔｐ４）だけ少ないのでそれだけ消費電力を減
らすことができる。
【００１６】このように第１，第２，第３の実施例に示
したごとく、昇圧クロックの振幅を電源電位以下あるい
は接地電位以上に制御する電圧制御回路を備えることに
よって、チャージポンプ回路の消費電力を少なくするこ
とができる。
したごとく、昇圧クロックの振幅を電源電位以下あるい
は接地電位以上に制御する電圧制御回路を備えることに
よって、チャージポンプ回路の消費電力を少なくするこ
とができる。
【図１】本発明の第１実施例の回路図。
【図２】本発明の第１実施例のタイミング図。
【図３】本発明の第２実施例の回路図。
【図４】本発明の第２実施例のタイミング図。
【図５】本発明の第３実施例の回路図。
【図６】本発明の第３実施例のタイミング図。
【図７】従来例のチャージポンプの回路図。
【図８】従来例のチャージポンプのタイミング図。
Ｎ１〜Ｎ６ ＮチャンネルＭＯＳトランジスタ Ｐ１〜Ｐ６ ＰチャンネルＭＯＳトランジスタ Ｃ１，Ｃ２ 容量 Ｅ１，Ｅ２，Ｅ３ 信号線 ＯＳＣ クロック信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/07
Claims (4)
- 【請求項１】 所定の電位と昇圧クロックが供給され前
記電位と前記昇圧クロックに応答して昇圧出力電位を出
力する昇圧回路を備えたチャージポンプ回路において、
前記昇圧クロックの振幅を前記所定の電位の絶対値より
小さくしたことを特徴とするチャージポンプ回路。 - 【請求項２】前記昇圧回路は昇圧容量を有しており、該
昇圧容量に前記昇圧クロックを供給する昇圧クロックド
ライバと、該昇圧クロックドライバと前記昇圧容量との
間に介在する制御回路とを更に有し、前記制御回路は前
記昇圧クロックドライバの出力ノードと前記昇圧容量と
の間に介在する第１のＮ型トランジスタと、該第１のＮ
型トランジスタのゲートと正電圧源との間に直列に介在
するダイオード接続された第２のＮ型トランジスタと第
３のＮ型トランジスタとを有する請求項１記載のチャー
ジポンプ回路。 - 【請求項３】前記昇圧回路は昇圧容量を有しており、該
昇圧容量に前記昇圧クロックを供給する昇圧クロックド
ライバと、該昇圧クロックドライバと前記昇圧容量との
間に介在する制御回路とを更に有し、前記制御回路は前
記昇圧クロックドライバの出力ノードと前記昇圧容量と
の間に介在する第１のＰ型トランジスタと、該第１のＰ
型トランジスタのゲートと接地電圧源との間に直列に介
在するダイオード接続された第２のＰ型トランジスタと
第３のＰ型トランジスタとを有する請求項１記載のチャ
ージポンプ回路。 - 【請求項４】前記昇圧回路は昇圧容量を有しており、該
昇圧容量に前記昇圧クロックを供給する昇圧クロックド
ライバと、該昇圧クロックドライバと前記昇圧容量との
間に介在する制御回路とを更に有し、前記制御回路は正
電圧源と前記昇圧容量との間に介在しダイオード接続さ
れたＮ型トランジスタと、接地電圧源と前記昇圧容量と
の間に介在しダイオード接続されたＰ型トランジスタと
を有ｓる請求項１記載のチャージポンプ回路。
Priority Applications (5)
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|---|---|---|---|
| JP4313024A JP2806717B2 (ja) | 1992-10-28 | 1992-10-28 | チャージポンプ回路 |
| US08/141,881 US5436821A (en) | 1992-10-28 | 1993-10-27 | Low-power charge pump circuit and low-power booster method |
| DE69307098T DE69307098T2 (de) | 1992-10-28 | 1993-10-28 | Ladungspumpenschaltung |
| EP93117517A EP0595330B1 (en) | 1992-10-28 | 1993-10-28 | Charge pump circuit |
| KR1019930022554A KR970005773B1 (ko) | 1992-10-28 | 1993-10-28 | 충전 펌프 회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313024A JP2806717B2 (ja) | 1992-10-28 | 1992-10-28 | チャージポンプ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06153493A JPH06153493A (ja) | 1994-05-31 |
| JP2806717B2 true JP2806717B2 (ja) | 1998-09-30 |
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ID=18036305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313024A Expired - Fee Related JP2806717B2 (ja) | 1992-10-28 | 1992-10-28 | チャージポンプ回路 |
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| EP (1) | EP0595330B1 (ja) |
| JP (1) | JP2806717B2 (ja) |
| KR (1) | KR970005773B1 (ja) |
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|---|---|---|---|---|
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| EP0685921B1 (en) * | 1994-05-31 | 1999-12-15 | STMicroelectronics S.r.l. | Capacitive charge pump, Bicmos circuit for low supply voltage |
| US5539351A (en) * | 1994-11-03 | 1996-07-23 | Gilsdorf; Ben | Circuit and method for reducing a gate volage of a transmission gate within a charge pump circuit |
| JP3769317B2 (ja) | 1995-01-13 | 2006-04-26 | セイコーエプソン株式会社 | 液晶表示装置及びその製造方法 |
| DE69518826T2 (de) * | 1995-04-14 | 2001-02-22 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungserhöhungsschaltung zur Erzeugung eines annähernd konstanten Spannungspegels |
| JP2738335B2 (ja) * | 1995-04-20 | 1998-04-08 | 日本電気株式会社 | 昇圧回路 |
| KR100256247B1 (ko) * | 1997-06-30 | 2000-05-15 | 김영환 | 포지티브 챠지 펌핑 장치 |
| US5946204A (en) * | 1997-12-15 | 1999-08-31 | Pericom Semiconductor Corp. | Voltage booster with reduced Vpp current and self-timed control loop without pulse generator |
| FR2783617B1 (fr) * | 1998-09-18 | 2000-12-22 | St Microelectronics Sa | Systeme de regulation d'une pompe de charge |
| JP3293577B2 (ja) | 1998-12-15 | 2002-06-17 | 日本電気株式会社 | チャージポンプ回路、昇圧回路及び半導体記憶装置 |
| US6222716B1 (en) | 1999-03-29 | 2001-04-24 | Justin Chiang | Power line protection devices and methods for providing overload protection to multiple outputs |
| US7005893B1 (en) | 1999-07-19 | 2006-02-28 | University Of Southern California | High-performance clock-powered logic |
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| JP5233272B2 (ja) * | 2007-01-29 | 2013-07-10 | セイコーエプソン株式会社 | 電源回路、表示ドライバ、電気光学装置及び電子機器 |
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| CN103036411B (zh) * | 2012-11-30 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 电荷泵电路 |
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| CN112636586A (zh) * | 2020-11-12 | 2021-04-09 | 北京无线电测量研究所 | 一种n型开关管电源转换电路 |
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- 1992-10-28 JP JP4313024A patent/JP2806717B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-27 US US08/141,881 patent/US5436821A/en not_active Expired - Fee Related
- 1993-10-28 EP EP93117517A patent/EP0595330B1/en not_active Expired - Lifetime
- 1993-10-28 DE DE69307098T patent/DE69307098T2/de not_active Expired - Fee Related
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| KR970005773B1 (ko) | 1997-04-19 |
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