JPH09191571A - 電源回路装置 - Google Patents
電源回路装置Info
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- JPH09191571A JPH09191571A JP8000134A JP13496A JPH09191571A JP H09191571 A JPH09191571 A JP H09191571A JP 8000134 A JP8000134 A JP 8000134A JP 13496 A JP13496 A JP 13496A JP H09191571 A JPH09191571 A JP H09191571A
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Abstract
(57)【要約】
【課題】 電源電圧立ち上がり時等に生じる負荷電流の
一時的な電流増大に対処して、電源回路装置の正常な起
動を図る。 【解決手段】 電源回路装置は、電源電圧Ｖｃｃをほぼ
２倍の電圧ＶＤＢに昇圧する昇圧回路１０と、昇圧電圧
ＶＤＢを一定電圧に調整する定電圧回路１１と、定電圧
回路１１の出力端子に接続の容量素子Ｃ３とを備え、定
電圧回路１１で調整した一定電圧で、負荷回路（ロジッ
ク・メモリ回路）１２に電源を供給する。また、レベル
シフト回路１４−１〜１４−４、第１導電型ＭＯＳ１
９、タイマ回路１６、ラッチ回路１７が設けられ、電源
電圧立ち上がり時に、ＭＯＳ１９をオフ状態として負荷
回路１２への電源供給を一旦停止し、タイマ回路１６が
タイムアップした所定時間経過後に、ＭＯＳ１９をオン
状態として負荷回路１２への電源供給を開始する。
一時的な電流増大に対処して、電源回路装置の正常な起
動を図る。 【解決手段】 電源回路装置は、電源電圧Ｖｃｃをほぼ
２倍の電圧ＶＤＢに昇圧する昇圧回路１０と、昇圧電圧
ＶＤＢを一定電圧に調整する定電圧回路１１と、定電圧
回路１１の出力端子に接続の容量素子Ｃ３とを備え、定
電圧回路１１で調整した一定電圧で、負荷回路（ロジッ
ク・メモリ回路）１２に電源を供給する。また、レベル
シフト回路１４−１〜１４−４、第１導電型ＭＯＳ１
９、タイマ回路１６、ラッチ回路１７が設けられ、電源
電圧立ち上がり時に、ＭＯＳ１９をオフ状態として負荷
回路１２への電源供給を一旦停止し、タイマ回路１６が
タイムアップした所定時間経過後に、ＭＯＳ１９をオン
状態として負荷回路１２への電源供給を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は携帯用電気機器に使
用される電源回路装置に係り、特に、ページャ、ヘッド
フォンステレオ、及びマイコンやシングルチップマイコ
ン半導体集積回路装置（ＬＳＩ）などに内蔵される電源
回路装置に関する。
用される電源回路装置に係り、特に、ページャ、ヘッド
フォンステレオ、及びマイコンやシングルチップマイコ
ン半導体集積回路装置（ＬＳＩ）などに内蔵される電源
回路装置に関する。
【０００２】
【従来の技術】従来、電源電圧の変動や雑音に対して安
定動作を図るため、もしくは低消費電力化を図るため
に、定電圧回路で構成される電源回路装置が使用されて
いる。そして、ロジック・メモリ回路は、そのような定
電圧回路の一定出力電圧により駆動される。しかし、ロ
ジック・メモリ回路の動作下限電圧を超えて（電池）電
圧が下がってくると、動作が停止するという問題がある
（電源電流供給能力があるにもかかわらず、電圧レベル
によって動作が停止する）。そのため、電源電圧を昇圧
する昇圧回路を設け、その昇圧回路の出力を定電圧回路
を介してメモリ・ロジック回路に供給することが行われ
ている。
定動作を図るため、もしくは低消費電力化を図るため
に、定電圧回路で構成される電源回路装置が使用されて
いる。そして、ロジック・メモリ回路は、そのような定
電圧回路の一定出力電圧により駆動される。しかし、ロ
ジック・メモリ回路の動作下限電圧を超えて（電池）電
圧が下がってくると、動作が停止するという問題がある
（電源電流供給能力があるにもかかわらず、電圧レベル
によって動作が停止する）。そのため、電源電圧を昇圧
する昇圧回路を設け、その昇圧回路の出力を定電圧回路
を介してメモリ・ロジック回路に供給することが行われ
ている。
【０００３】従来の電源回路装置の構成を図６に示す。
図６において、電源回路装置は昇圧回路１０、定電圧回
路１１、外部負荷（ロジック・メモリ）回路１２、クロ
ック発生回路１３、レベルシフト回路１４−１〜１４−
４、インバータ１５、及び外付け容量Ｃ１，Ｃ２，Ｃ３
から成っている。
図６において、電源回路装置は昇圧回路１０、定電圧回
路１１、外部負荷（ロジック・メモリ）回路１２、クロ
ック発生回路１３、レベルシフト回路１４−１〜１４−
４、インバータ１５、及び外付け容量Ｃ１，Ｃ２，Ｃ３
から成っている。
【０００４】昇圧回路１０は、発振（分周）クロックＰ
１，Ｐ２によるチャージポンプ動作によって電源電圧Ｖ
ｃｃを２倍に昇圧するもので、定電圧回路１１は、出力
電圧ＶＤＢを一定電圧ＶＲＥＧに調整するものである
（ＶＤＢ≧ＶＲＥＧ）。
１，Ｐ２によるチャージポンプ動作によって電源電圧Ｖ
ｃｃを２倍に昇圧するもので、定電圧回路１１は、出力
電圧ＶＤＢを一定電圧ＶＲＥＧに調整するものである
（ＶＤＢ≧ＶＲＥＧ）。
【０００５】定電圧回路１１は、例えば図７に示したよ
うに基準電圧源ＶＲＥＦ（電圧値ＶＲＥＦ）、差動増幅
器２５、デプレーション型ＮＭＯＳ（以下、ＮＤＭＯＳ
という）スイッチ２１、ラダー抵抗２２（抵抗値Ｒ
１）、２３（抵抗値Ｒ２）、ＮＭＯＳスイッチ２４から
構成されている。端子２７の電圧は差動増幅器２５のイ
ンバーティング入力端子に入力され、差動増幅器２５の
出力２６によりＮＤＭＯＳスイッチ２１のオン・オフ制
御、及び抵抗値の制御が行われ、これにより負帰還回路
が形成されている。端子２７の電圧は基準電圧ＶＲＥＦ
に一致するように負帰還がかかるので、出力電圧ＶＲＥ
Ｇは次式で表わされる。 ＶＲＥＧ＝ＶＲＥＦ・（Ｒ１＋Ｒ２）／Ｒ２ ……（１） 通常、基準電圧ＶＲＥＦはＮＭＰＯＳとＮＤＭＯＳのし
きい値電圧の絶対和によって生成される。ＮＭＯＳ２４
は定電圧回路未使用時、ゲート電極信号２８を“Ｌ”に
してラダー抵抗の直流パスをカットし低消費電力化を図
るために設けられている。
うに基準電圧源ＶＲＥＦ（電圧値ＶＲＥＦ）、差動増幅
器２５、デプレーション型ＮＭＯＳ（以下、ＮＤＭＯＳ
という）スイッチ２１、ラダー抵抗２２（抵抗値Ｒ
１）、２３（抵抗値Ｒ２）、ＮＭＯＳスイッチ２４から
構成されている。端子２７の電圧は差動増幅器２５のイ
ンバーティング入力端子に入力され、差動増幅器２５の
出力２６によりＮＤＭＯＳスイッチ２１のオン・オフ制
御、及び抵抗値の制御が行われ、これにより負帰還回路
が形成されている。端子２７の電圧は基準電圧ＶＲＥＦ
に一致するように負帰還がかかるので、出力電圧ＶＲＥ
Ｇは次式で表わされる。 ＶＲＥＧ＝ＶＲＥＦ・（Ｒ１＋Ｒ２）／Ｒ２ ……（１） 通常、基準電圧ＶＲＥＦはＮＭＰＯＳとＮＤＭＯＳのし
きい値電圧の絶対和によって生成される。ＮＭＯＳ２４
は定電圧回路未使用時、ゲート電極信号２８を“Ｌ”に
してラダー抵抗の直流パスをカットし低消費電力化を図
るために設けられている。
【０００６】昇圧回路の出力電圧ＶＤＢは電源電圧Ｖｃ
ｃのほぼ２倍になるが、昇圧回路１０の入出力側では電
力は等しいので、電源電流Ｉｃｃは昇圧回路（定電圧回
路）の出力電流ＩＤＢ（＝ＩＲＥＧ）のほぼ２倍になる
（Ｖｃｃ＊Ｉｃｃ＝ＶＲＥＧ＊ＩＤＢ，２Ｖｃｃ＝ＶＤ
Ｂ）。したがって、一定電圧ＶＲＥＧ、すなわち基準電
圧ＶＲＥＦは低消費電力化の観点からできるだけ下げる
ことが要求される。
ｃのほぼ２倍になるが、昇圧回路１０の入出力側では電
力は等しいので、電源電流Ｉｃｃは昇圧回路（定電圧回
路）の出力電流ＩＤＢ（＝ＩＲＥＧ）のほぼ２倍になる
（Ｖｃｃ＊Ｉｃｃ＝ＶＲＥＧ＊ＩＤＢ，２Ｖｃｃ＝ＶＤ
Ｂ）。したがって、一定電圧ＶＲＥＧ、すなわち基準電
圧ＶＲＥＦは低消費電力化の観点からできるだけ下げる
ことが要求される。
【０００７】なお、レベルシフト回路１４−１〜１４−
４は電圧レベルを高電圧レベルに変換するものであり、
その構成は図２に示してある。すなわち、インバータ１
５の出力(論理振幅レベルＶｃｃ）、クロックＰ１，Ｐ
２(論理振幅レベル：ＶＲＥＧ）をともに高電圧ＶＤＢ
振幅レベルに変換する機能を持つものである。レベルシ
フト回路１４−１〜１４−４の詳細については後述す
る。
４は電圧レベルを高電圧レベルに変換するものであり、
その構成は図２に示してある。すなわち、インバータ１
５の出力(論理振幅レベルＶｃｃ）、クロックＰ１，Ｐ
２(論理振幅レベル：ＶＲＥＧ）をともに高電圧ＶＤＢ
振幅レベルに変換する機能を持つものである。レベルシ
フト回路１４−１〜１４−４の詳細については後述す
る。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
電源回路装置では、負荷（ロジック・メモリ）回路を駆
動する場合、リセット期間及びリセット解除後電源電圧
が立ち上がるまでの間、負荷回路の内部論理ノードが不
確定（不定）のため電源電流が増加する傾向がある。こ
の傾向は、電源立ち上げ後に負荷回路のインピーダンス
が急変した場合にも同様に現われる。
電源回路装置では、負荷（ロジック・メモリ）回路を駆
動する場合、リセット期間及びリセット解除後電源電圧
が立ち上がるまでの間、負荷回路の内部論理ノードが不
確定（不定）のため電源電流が増加する傾向がある。こ
の傾向は、電源立ち上げ後に負荷回路のインピーダンス
が急変した場合にも同様に現われる。
【０００９】そして、負荷回路への電源電流が増加し
て、電源電流が電源回路装置定格電流ＩＲＥＧの最大値
を超えた場合、過負荷のため電源回路装置の出力電圧が
立ち上がらず、正常動作しなくなるという問題がある。
これは、電池電圧で駆動する場合電池寿命を低下させる
要因ともなっており、改善が求められている。
て、電源電流が電源回路装置定格電流ＩＲＥＧの最大値
を超えた場合、過負荷のため電源回路装置の出力電圧が
立ち上がらず、正常動作しなくなるという問題がある。
これは、電池電圧で駆動する場合電池寿命を低下させる
要因ともなっており、改善が求められている。
【００１０】本発明の目的は、電源電圧立ち上がり時
（昇圧起動がかけられたとき）、または外部負荷回路に
何らかの異常が発生した時に、負荷電流の一時的な電流
増大に対処可能な電源回路装置を提供することにある。
（昇圧起動がかけられたとき）、または外部負荷回路に
何らかの異常が発生した時に、負荷電流の一時的な電流
増大に対処可能な電源回路装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧した電圧を一定電圧に
調整する定電圧回路と、該定電圧回路の出力端子に接続
された容量素子とを備え、前記定電圧回路で調整した一
定電圧で、外部負荷回路に対して電源供給を行う電源回
路装置において、前記電源の立ち上げまたは前記外部負
荷回路での負荷急変によるリセット信号入力時に、前記
定電圧回路から前記外部負荷回路への電源供給を停止
し、リセット信号が解除された時に、前記定電圧回路か
ら前記外部負荷回路への電源供給を開始する制御手段を
設けたことを特徴としている。また、上記構成の電源回
路装置において、前記電源の立ち上げまたは前記外部負
荷回路での負荷急変によるリセット信号入力時に、前記
定電圧回路と前記外部負荷回路との電気的接続を切り離
し、リセット信号が解除された時に、前記定電圧回路と
前記外部負荷回路とを電気的に接続するよう制御手段を
構成しても良い。
に、本発明は、電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧した電圧を一定電圧に
調整する定電圧回路と、該定電圧回路の出力端子に接続
された容量素子とを備え、前記定電圧回路で調整した一
定電圧で、外部負荷回路に対して電源供給を行う電源回
路装置において、前記電源の立ち上げまたは前記外部負
荷回路での負荷急変によるリセット信号入力時に、前記
定電圧回路から前記外部負荷回路への電源供給を停止
し、リセット信号が解除された時に、前記定電圧回路か
ら前記外部負荷回路への電源供給を開始する制御手段を
設けたことを特徴としている。また、上記構成の電源回
路装置において、前記電源の立ち上げまたは前記外部負
荷回路での負荷急変によるリセット信号入力時に、前記
定電圧回路と前記外部負荷回路との電気的接続を切り離
し、リセット信号が解除された時に、前記定電圧回路と
前記外部負荷回路とを電気的に接続するよう制御手段を
構成しても良い。
【００１２】電源の立ち上げまたは外部負荷回路での負
荷急変によるリセット信号入力時に、定電圧回路から外
部負荷回路への電源供給を停止したり、または定電圧回
路と外部負荷回路との電気的接続を切り離すようにすれ
ば、定電圧回路は出力端子に外付けされた容量素子のみ
充電すれば良い。そして、容量素子への充電が完了した
時にリセット信号を解除するようにすれば、充電完了後
の容量素子が蓄電池として働き、容量素子の電荷と定電
圧回路出力によって負荷回路に電流が給電される。その
ため、より低電源電圧下においても電源回路装置は正常
な起動ができ、また負荷回路側で異常が起こった場合、
負荷電流の急増などによる電源回路装置への悪影響を防
止できる。
荷急変によるリセット信号入力時に、定電圧回路から外
部負荷回路への電源供給を停止したり、または定電圧回
路と外部負荷回路との電気的接続を切り離すようにすれ
ば、定電圧回路は出力端子に外付けされた容量素子のみ
充電すれば良い。そして、容量素子への充電が完了した
時にリセット信号を解除するようにすれば、充電完了後
の容量素子が蓄電池として働き、容量素子の電荷と定電
圧回路出力によって負荷回路に電流が給電される。その
ため、より低電源電圧下においても電源回路装置は正常
な起動ができ、また負荷回路側で異常が起こった場合、
負荷電流の急増などによる電源回路装置への悪影響を防
止できる。
【００１３】上記の制御手段は、リセット信号を入力と
し電圧レベル変換を行うレベルシフト回路と、定電圧回
路と外部負荷回路との間に設けられ、前記レベルシフト
回路からの出力信号によりオン状態またはオフ状態に駆
動されるＭＯＳスイッチと、を含んだものである。ＭＯ
Ｓスイッチは、第１導電型ＭＯＳスイッチまたは相補型
ＭＯＳ（ＣＭＯＳ）スイッチである。
し電圧レベル変換を行うレベルシフト回路と、定電圧回
路と外部負荷回路との間に設けられ、前記レベルシフト
回路からの出力信号によりオン状態またはオフ状態に駆
動されるＭＯＳスイッチと、を含んだものである。ＭＯ
Ｓスイッチは、第１導電型ＭＯＳスイッチまたは相補型
ＭＯＳ（ＣＭＯＳ）スイッチである。
【００１４】さらに、本発明は、電源と、該電源の電圧
を昇圧して出力する昇圧回路と、該昇圧回路で昇圧した
電圧を一定電圧に調整する定電圧回路と、該定電圧回路
の出力端子に接続された容量素子とを備え、前記定電圧
回路で調整した一定電圧で、外部負荷回路に対して電源
供給を行う電源回路装置において、前記電源の立ち上げ
時または前記外部負荷回路での負荷急変時に、前記定電
圧回路から前記負荷回路への電源供給を停止し、所定時
間経過後に前記定電圧回路から前記負荷回路への電源供
給を開始する制御手段を設けたことを特徴としている。
また、上記構成の電源回路装置において、前記電源の立
ち上げ時または前記外部負荷回路での負荷急変時に、前
記定電圧回路と前記負荷回路との電気的接続を切り離
し、所定時間経過後に前記定電圧回路と前記負荷回路と
を電気的に接続するよう制御手段を構成しても良い。
を昇圧して出力する昇圧回路と、該昇圧回路で昇圧した
電圧を一定電圧に調整する定電圧回路と、該定電圧回路
の出力端子に接続された容量素子とを備え、前記定電圧
回路で調整した一定電圧で、外部負荷回路に対して電源
供給を行う電源回路装置において、前記電源の立ち上げ
時または前記外部負荷回路での負荷急変時に、前記定電
圧回路から前記負荷回路への電源供給を停止し、所定時
間経過後に前記定電圧回路から前記負荷回路への電源供
給を開始する制御手段を設けたことを特徴としている。
また、上記構成の電源回路装置において、前記電源の立
ち上げ時または前記外部負荷回路での負荷急変時に、前
記定電圧回路と前記負荷回路との電気的接続を切り離
し、所定時間経過後に前記定電圧回路と前記負荷回路と
を電気的に接続するよう制御手段を構成しても良い。
【００１５】上記構成によれば、電源の立ち上げ時また
は前記外部負荷回路での負荷急変時に、定電圧回路から
外部負荷回路への電源供給を停止したり、または定電圧
回路と外部負荷回路との電気的接続を切り離す。これに
よって、定電圧回路は出力端子に外付けされた容量素子
のみ充電を行う。そして、所定時間（定電圧回路出力整
定時間に略等しい）が経過すると容量素子への充電が完
了するので容量素子が蓄電池として働き、容量素子の電
荷と定電圧回路出力によって負荷回路に電流が給電され
る。このように本構成でも、より低電源電圧下において
も電源回路装置は正常な起動ができ、また負荷回路側で
異常が起こった場合、負荷電流の急増などによる電源回
路装置への悪影響を防止できる。
は前記外部負荷回路での負荷急変時に、定電圧回路から
外部負荷回路への電源供給を停止したり、または定電圧
回路と外部負荷回路との電気的接続を切り離す。これに
よって、定電圧回路は出力端子に外付けされた容量素子
のみ充電を行う。そして、所定時間（定電圧回路出力整
定時間に略等しい）が経過すると容量素子への充電が完
了するので容量素子が蓄電池として働き、容量素子の電
荷と定電圧回路出力によって負荷回路に電流が給電され
る。このように本構成でも、より低電源電圧下において
も電源回路装置は正常な起動ができ、また負荷回路側で
異常が起こった場合、負荷電流の急増などによる電源回
路装置への悪影響を防止できる。
【００１６】上記の制御手段は、電源の立ち上げまたは
外部負荷回路での負荷急変と同時にカウントを開始する
タイマ回路と、定電圧回路と外部負荷回路との間に設け
られ、電源の立ち上げ時または外部負荷回路での負荷急
変時にオフ状態に、所定時間経過後に前記タイマ回路か
ら出力される信号によりオン状態に駆動されるＭＯＳス
イッチとを含んでだものである。ＭＯＳスイッチは、第
１導電型ＭＯＳスイッチまたは相補型ＭＯＳ（ＣＭＯ
Ｓ）スイッチである。
外部負荷回路での負荷急変と同時にカウントを開始する
タイマ回路と、定電圧回路と外部負荷回路との間に設け
られ、電源の立ち上げ時または外部負荷回路での負荷急
変時にオフ状態に、所定時間経過後に前記タイマ回路か
ら出力される信号によりオン状態に駆動されるＭＯＳス
イッチとを含んでだものである。ＭＯＳスイッチは、第
１導電型ＭＯＳスイッチまたは相補型ＭＯＳ（ＣＭＯ
Ｓ）スイッチである。
【００１７】また、本発明のマイコンチップは、上述し
た電源回路装置のいずれかを内蔵したことを特徴として
いる。
た電源回路装置のいずれかを内蔵したことを特徴として
いる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図面にお
いて、従来技術と同一の箇所には同一の符号を記すこと
とする。 （第１の実施の形態）図１は、本発明に係る第１の実施
の形態による電源回路装置のブロック図である。本実施
の形態による電源回路装置は、クロック発生回路１３、
昇圧回路１０、定電圧回路１１、レベルシフト回路１４
−１〜１４−４、インバータ１５、容量素子Ｃ１，Ｃ
２，Ｃ３、負荷回路１２、タイマ回路１６、ラッチ回路
１７、第１導電型ＭＯＳトランジスタ（以下、単に第１
導電型ＭＯＳという）１９から成っている。また、昇圧
回路１０はチャージポンプ回路１０Ｄと入出力短絡用第
１導電型ＭＯＳトランジスタ１８から成っている。な
お、本実施の形態においては、レベルシフト回路１４−
１〜１４−４、タイマ回路１６、ラッチ回路１７、及び
第１導電型ＭＯＳ１９が制御手段を構成している。
て図面を参照しながら詳細に説明する。なお、図面にお
いて、従来技術と同一の箇所には同一の符号を記すこと
とする。 （第１の実施の形態）図１は、本発明に係る第１の実施
の形態による電源回路装置のブロック図である。本実施
の形態による電源回路装置は、クロック発生回路１３、
昇圧回路１０、定電圧回路１１、レベルシフト回路１４
−１〜１４−４、インバータ１５、容量素子Ｃ１，Ｃ
２，Ｃ３、負荷回路１２、タイマ回路１６、ラッチ回路
１７、第１導電型ＭＯＳトランジスタ（以下、単に第１
導電型ＭＯＳという）１９から成っている。また、昇圧
回路１０はチャージポンプ回路１０Ｄと入出力短絡用第
１導電型ＭＯＳトランジスタ１８から成っている。な
お、本実施の形態においては、レベルシフト回路１４−
１〜１４−４、タイマ回路１６、ラッチ回路１７、及び
第１導電型ＭＯＳ１９が制御手段を構成している。
【００１９】ここで、レベルシフト回路１４−１〜１４
−４は図２のように構成されている。図２に示したレベ
ルシフト回路は、低電圧Ｖ１を高電圧Ｖ２に変換するも
ので、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳとい
う）３０〜３４、ＮＭＯＳトランジスタ（以下、単にＮ
ＭＯＳという）３２，３５、及びＣＭＯＳインバータ３
６〜３９で構成されている。ＣＭＯＳインバータ３８，
３９の電源電圧は電圧Ｖ２が供給される。入力電圧ＩＮ
が“Ｈ”（振幅Ｖ１）レベルの場合、端子４２は“Ｌ”
（接地）レベルに、端子４３は“Ｈ”（振幅Ｖ１）レベ
ルになる。そして、ＰＭＯＳ３０とＮＭＯＳ３５はオン
状態に、ＰＭＯＳ３３とＮＭＯＳ３２はオフ状態にな
る。これによって、端子４０及びＰＭＯＳ３１のゲート
電極電圧は“Ｌ”方向にシフトし、ＰＭＯＳ３１がオン
状態になるので、高電圧Ｖ２はＰＭＯＳ３０，３１を介
して端子４１に伝達される。
−４は図２のように構成されている。図２に示したレベ
ルシフト回路は、低電圧Ｖ１を高電圧Ｖ２に変換するも
ので、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳとい
う）３０〜３４、ＮＭＯＳトランジスタ（以下、単にＮ
ＭＯＳという）３２，３５、及びＣＭＯＳインバータ３
６〜３９で構成されている。ＣＭＯＳインバータ３８，
３９の電源電圧は電圧Ｖ２が供給される。入力電圧ＩＮ
が“Ｈ”（振幅Ｖ１）レベルの場合、端子４２は“Ｌ”
（接地）レベルに、端子４３は“Ｈ”（振幅Ｖ１）レベ
ルになる。そして、ＰＭＯＳ３０とＮＭＯＳ３５はオン
状態に、ＰＭＯＳ３３とＮＭＯＳ３２はオフ状態にな
る。これによって、端子４０及びＰＭＯＳ３１のゲート
電極電圧は“Ｌ”方向にシフトし、ＰＭＯＳ３１がオン
状態になるので、高電圧Ｖ２はＰＭＯＳ３０，３１を介
して端子４１に伝達される。
【００２０】端子４１の電圧はＰＭＯＳ３４のゲート電
極にも入力されており、ＰＭＯＳ３４がオフ状態にな
る。これによって、端子４０の電圧はほとんど“Ｌ”に
なり、ＣＭＯＳインバータ３８，３９の出力である、Ｏ
ＵＴとＯＵＴＢにはそれぞれ“Ｈ”（振幅Ｖ２）及び
“Ｌ”（接地電位）が伝達される。また、入力電圧ＩＮ
が“Ｌ”（接地電位）の場合は、上記と対照的動作を行
う。このようにして入力信号ＩＮの電圧振幅はＶ１から
Ｖ２に変換される。
極にも入力されており、ＰＭＯＳ３４がオフ状態にな
る。これによって、端子４０の電圧はほとんど“Ｌ”に
なり、ＣＭＯＳインバータ３８，３９の出力である、Ｏ
ＵＴとＯＵＴＢにはそれぞれ“Ｈ”（振幅Ｖ２）及び
“Ｌ”（接地電位）が伝達される。また、入力電圧ＩＮ
が“Ｌ”（接地電位）の場合は、上記と対照的動作を行
う。このようにして入力信号ＩＮの電圧振幅はＶ１から
Ｖ２に変換される。
【００２１】次に、図１に示した電源回路装置の動作に
ついて説明する。まず、リセット信号ＲＳＴが“Ｈ”に
なると電源電圧Ｖｃｃと昇圧回路１０の出力端子は第１
導電型ＭＯＳ１８がオン状態になるため短絡され、出力
電圧ＶＤＢはほぼＶｃｃレベルになる。同時にクロック
発生回路１３が発振を開始し、２相クロックＰ１，Ｐ２
を発生する。昇圧回路１０はレベルシフト回路１４−
２，１４−３を介して２相クロックＰ１，Ｐ２によって
駆動され、リセット解除後もチャージポンプ動作を継続
し昇圧電圧ＶＤＢはほぼ２Ｖｃｃになり、定電圧回路１
１からは一定電圧ＶＲＥＧが出力される。以後、定常状
態では各レベルシフトの入出力電圧は確定しており安定
な動作を行う。また、定電圧回路１１の出力端子には容
量Ｃ３が接地電位との間に接続されており、蓄電池とし
て働くため電圧ＶＲＥＧは安定している。なお、容量素
子Ｃ１，Ｃ２は昇圧回路１０がチャージポンプ動作を行
うための外付け容量である。
ついて説明する。まず、リセット信号ＲＳＴが“Ｈ”に
なると電源電圧Ｖｃｃと昇圧回路１０の出力端子は第１
導電型ＭＯＳ１８がオン状態になるため短絡され、出力
電圧ＶＤＢはほぼＶｃｃレベルになる。同時にクロック
発生回路１３が発振を開始し、２相クロックＰ１，Ｐ２
を発生する。昇圧回路１０はレベルシフト回路１４−
２，１４−３を介して２相クロックＰ１，Ｐ２によって
駆動され、リセット解除後もチャージポンプ動作を継続
し昇圧電圧ＶＤＢはほぼ２Ｖｃｃになり、定電圧回路１
１からは一定電圧ＶＲＥＧが出力される。以後、定常状
態では各レベルシフトの入出力電圧は確定しており安定
な動作を行う。また、定電圧回路１１の出力端子には容
量Ｃ３が接地電位との間に接続されており、蓄電池とし
て働くため電圧ＶＲＥＧは安定している。なお、容量素
子Ｃ１，Ｃ２は昇圧回路１０がチャージポンプ動作を行
うための外付け容量である。
【００２２】ここで、制御手段の動作について説明す
る。レベルシフト回路１４−１では、ノンインバーティ
ング出力ＲＥＳ１Ｎ、インバーティング出力ＲＥＳ１は
バッファを介せずそれぞれ端子４１，４０（図２参照）
から直接取り出される（他のレベルシフト回路１４−２
〜１４−４ではバッファを介した出力端子、すなわちＯ
ＵＴ，ＯＵＴＢからそれぞれ取り出される）。リセット
信号ＲＳＴが（“Ｈ”）印加されると、出力信号ＲＥＳ
１Ｎは“Ｌ”になるので昇圧回路出力ＶＤＢはＶｃｃに
短絡され、負荷回路１２はリセット状態になる。また、
出力信号ＲＥＳ１は“Ｈ”（ＶＤＢレベル）になるので
ラッチ回路１７はセットされ、ＰＭＯＳ１９はオフ状態
になる。同時に、クロックＰ２がタイマ回路１６に入力
され、設定タイマ時間値経過後タイマ回路１６からの出
力によってラッチ回路１７はリセットされ、ＰＭＯＳ１
９はオン状態になる。
る。レベルシフト回路１４−１では、ノンインバーティ
ング出力ＲＥＳ１Ｎ、インバーティング出力ＲＥＳ１は
バッファを介せずそれぞれ端子４１，４０（図２参照）
から直接取り出される（他のレベルシフト回路１４−２
〜１４−４ではバッファを介した出力端子、すなわちＯ
ＵＴ，ＯＵＴＢからそれぞれ取り出される）。リセット
信号ＲＳＴが（“Ｈ”）印加されると、出力信号ＲＥＳ
１Ｎは“Ｌ”になるので昇圧回路出力ＶＤＢはＶｃｃに
短絡され、負荷回路１２はリセット状態になる。また、
出力信号ＲＥＳ１は“Ｈ”（ＶＤＢレベル）になるので
ラッチ回路１７はセットされ、ＰＭＯＳ１９はオフ状態
になる。同時に、クロックＰ２がタイマ回路１６に入力
され、設定タイマ時間値経過後タイマ回路１６からの出
力によってラッチ回路１７はリセットされ、ＰＭＯＳ１
９はオン状態になる。
【００２３】本実施の形態では、システムリセット信号
印加と同時に定電圧回路１１から負荷回路１２への電流
給電が停止し、タイマ値によって給電停止解除の時刻を
自由に設定することができるという利点がある。
印加と同時に定電圧回路１１から負荷回路１２への電流
給電が停止し、タイマ値によって給電停止解除の時刻を
自由に設定することができるという利点がある。
【００２４】また、本実施の形態では、電源立ち上げ時
やシステムリセット時のリセット信号ＲＳＴが入力され
た場合について説明したが、この他に、異常発生やモー
ド切り替えなどによる負荷回路の過負荷または負荷急変
時に対しても、リセット信号の変わりに、異常検出信号
またはモード切り替え信号を使えば容易に対応できるこ
とは明らかである。なお、以下の説明においても、便宜
上すべて電源立ち上げ時やシステムリセット時を例にす
るが、負荷回路の過負荷または負荷急変時に対しても適
用できることは勿論である。
やシステムリセット時のリセット信号ＲＳＴが入力され
た場合について説明したが、この他に、異常発生やモー
ド切り替えなどによる負荷回路の過負荷または負荷急変
時に対しても、リセット信号の変わりに、異常検出信号
またはモード切り替え信号を使えば容易に対応できるこ
とは明らかである。なお、以下の説明においても、便宜
上すべて電源立ち上げ時やシステムリセット時を例にす
るが、負荷回路の過負荷または負荷急変時に対しても適
用できることは勿論である。
【００２５】（第２の実施の形態）図３は本発明の第２
の実施の形態を示している。本実施の形態が第１の実施
の形態と異なっている点について説明する。本実施の形
態では、レベルシフト回路１４−５、及びＣＭＯＳスイ
ッチを構成するＰＭＯＳ１９とＮＭＯＳ４５が設けられ
ている。本実施の形態においては、レベルシフト回路１
４−１〜１４−５、ＰＭＯＳ１９及びＮＭＯＳ４５が制
御手段を構成している。
の実施の形態を示している。本実施の形態が第１の実施
の形態と異なっている点について説明する。本実施の形
態では、レベルシフト回路１４−５、及びＣＭＯＳスイ
ッチを構成するＰＭＯＳ１９とＮＭＯＳ４５が設けられ
ている。本実施の形態においては、レベルシフト回路１
４−１〜１４−５、ＰＭＯＳ１９及びＮＭＯＳ４５が制
御手段を構成している。
【００２６】システムリセット信号ＲＳＴが（“Ｈ”）
印加されると、レベルシフト出力信号ＲＥＳ１Ｎ，ＲＥ
Ｓ１Ｐがそれぞれ“Ｌ”，“Ｈ”になるので、上記ＣＭ
ＯＳスイッチはオフ状態となり、負荷回路１２への給電
を停止する。同時に、レベルシフト回路１４−５の出力
ＲＥＳＮも“Ｌ”になるので負荷回路１２はリセット状
態になる。リセット信号ＲＳＴが解除（“Ｌ”）される
と、信号ＲＥＳ１Ｎ，ＲＥＳＮ，ＲＥＳ１Ｐはそれぞれ
“Ｈ”，“Ｈ”，“Ｌ”になるので、上記ＣＭＯＳスイ
ッチはオン状態となり、負荷回路１２は通常動作モード
に復帰する。
印加されると、レベルシフト出力信号ＲＥＳ１Ｎ，ＲＥ
Ｓ１Ｐがそれぞれ“Ｌ”，“Ｈ”になるので、上記ＣＭ
ＯＳスイッチはオフ状態となり、負荷回路１２への給電
を停止する。同時に、レベルシフト回路１４−５の出力
ＲＥＳＮも“Ｌ”になるので負荷回路１２はリセット状
態になる。リセット信号ＲＳＴが解除（“Ｌ”）される
と、信号ＲＥＳ１Ｎ，ＲＥＳＮ，ＲＥＳ１Ｐはそれぞれ
“Ｈ”，“Ｈ”，“Ｌ”になるので、上記ＣＭＯＳスイ
ッチはオン状態となり、負荷回路１２は通常動作モード
に復帰する。
【００２７】本実施の形態では、リセット期間のみ電流
給電が停止する。また、電流給電制御用スイッチがＣＭ
ＯＳで構成されているためにオン抵抗が小さく、低電圧
においても給電能力の低下が少ないという利点がある。
給電が停止する。また、電流給電制御用スイッチがＣＭ
ＯＳで構成されているためにオン抵抗が小さく、低電圧
においても給電能力の低下が少ないという利点がある。
【００２８】（第３の実施の形態）図４は本発明の第３
の実施の形態を示している。本実施の形態も、第２の実
施の形態と同じように、ＰＭＯＳ１９とＮＭＯＳ４５か
ら成るＣＭＯＳスイッチが設けられている。さらに本実
施の形態では、ラッチ回路１７，４７とタイマ回路１６
が追加されている。本実施の形態においては、レベルシ
フト回路１４−１〜１４−４、タイマ回路１６、ラッチ
回路１７，４７、ＰＭＯＳ１９及びＮＭＯＳ４５が制御
手段を構成している。
の実施の形態を示している。本実施の形態も、第２の実
施の形態と同じように、ＰＭＯＳ１９とＮＭＯＳ４５か
ら成るＣＭＯＳスイッチが設けられている。さらに本実
施の形態では、ラッチ回路１７，４７とタイマ回路１６
が追加されている。本実施の形態においては、レベルシ
フト回路１４−１〜１４−４、タイマ回路１６、ラッチ
回路１７，４７、ＰＭＯＳ１９及びＮＭＯＳ４５が制御
手段を構成している。
【００２９】リセット信号ＲＳＴが（“Ｈ”）印加され
ると、レベルシフト出力ＲＥＳ１は“Ｈ”になるので、
ラッチ回路１７，４７はそれぞれセット、リセットさ
れ、ＰＭＯＳ１９及びＮＭＯＳ４５はともにオフ状態に
なる。同時に、ＲＥＳ１Ｎも“Ｌ”になるので負荷回路
１２はリセット状態になる。
ると、レベルシフト出力ＲＥＳ１は“Ｈ”になるので、
ラッチ回路１７，４７はそれぞれセット、リセットさ
れ、ＰＭＯＳ１９及びＮＭＯＳ４５はともにオフ状態に
なる。同時に、ＲＥＳ１Ｎも“Ｌ”になるので負荷回路
１２はリセット状態になる。
【００３０】一方、レベルシフト回路１４−３の出力
（クロックＰ２のレベル変換出力）によりタイマ回路１
６は起動し、そのタイムアップ出力によりラッチ回路１
７，４７はそれぞれリセット、セットされる。これによ
り、ＣＭＯＳスイッチはオン状態になり、また信号ＲＥ
Ｓ１Ｎは“Ｈ”になるので負荷回路１２は通常動作モー
ドに復帰する。
（クロックＰ２のレベル変換出力）によりタイマ回路１
６は起動し、そのタイムアップ出力によりラッチ回路１
７，４７はそれぞれリセット、セットされる。これによ
り、ＣＭＯＳスイッチはオン状態になり、また信号ＲＥ
Ｓ１Ｎは“Ｈ”になるので負荷回路１２は通常動作モー
ドに復帰する。
【００３１】本実施の形態では、リセット信号の印加と
同時に負荷回路への電流給電が停止するが、電流給電停
止の解除はタイマ回路１６のタイマ値によって自由に変
更することができるという利点がある。
同時に負荷回路への電流給電が停止するが、電流給電停
止の解除はタイマ回路１６のタイマ値によって自由に変
更することができるという利点がある。
【００３２】（第４の実施の形態）図５は本発明の第４
の実施の形態を示している。本実施の形態は、第１〜第
３の実施の形態で説明した電源回路装置をマイコンチッ
プに応用したものである。すなわち、シングルマイコン
チップ５８は、通常の論理演算装置（ＣＰＵ）５０，リ
ードオンメモリ（ＲＯＭ）５１、リード／ライトメモリ
ＲＡＭ５２、入出力ブロック５４，５５の他に、昇圧回
路１０、定電圧回路１１及び電源供給制御回路６０から
なる電源回路ブロックＶＧＲから構成される。なお、電
源供給制御回路６０は、ＭＯＳスイッチとそのＭＯＳス
イッチのオン・オフを制御する回路（タイマ回路やラッ
チ回路等）で構成されている。
の実施の形態を示している。本実施の形態は、第１〜第
３の実施の形態で説明した電源回路装置をマイコンチッ
プに応用したものである。すなわち、シングルマイコン
チップ５８は、通常の論理演算装置（ＣＰＵ）５０，リ
ードオンメモリ（ＲＯＭ）５１、リード／ライトメモリ
ＲＡＭ５２、入出力ブロック５４，５５の他に、昇圧回
路１０、定電圧回路１１及び電源供給制御回路６０から
なる電源回路ブロックＶＧＲから構成される。なお、電
源供給制御回路６０は、ＭＯＳスイッチとそのＭＯＳス
イッチのオン・オフを制御する回路（タイマ回路やラッ
チ回路等）で構成されている。
【００３３】入出力ブロック５４，５５は入出力バッフ
ァ群からなり、内部バス５３その他の内部ノード信号を
外部ピン５６，５７へ出力し、また外部ピン５６，５７
から入力される外部入力信号をレベル変換してチップ内
部へ伝達するものである。ＣＰＵ５０、ＲＯＭ５１、Ｒ
ＡＭ５２はデータバス５３により接続されている。そし
て、ＣＰＵ５０からのアドレス信号５９によりＲＯＭ５
１のデータ、すなわち命令プログラムコードが読み出さ
れ、ＣＰＵ５０はその命令プログラムコードにより決め
られた演算処理を行う。電源回路ブロックＶＲＧにおい
てＣ１，Ｃ２は昇圧用容量素子で、外部ピンＶＴ，ＶＴ
Ｔ，ＶＤＢに外付けされる。また、電源回路ブロックＶ
ＲＧには外部ピン６１からリセット信号ＲＳＴが入力さ
れるようになっている。
ァ群からなり、内部バス５３その他の内部ノード信号を
外部ピン５６，５７へ出力し、また外部ピン５６，５７
から入力される外部入力信号をレベル変換してチップ内
部へ伝達するものである。ＣＰＵ５０、ＲＯＭ５１、Ｒ
ＡＭ５２はデータバス５３により接続されている。そし
て、ＣＰＵ５０からのアドレス信号５９によりＲＯＭ５
１のデータ、すなわち命令プログラムコードが読み出さ
れ、ＣＰＵ５０はその命令プログラムコードにより決め
られた演算処理を行う。電源回路ブロックＶＲＧにおい
てＣ１，Ｃ２は昇圧用容量素子で、外部ピンＶＴ，ＶＴ
Ｔ，ＶＤＢに外付けされる。また、電源回路ブロックＶ
ＲＧには外部ピン６１からリセット信号ＲＳＴが入力さ
れるようになっている。
【００３４】電源回路ブロックＶＲＧは図１，３，４に
て示したものと同一物であり、定電圧出力電圧ＶＲＥＧ
はＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力ブ
ロック５４，５５の電源電圧として供給される。チップ
電源電圧Ｖｃｃ（電池電圧）は１.５〜０.９Ｖの低電圧
でも昇圧回路１０により昇圧され、さらに定電圧回路１
１により電圧調整されるので、電池の終止電圧近くまで
Ｖｃｃ電圧が低下してきても、チップ内部回路はそれ以
上の電圧で駆動されることになり、低電圧・低消費電力
化動作が実現できる。そして、外部ピン６１からリセッ
ト信号ＲＳＴが入力されたとき、電源供給制御回路６０
は、ＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力
ブロック５４，５５から成る負荷回路への電源供給を停
止し、リセット信号ＲＳＴが解除されたときに、負荷回
路への電源供給を開始する。
て示したものと同一物であり、定電圧出力電圧ＶＲＥＧ
はＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力ブ
ロック５４，５５の電源電圧として供給される。チップ
電源電圧Ｖｃｃ（電池電圧）は１.５〜０.９Ｖの低電圧
でも昇圧回路１０により昇圧され、さらに定電圧回路１
１により電圧調整されるので、電池の終止電圧近くまで
Ｖｃｃ電圧が低下してきても、チップ内部回路はそれ以
上の電圧で駆動されることになり、低電圧・低消費電力
化動作が実現できる。そして、外部ピン６１からリセッ
ト信号ＲＳＴが入力されたとき、電源供給制御回路６０
は、ＣＰＵ５０、ＲＯＭ５１、ＲＡＭ５２、及び入出力
ブロック５４，５５から成る負荷回路への電源供給を停
止し、リセット信号ＲＳＴが解除されたときに、負荷回
路への電源供給を開始する。
【００３５】なお、本発明は本実施の形態に限定される
ことはなく、例えば、電流を特に多く要する、入出力ブ
ロックの電源をチップＶｃｃ電源電圧から共通に取り出
すバリエーションも考えられることは明らかである。
ことはなく、例えば、電流を特に多く要する、入出力ブ
ロックの電源をチップＶｃｃ電源電圧から共通に取り出
すバリエーションも考えられることは明らかである。
【００３６】本実施例では容量が外付けであり、チップ
面積増加は昇圧回路と定電圧回路に限定される特徴があ
る（０.１〜０.４ｕＦの容量を集積回路で実現すると大
きな面積を必要とする）。
面積増加は昇圧回路と定電圧回路に限定される特徴があ
る（０.１〜０.４ｕＦの容量を集積回路で実現すると大
きな面積を必要とする）。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
電源の立ち上げ時または外部負荷回路での負荷急変時
に、定電圧回路から外部負荷への電源供給の停止（もし
くは定電圧回路と外部負荷との電気的接続の切り離し）
が行われ、定電圧回路出力電圧がほぼ定格レベルに達し
た後に、定電圧回路から外部負荷への電源供給の開始
（もしくは定電圧回路と外部負荷との電気的接続）が行
われるので、より低電圧の下でも電源回路装置は正常に
起動が可能となる。また低電圧の下でも起動可能である
から、低消費電力の電源回路装置を実現できる。
電源の立ち上げ時または外部負荷回路での負荷急変時
に、定電圧回路から外部負荷への電源供給の停止（もし
くは定電圧回路と外部負荷との電気的接続の切り離し）
が行われ、定電圧回路出力電圧がほぼ定格レベルに達し
た後に、定電圧回路から外部負荷への電源供給の開始
（もしくは定電圧回路と外部負荷との電気的接続）が行
われるので、より低電圧の下でも電源回路装置は正常に
起動が可能となる。また低電圧の下でも起動可能である
から、低消費電力の電源回路装置を実現できる。
【図１】本発明の第１の実施の形態による電源回路装置
の回路ブロック図である。
の回路ブロック図である。
【図２】レベルシフト回路の回路図である。
【図３】本発明の第２の実施の形態による電源回路装置
の回路ブロック図である。
の回路ブロック図である。
【図４】本発明の第３の実施の形態による電源回路装置
の回路ブロック図である。
の回路ブロック図である。
【図５】本発明の第４の実施例の形態によるマイコンチ
ップの回路ブロック図である。
ップの回路ブロック図である。
【図６】従来の電源回路装置の回路ブロック図である。
【図７】定電圧回路の回路図である。
１０ 昇圧回路 １０Ｄ チャージポンプ回路 １１ 定電圧回路 １２ 負荷回路（ロジック・メモリ回路） １３ クロック発生回路 １４−１〜１４−５ レベルシフト回路 １６ タイマ回路 １７，４７ ラッチ回路 １８，１９ ＰＭＯＳ ２１ ＮＤＭＯＳ ２２，２３ ラダー抵抗 ２５ 演算増幅器 ４５ ＮＭＯＳ ５０ ＣＰＵ ５１ ＲＯＭ ５２ ＲＡＭ ５３ 内部バス ５４，５５ 入出力ブロック ６０ 電源供給制御回路 Ｃ１，Ｃ２，Ｃ３ 容量素子 Ｖｃｃ 電源電圧 ＶＲＥＦ 基準電圧源 ＶＤＢ 昇圧電圧 ＶＲＥＧ 定電圧回路出力電圧 ＶＲＧ 電源回路ブロック
Claims (10)
- 【請求項１】 電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧した電圧を一定電圧に
調整する定電圧回路と、該定電圧回路の出力端子に接続
された容量素子とを備え、前記定電圧回路で調整した一
定電圧で、外部負荷回路に対して電源供給を行う電源回
路装置において、 前記電源の立ち上げまたは前記外部負荷回路での負荷急
変によるリセット信号入力時に、前記定電圧回路から前
記外部負荷回路への電源供給を停止し、リセット信号が
解除された時に、前記定電圧回路から前記外部負荷回路
への電源供給を開始する制御手段を設けたことを特徴と
する電源回路装置。 - 【請求項２】 電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧した電圧を一定電圧に
調整する定電圧回路と、該定電圧回路の出力端子に接続
された容量素子とを備え、前記定電圧回路で調整した一
定電圧で、外部負荷回路に対して電源供給を行う電源回
路装置において、 前記電源の立ち上げまたは前記外部負荷回路での負荷急
変によるリセット信号入力時に、前記定電圧回路と前記
外部負荷回路との電気的接続を切り離し、リセット信号
が解除された時に、前記定電圧回路と前記外部負荷回路
とを電気的に接続する制御手段を設けたことを特徴とす
る電源回路装置。 - 【請求項３】 請求項１又は２に記載の電源回路装置に
おいて、 前記制御手段は、リセット信号を入力とし電圧レベル変
換を行うレベルシフト回路と、前記定電圧回路と前記外
部負荷回路との間に設けられ、前記レベルシフト回路か
らの出力信号によりオン状態またはオフ状態に駆動され
るＭＯＳスイッチと、を含むことを特徴とする電源回路
装置。 - 【請求項４】 電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧した電圧を一定電圧に
調整する定電圧回路と、該定電圧回路の出力端子に接続
された容量素子とを備え、前記定電圧回路で調整した一
定電圧で、外部負荷回路に対して電源供給を行う電源回
路装置において、 前記電源の立ち上げ時または前記外部負荷回路での負荷
急変時に、前記定電圧回路から前記負荷回路への電源供
給を停止し、所定時間経過後に前記定電圧回路から前記
負荷回路への電源供給を開始する制御手段を設けたこと
を特徴とする電源回路装置。 - 【請求項５】 電源と、該電源の電圧を昇圧して出力す
る昇圧回路と、該昇圧回路で昇圧した電圧を一定電圧に
調整する定電圧回路と、該定電圧回路の出力端子に接続
された容量素子とを備え、前記定電圧回路で調整した一
定電圧で、外部負荷回路に対して電源供給を行う電源回
路装置において、 前記電源の立ち上げ時または前記外部負荷回路での負荷
急変時に、前記定電圧回路と前記負荷回路との電気的接
続を切り離し、所定時間経過後に前記定電圧回路と前記
負荷回路とを電気的に接続する制御手段を設けたことを
特徴とする電源回路装置。 - 【請求項６】 請求項４又は５に記載の電源回路装置に
おいて、 前記所定時間は、前記定電圧回路の出力整定時間に略等
しいことを特徴とする電源回路装置。 - 【請求項７】 請求項４又は５に記載の電源回路装置に
おいて、 前記制御手段は、前記電源の立ち上げまたは前記外部負
荷回路での負荷急変と同時にカウントを開始するタイマ
回路と、前記定電圧回路と前記外部負荷回路との間に設
けられ、前記電源の立ち上げ時または前記外部負荷回路
での負荷急変時にオフ状態に、所定時間経過後に前記タ
イマ回路から出力される信号によりオン状態に駆動され
るＭＯＳスイッチと、を含むことを特徴とする電源回路
装置。 - 【請求項８】 請求項３又は７に記載の電源回路装置に
おいて、 前記ＭＯＳスイッチは、第１導電型ＭＯＳスイッチであ
ることを特徴とする電源回路装置。 - 【請求項９】 請求項３又は７に記載の電源回路装置に
おいて、 前記ＭＯＳスイッチは、相補型ＭＯＳ（ＣＭＯＳ）スイ
ッチであることを特徴とする電源回路装置。 - 【請求項１０】 請求項１〜９のいずれかに記載の電源
回路装置を内蔵したことを特徴とするマイコンチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00013496A JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00013496A JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191571A true JPH09191571A (ja) | 1997-07-22 |
| JP3314226B2 JP3314226B2 (ja) | 2002-08-12 |
Family
ID=11465569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00013496A Expired - Fee Related JP3314226B2 (ja) | 1996-01-05 | 1996-01-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314226B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003284334A (ja) * | 2002-03-20 | 2003-10-03 | Sanyo Electric Co Ltd | 基準電圧発生回路およびそれを用いたバッテリ充電回路 |
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-
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- 1996-01-05 JP JP00013496A patent/JP3314226B2/ja not_active Expired - Fee Related
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