JP3529909B2

JP3529909B2 - 電源回路装置及びこの電源回路装置を内蔵したマイクロプロセッサ

Info

Publication number: JP3529909B2
Application number: JP22811595A
Authority: JP
Inventors: 茂雄久保木; 好則厚綿; 芳文坂口; 健司沢田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-09-05
Filing date: 1995-09-05
Publication date: 2004-05-24
Anticipated expiration: 2015-09-05
Also published as: JPH0973326A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、携帯用電気機器など、
電池をエネルギー源とする電源回路装置に係り、特にペ
ージャ、ヘッドホンステレオ、及びマイクロプロセッサ
やシングルチップマイクロプロセッサ半導体集積回路装
置(ＬＳＩ)などに内蔵されて使用されるのに好適な電源
回路装置に関する。

【０００２】

【従来の技術】電池をエネルギー源とする電源回路装置
では、電源電圧の変動や雑音に対して安定動作を図るた
め、通常、定電圧回路で構成される電源回路装置が使用
され、負荷となるロジック回路やメモリ回路は、該定電
圧回路から出力される一定の電圧により駆動されるよう
になつている。

【０００３】しかして、この場合、電源となる電池の電
圧が、ロジック回路やメモリ回路の動作下限電圧以下に
まで下がってくると、まだ電池にはエネルギーが残って
いて電流供給能力があるにもかかわらず、動作が停止し
てしまう。そこで、昇圧回路を用い、電池の電圧を昇圧
してから定電圧回路に入力させることにより、電池のエ
ネルギーを更に充分に利用できるようにした電源回路装
置が従来から提案されており、以下、その一例につい
て、図２により説明すると、この図２に示す従来の電源
回路装置は、昇圧回路１０と定電圧回路１１、クロック
発生回路１３で構成され、ロジック、メモリ回路(負荷
回路)１２に安定化された電圧が供給されるようにした
ものである。

【０００４】昇圧回路１０はスイッチング素子を備え、
クロック発生回路１３から供給されるクロックＤＣＬＫ
によりチャージポンプ動作を行い、これにより電池から
供給されている電源電圧Ｖcc を昇圧し、電源電圧Ｖcc
の２倍の電圧を有する出力電圧Ｖ_DB を発生する働きを
する。定電圧回路１１は、出力電圧Ｖ_DB を一定電圧Ｖ
_REGに調整して出力する働きをするもので、例えば図３
に示すように、基準電圧源Ｖ_REF(電圧値Ｖ_REF)と差動増
幅器１８、デプレッション型ＮＭＯＳ(以後ＮＤＭＯＳ
と記す)スイッチ１９、ラダー抵抗２０(抵抗値Ｒ₁)、２
１(抵抗値Ｒ₂)、ＮＭＯＳスイッチ２２とで構成された
ものである。抵抗２０と２１の間の接続点Ａの電圧は差
動増幅器１８の反転入力端子に入力され、差動増幅器１
８の出力ＢによりＮＤＭＯＳ１９のオン・オフの制御と
抵抗値の制御が行われることにより負帰還回路が形成さ
れ、これにより接続点Ａの電圧が基準電圧Ｖ_REFに一致
するように負帰還が掛り、この結果、出力電圧Ｖ_REGは
次式で表されるものとなる。Ｖ_REG＝Ｖ_REF・(Ｒ₁＋Ｒ₂)／Ｒ₂ …… ……(1) ここで、基準電圧Ｖ_REF は、ＮＭＯＳとＮＤＭＯＳを用
い、これらの閾値電圧の絶対値の和として、出力電圧Ｖ
_DB から生成されるようになっているのが通例である。
なお、ＮＭＯＳスイッチ２２は、動作停止時に抵抗２
０、２１をグランドから切り離す働きをする。

【０００５】クロック発生回路１３は、水晶発振子１４
と帰還抵抗１５、インバータ１６、インバータ１７から
なる発振回路で構成されている。なお、このような発振
回路の構成、動作については、例えば「稲葉保著、
“発振回路の設計と応用” ＣＱ出版社、ｐ１５１〜ｐ
１６８，１９９３．１２．２５」により説明されている
ので、ここでは割愛する。

【０００６】

【発明が解決しようとする課題】上記従来技術は、電源
電圧の低下に伴う動作停止について、充分な配慮がされ
ているとは言えず、電源として電池を使用したときに、
その電流供給能力を最大限まで引き出すという点で問題
があった。すなわち、従来技術では、電源電圧が低下す
ると、昇圧回路１０内のスイッチング素子のオン抵抗が
高くなるため、昇圧電圧の低下、動作停止を招き、昇圧
回路、ひいては電源回路装置の起動電圧、つまり動作停
止電圧も高くなってしまい(昇圧回路は発振回路の出力
クロックによって駆動される)、この結果、電池の給電
能力を十分に引き出せなくなってしまうのである。

【０００７】言うまでもなく、携帯用の電気機器では、
電源となる電池の寿命に限りがあるため、その電流供給
能力を最大限まで引き出すことが肝要である。通常、マ
ンガン電池、アルカリ電池の公称端子電圧は１.５Ｖ、
放電終止電圧は０.９Ｖと規定されており、従って、電
源回路装置としては、電源電圧が０.９Ｖ程度、或いは
それ以下まで正常動作する(電圧、電流を供給する)こと
が望まれる。しかしながら、従来技術では、この要求に
充分に応えることができなかった。

【０００８】なお、このような電源回路装置では、昇圧
回路１０の出力電圧Ｖ_DB は、電源電圧Ｖ_cc のほぼ２倍
になる。しかして昇圧回路１０の入出力側の電力は、損
失を無視すれば、同じであるから、電源電流Ｉ_cc は昇
圧回路１０の出力電流Ｉ_DB(＝Ｉ_REG)のほぼ２倍にな
る。従って、この定電圧Ｖ_REG の電圧値は、低消費電力
化の観点からすれば、できるだけ低電圧にすることが要
求される。何故なら、動作周波数をｆ、ロジック、メモ
リ回路の等価容量をＣとすれば、ＭＯＳロジック、メモ
リ回路１２の消費電流は、(ｆ・Ｃ・Ｖ_REG)で表され、
電圧Ｖ_REGに比例するからである。しかして、この電圧
Ｖ_REGは、ロジック、メモリ回路１２の動作下限電圧(通
常１.３〜１.８Ｖ)に制約され、これ以下にはできな
い。

【０００９】特に、水晶発振回路やセラミック発振回路
は、抵抗帰還により論理ゲートを中間バイアス状態にし
て使うため、その電源電圧Ｖ_ccは、少なくともＮＭＯＳ
の閾値電圧Ｖ_thn(通常０.６Ｖ)とＰＭＯＳの閾値電圧Ｖ
_thp(＜０、通常−０.６Ｖ)の差(Ｖ_thn−Ｖ_thp)は必要で
あり、それ以下の電圧になると、ＮＭＯＳ、ＰＭＯＳが
オン状態から外れて正常な発振動作が得られなくなって
しまう。従って、この点でも、従来技術では、電圧Ｖ
_REGを極限まで低くして低消費電力化を図る点で不満が
あった。

【００１０】本発明の目的は、初期電源電圧のもとで昇
圧起動がかけられた後、電源回路装置(昇圧回路)の起動
下限電源電圧以下にまで電源電圧が低下したときでも昇
圧回路の動作が継続されるようにした電源回路装置を提
供することにある。すなわち、本発明の目的は、電源
(電池)電圧が終止電圧近辺に、あるいは以下に低下した
後でも昇圧動作、定電圧、電流出力を継続し、電池の寿
命を充分に延ばすことができるようにした電源回路装置
と、それを内蔵したマイクロプロセッサを提供すること
にある。

【００１１】

【課題を解決するための手段】上記目的は、クロック信
号で駆動されるスイッチング素子を用いたチャージポン
プ方式の第１の昇圧回路と、この第１の昇圧回路の出力
電圧を入力とする定電圧回路と、前記定電圧回路の出力
電圧又は前記第１の昇圧回路の出力電圧を昇圧する第２
の昇圧回路と、前記クロック信号の振幅を前記第１の昇
圧回路の出力電圧に対応する振幅に変換する第１のレベ
ルシフト回路と、前記クロック信号の振幅を前記第２の
昇圧回路の出力電圧に対応する振幅に変換する第２のレ
ベルシフト回路とを備え、電源電圧よりも高い一定の電
圧を負荷に供給するようにした電源回路装置において、
前記スイッチング素子の制御電圧として前記第１の昇圧
回路の出力電圧又は前記第２の昇圧回路の出力電圧を前
記第１のレベルシフト回路又は前記第２のレベルシフト
回路を介して与えるように構成し、前記第１及び第２の
レベルシフト回路は、前記第１の昇圧回路の出力電圧又
は前記第２の昇圧回路の出力電圧が動作電圧として供給
されるＣＭＯＳインバータ回路を有することにより達成
される。

【００１２】実施例に即して説明すると、本発明の電源
回路装置は、クロック発生回路と、少なくとも第１と第
２導電型のＭＯＳスイッチング素子及び容量素子からな
る第１の昇圧回路、この昇圧回路の出力電圧を一定電圧
に調整して出力する定電圧回路、及び上記スイッチング
素子のゲート電極を駆動するため、上記定電圧回路の出
力電圧を所望電圧レベルに変換するレベルシフタとを有
しており、これに上記クロック発生回路の出力クロック
で駆動される第２の昇圧回路と、上記第１と第２導電型
のＭＯＳスイッチング素子に並列接続された、それぞれ
第２及び第１導電型のＭＯＳスイッチング素子とを設
け、これら並列接続されたスイッチング素子のゲート電
極を上記第２の昇圧回路の出力電圧によって導通駆動さ
れるようにしたものである。ここで、上記クロック発生
回路は、例えば水晶又はセラミック発振回路と分周回路
で構成されている。

【００１３】さらに本発明では、上記電源回路装置にお
いて、容量と抵抗による時定数を利用したＣＲ発振回路
と、このＣＲ発振回路の出力と上記クロック発生回路の
出力を選択するセレクタ回路を備え、上記クロック発生
回路は発振回路と分周回路で構成され、上記セレクタ回
路の制御信号端子には上記分周回路出力が入力され、電
源電圧印加後、又はリセット印加後は、上記ＣＲ発振回
路の出力が、そしてクロック発生回路の出力が立ち上が
った後は、このクロック発生回路の出力が、それぞれ上
記セレクタ回路によって選択されて上記第１の昇圧回路
の駆動クロック端子に入力されるようにしたものであ
る。

【００１４】このとき、上記クロック発生回路の出力が
立ち上がった後は、上記ＣＲ発振回路の動作を停止させ
るようにしても良い。上記ＣＲ発振回路は、例えば互い
に直列接続されたナンド(インバータ)ゲートと、第１、
第２のＣＭＯＳインバータ、及び容量素子を具備し、該
容量素子は、上記第１ＣＭＯＳインバータの出力端子と
上記ナンド(インバータ)ゲートの入力端子間に接続さ
れ、上記第２ＣＭＯＳインバータの出力端子と上記ナン
ド(インバータ)ゲートの入力端子が接続されて構成され
ている。

【００１５】また、上記ＣＲ発振回路の他の例として
は、互いに直列接続されたナンド(インバータ)ゲート
と、第１、第２のＣＭＯＳインバータ、及び容量素子と
抵抗素子を具備し、該容量素子は、上記第１ＣＭＯＳイ
ンバータの出力端子から上記ナンド(インバータ)ゲート
の入力端子に接続され、上記抵抗素子は上記第２ＣＭＯ
Ｓインバータの出力端子と該ナンド(インバータ)ゲート
の入力端子間に接続されているものである。

【００１６】本発明による電源回路装置は、携帯用電気
機器内に実装、或いはマイクロプロセッサ内に内蔵さ
れ、これにより低消費電力化が実現されるようになって
いる。

【００１７】

【作用】第２の昇圧回路は、第１の昇圧回路の出力電圧
よりも高い電圧を発生し、この高い電圧により、第１の
昇圧回路のスイッチング素子を導通させるように働く。
この結果、スイッチング素子のオン抵抗が充分に小さく
抑えられるので、第１の昇圧回路による昇圧動作が充分
に得られることになり、電源電圧がかなり低下しても必
要な出力電圧が保持されるので、電池の寿命を充分に延
ばすことができる。

【００１８】さらに詳しく説明すると、或る実施例で
は、第２の昇圧回路は、定電圧回路の出力を第２昇圧回
路の出力電圧に変換するレベルシフタとチャージポンプ
回路からなり、定電圧回路出力Ｖ_REGの３倍昇圧回路を
構成している。第１の昇圧回路が起動後(発振開始時間
及び昇圧回路立上り時間経過後)、該第２の昇圧回路の
出力電圧はほぼ３倍の電圧レベル３Ｖ_REGに確立され、
レベルシフタ入力電圧は安定に確定した状態になってい
る。

【００１９】上記第１導電型のＭＯＳスイッチング素子
に並列接続された上記第２導電型ＭＯＳスイッチング素
子のゲート電極は、上記レベルシフタの出力電圧３Ｖ
_REG によって駆動されるため、該スイッチング素子のオ
ン抵抗は充分に低くされ、該第１導電型ＭＯＳスイッチ
ング素子が挿入されている電流通路の抵抗値を更に低下
させる効果がある。そして、この効果は、電源電圧が低
下してきたとき顕著になり、上記第１昇圧回路の低電圧
側でのチャージポンプ動作(充電、ブースト動作)能力
は、充分に高められる。

【００２０】上記レベルシフタの高電圧側入力には、
０.１μＦ程度の接地容量を有する定電圧回路の出力端
子が接続されるため、低電圧環境下においても安定して
いる。

【００２１】なお、負電源系のシステムの場合、又は集
積回路基板がＰ型である場合は負電源系となるので、上
記昇圧回路は降圧回路に、第１、第２導電型ＭＯＳの関
係は逆転して考えれば良いことは明らかである。従っ
て、以後の実施例の説明においては、自明のこととして
特にこのことは言及しない。

【００２２】次に、他の実施例の作用について説明す
る。通常、ＣＲ発振回路は０.９Ｖ程度の低電圧で発振
開始し、動作することができるが、水晶発振回路又はセ
ラミック発振回路の発振開始電圧は１.５〜１.８Ｖ程度
と高い。なお、以後、便宜上、固体振動子を用いた発振
回路を代表して水晶発振回路で記述することにする。

【００２３】そのため、この他の実施例では、リセット
印加後、又は電源電圧印加後、ＣＲ発振回路の出力クロ
ックをセレクタ回路で選択し、上記第１の昇圧回路のク
ロック入力端子に入力して該第１の昇圧回路を起動す
る。しかる後、上記定電圧回路の出力が安定化したこと
によりクロック発生回路内の発振回路が発振開始するの
で、上記セレクタ回路は、今度は水晶発振回路の出力を
選択し、第１の昇圧回路のクロック入力端子に入力し、
以後、第１の昇圧回路は水晶発振回路の出力クロックに
よって駆動されるようになる。このとき、並列接続され
た第２導電型のＭＯＳスイッチング素子及び第２の昇圧
回路に現われる効果は、上記した実施例と同じであるの
で省略する。

【００２４】上記ＣＲ発振回路は、ＣＭＯＳインバータ
の論理スレッショルド電圧を中心とするＣＲ微分回路の
充放電によるものであり、その動作については、同じく
上記した文献“発振回路の設計と応用”に述べられてい
るが、或る一例では、容量Ｃと第２のＣＭＯＳインバー
タの等価出力抵抗Ｒによる時定数で、他の一例では、容
量Ｃ該抵抗素子Ｒによる時定数で、それぞれ発振周波数
が決まり、このときの周期Ｔは次式で表される。Ｔ≒２.２・ＣＲ …… ……（２）

【００２５】

【実施例】以下、本発明による電源回路装置について、
図示の実施例により詳細に説明する。まず、図１は本発
明の第１の実施例を示すブロック図で、この実施例は、
図示のように、クロック発生回路１３、昇圧回路１０、
定電圧回路１１、トリプラ回路（３倍昇圧回路)２６、
レベルシフト回路２５−１、２５−２、２５−３、イン
バータ２７、容量素子Ｃ１、Ｃ２、Ｃ２−１で構成され
ている。従って、ここでは、昇圧回路１０は第１の昇圧
回路に相当し、トリプラ回路(３倍昇圧回路)２６が第２
の昇圧回路に相当することになる。そして、図２に示し
た従来例と同じく、負荷となるロジック、メモリ回路１
２に、定電圧回路１１の出力から得られる安定化された
電圧Ｖ_REG を供給するようになっているものである。

【００２６】レベルシフト回路２５−１〜２５−５は、
それぞれ図中に記載されているように、低レベル電圧
(例えばＶ_CC)と高レベル電圧(例えばＶ_DB)の２種の電圧
の供給を受け、入力された低レベル電圧の信号を高レベ
ル電圧の信号に変換する機能を有するもので、例えば図
４(a)に示すように、ＰＭＯＳ３０、３１、３３、３４
と、ＮＭＯＳ３２、３５、それにＣＭＯＳインバータ３
６〜３９で構成されたものである。

【００２７】そして、まず、ＣＭＯＳインバータ３６、
３７には電源電圧として電圧Ｖ１が供給され、他方、Ｃ
ＭＯＳインバータ３８、３９には電圧Ｖ２が供給される
ようにしてあり、ここで電圧Ｖ１が低レベル電圧で、電
圧Ｖ２が高レベル電圧になっている(Ｖ１＜Ｖ２)。そこ
で、まず、入力電圧ＩＮが“Ｈ”(振幅Ｖ１)レベルの場
合には、線路４２は“Ｌ”(接地)レベルで、線路４３は
“Ｈ”(振幅Ｖ１)レベルになり、このためＰＭＯＳ３
０、ＮＭＯＳ３５はオン状態に、ＰＭＯＳ３３、ＮＭＯ
Ｓ３２はオフ状態になる。

【００２８】従って、線路４０の電圧は“Ｌ”方向にシ
フトし、ＰＭＯＳ３１はオン状態になるので、高レベル
電圧Ｖ２がＰＭＯＳ３０、ＰＭＯＳ３１を介して線路４
１に伝達され、この電圧はＮＭＯＳ３４のゲート電極に
も入力されているので、ＮＭＯＳ３４は完全にオフ状態
になる。そこで線路４０の電圧はほぼ“Ｌ”になり、こ
の結果、ＣＭＯＳインバータ３８の出力ＯＵＴは“Ｈ”
(振幅Ｖ２)が、そしてＣＭＯＳインバータ３９の出力Ｏ
ＵＴＢは“Ｌ”(接地電位)がそれぞれ伝達されることに
なる。

【００２９】次に、入力電圧ＩＮが“Ｌ”(接地)レベル
のときには、上記と対称的な動作を行うので、このとき
には、ＣＭＯＳインバータ３８の出力ＯＵＴは“Ｌ”
(接地電位)が、そしてＣＭＯＳインバータ３９の出力Ｏ
ＵＴＢは“Ｈ”(振幅Ｖ２)がそれぞれ伝達されることに
なる。このように、レベルシフト回路２５によれば、入
力信号ＩＮの電圧振幅がＶ１からＶ２に変換されるの
で、これを機能的に示すと図４(b)に示すようになり、
従って、ここで電圧Ｖ２を電圧Ｖ_CC 、電圧Ｖ２を電圧
Ｖ_DB とすれば、レベルシフト回路２５−１に相当する
ものになる。

【００３０】図１の説明に戻り、トリプラ回路２６は、
上記したように３倍昇圧回路のことであり、定電圧回路
１１の出力である安定化された電圧Ｖ_REG を入力し、そ
の電圧を３倍に昇圧して、出力電圧Ｖ_TR (Ｖ_TR≒３Ｖ
_REG)を出力する働きをする。なお、詳細な構成について
は後述する。

【００３１】次に、図１の実施例の動作について説明す
る。いま、リセット信号ＲＳＴが“Ｈ”にされたとする
と、ＣＭＯＳインバータ２７とレベルシフト回路２５−
１を介して昇圧回路１０に信号が入力され、これによ
り、後述するように、電源端子ＶＣＣと昇圧回路１０の
出力端子は高抵抗を介して接続され、出力電圧Ｖ_DBは電
源電圧Ｖ_CC にほぼ等しくされる。これによりクロック
発生回路１３が発振を開始し、２相クロックＰ１、Ｐ２
と分周信号ＴＲＣＫを発生するようになる。そこで、昇
圧回路１０は、２相クロックＰ１、Ｐ２によりレベルシ
フト回路２５−２、２５−３を介して駆動され、トリプ
ラ回路２６はレベルシフト回路２５−４を介して分周信
号ＴＲＣＫで駆動され、それぞれ昇圧動作を開始する。
従って、リセット信号ＲＳＴは、起動信号として入力さ
れる信号である。

【００３２】昇圧回路１０は、リセット解除後もクロッ
クによってチャージポンプ動作を継続し、昇圧された出
力電圧Ｖ_DB は、ほぼ２Ｖ_CC になり(Ｖ_DB≒２Ｖ_CC)、定
電圧回路１１からは、この昇圧された電圧Ｖ_DB を安定
化した一定の電圧Ｖ_REG が出力されるようになる。

【００３３】その後、定常状態では、各レベルシフト回
路の入力電圧は確定しており、トリプラ回路２６の出力
電圧Ｖ_TR も、ほぼ３Ｖ_REG に確立する(Ｖ_TR≒３
Ｖ_REG)。また、定電圧回路１１の出力端子には容量Ｃ２
ー１が接地電位との間に接続されており、従って更に電
圧Ｖ_REG は安定化されることになる。そして、この実施
例によれば、昇圧回路１０がトリプラ回路２６から出力
される電圧Ｖ_TR により駆動されているので、昇圧回路
１０内部での電圧降下が充分に抑えられ、電源電圧Ｖ_CC
がかなり低下するまで正常な動作を保つことができる
のであるが、詳細については後述する。

【００３４】図５は、クロック発生回路１３と昇圧回路
１０、レベルシフト回路２５−１、２５−２、２５−
３、２５−５の詳細な構成を示したもので、ここでま
ず、レベルシフト回路２５−１〜２５−３は、それぞれ
図示のように、レベルシフタＬＶ１〜ＬＶ５により構成
されている。次に、昇圧回路１０は、ＰＭＯＳスイッチ
ＰＭ１〜ＰＭ４とＮＭＯＳスイッチＮＭ１〜ＮＭ４、高
抵抗として働くＮＤＭＯＳ素子ＤＭ１、それに容量素子
(コンデンサ)Ｃ１、Ｃ２とで構成されている。なお、Ｖ
ＤＢは、容量素子Ｃ２の接続端子を兼ねた２倍電圧出力
端子であり、ＶＴとＶＴＴは容量素子Ｃ１の接続端子、
そしてＧＮＤは接地用の端子である。

【００３５】５０は２相クロック生成回路(図１には図
示せず)で、インバータ５４〜５７、遅延用容量素子Ｃ
６、アンドゲート５８、それにノアゲート５９からな
り、発振クロック信号Ｐ０からノンオーバラップクロッ
ク信号Ｐ１、Ｐ２を生成する働きをするものである。こ
こで、インバータ５１、５２、５３は波形整形用バッフ
ァである。なお、点線で区画した部分は、それぞれＶ_CC
電源系、Ｖ_REG 電圧系、Ｖ_DB 電圧系を区分して示すも
のである。

【００３６】まず、昇圧回路１０の動作について説明す
る。いま、リセット印加後、すなわちリセット信号ＲＳ
Ｔが“Ｈ”になったとすると、インバータ２７の出力は
“Ｌ”になり、この結果、レベルシフタＬＶ５(出力側
波形整形用インバータはなし)の出力も“Ｌ”になり、
ＰＭＯＳスイッチＰＭ３をオン状態にする。そこで、上
記したように、まず、電源電圧Ｖ_CC が高抵抗(ＮＤＭＯ
Ｓ)ＤＭ１を介して出力端子ＶＤＢに伝達され、クロッ
ク発生回路１３が起動される。

【００３７】リセット解除後のチャージポンプ動作は次
のようにして行われる。まずクロックＰ１が“Ｈ”にな
ると、レベルシフタＬＶ３、４は出力端子にそれぞれ電
圧Ｖ_TR とＶ_DB を出力すると共に、反転出力端子には
“Ｌ”を出力し、これによりＮＭＯＳスイッチＮＭ１、
ＮＭ３、ＮＭ４と、ＰＭＯＳスイッチＰＭ１を何れもオ
ン状態にする。

【００３８】この結果、端子ＶＴＴはＶ_CC 電圧にな
り、端子ＶＴは“Ｌ”(接地電位)になるので、容量素子
Ｃ１は電圧Ｖ_CC に充電される(プリチャージ動作)。

【００３９】次に、クロックＰ２が“Ｈ”になると、レ
ベルシフタＬＶ１の出力端子が電圧Ｖ_TR になり、レベ
ルシフタＬＶ２の反転出力端子は“Ｌ”になるので、今
度はＮＭＯＳスイッチＮＭ２とＰＭＯＳスイッチＰＭ２
及びＰＭＯＳスイッチＰＭ４がそれぞれオン状態にな
る。この結果、端子ＶＴにはＮＭＯＳスイッチＮＭ２と
ＰＭＯＳスイッチＰＭ４を介してＶ_CC 電圧が伝達さ
れ、端子ＶＴＴは、ＰＭＯＳスイッチＰＭ２を介してＶ
ＤＢ端子に接続されるので、これにより、プリチャージ
動作により容量素子Ｃ１に充電されていた電圧Ｖ_CC
に、電源からの電圧Ｖ_CC を加算して端子ＶＤＢに印加
する動作(ブースト動作)が得られることになる。

【００４０】以上のプリチャージ動作とブースト動作か
らなるチャージポンプ動作は、２相クロックＰ１、Ｐ２
に同期して行なわれ、この結果、容量素子Ｃ２の端子電
圧は電源の電圧Ｖ_CC の２倍の電圧２Ｖ_CC に向かって漸
増してゆき、昇圧動作が得られることになる。

【００４１】そして、この実施例では、リセット印加
時、上記したように、ＰＭＯＳスイッチＰＭ３と１Ｍオ
ーム程度の高抵抗を示している素子ＤＭ１を介して、電
源電圧Ｖ_CC を出力端子ＶＤＢに接続させるようにして
あるので、クロック発生回路１３を確実に起動させるこ
とができ、その後、端子ＶＤＢに現われる昇圧電圧が電
圧Ｖ_CC のレベル越えて高くなってきたときは、素子Ｄ
Ｍ１の高抵抗により電源端子ＶＣＣからの電圧Ｖ_CC の
給電を自動的に阻止することができるという特長を有す
る。

【００４２】次に、トリプラ回路(３倍昇圧回路)２６及
びレベルシフト回路２５−４の詳細について、図６によ
り説明する。まず、トリプラ回路２６は、図示のよう
に、ＰＭＯＳスイッチＰＭ５〜９とＮＭＯＳスイッチＮ
Ｍ５、ＣＭＯＳインバータを形成するＰＭＯＳスイッチ
ＰＭ１０とＮＭＯＳスイッチＮＭ６、それに容量素子Ｃ
４、Ｃ５とで構成されている。なお、容量素子Ｃ３は端
子ＶＴＲの電圧を安定化するためのものである。次にレ
ベルシフタ２５−２は、分周クロック信号ＴＲＣＫ(電
圧レベルＶ_REG)を入力として、トリプラ回路２６駆動用
の電圧レベルＶ_TR を有するクロックＰＣ(＝ＴＲＣＫ
１)とＰＣＮ(＝ＴＲＣＫ２)を生成するように構成され
ている。

【００４３】そこで、まず、クロックＰＣが“Ｈ”(ク
ロックＰＣＮは“Ｌ”)のときには、ＮＭＯＳスイッチ
ＮＭ５、ＮＭ６と、ＰＭＯＳスイッチＰＭ５、ＰＭ６
は、何れもオン状態になるので、容量素子Ｃ５、Ｃ４
は、何れも、その一方の端子が接地電位に固定された状
態で、他方の端子が端子ＶＲＥＧに接続されることにな
り、この結果、共に電圧Ｖ_REG に充電される(プリチャ
ージ動作)。なお、特に断わらないかぎり、言及しない
ＭＯＳスイッチはオフ状態のままであるとする。

【００４４】次にクロックＰＣが“Ｌ”(クロックＰＣ
Ｎは“Ｈ”)になると、今度はＰＭＯＳスイッチＰＭ７
とＰＭ８、ＰＭ１０がオン状態になるので、容量素子Ｃ
４とＣ５は、電源端子ＶＲＥＧと出力端子ＶＴＲの間に
直列接続され、この結果、容量素子Ｃ４とＣ５の充電電
圧Ｖ_REG が、それぞれ端子ＶＲＥＧの電圧Ｖ_REG に加算
されて３倍圧の電圧３Ｖ_REG を端子ＶＴＲに設定する動
作(ブースト動作)が行われる。

【００４５】このクロックＴＲＣＫによるプリチャージ
動作とブースト動作の繰り返しにより端子ＶＴＲの電圧
は３Ｖ_REG の電圧に漸増してゆき、３倍昇圧動作が得ら
れることになる。このとき、端子ＶＲＥＧに現われる電
圧３Ｖ_REG は、レベルシフト回路２５−２と２５−４を
駆動するのに使用されるだけなので、容量素子の静電容
量としては数十ｐＦ程度で十分であり、従って、小型化
が図れる。

【００４６】次に、図７により、本発明の第２の実施例
について説明する。この図７の実施例は、端的にいえ
ば、図１に示した第１の実施例において、ＣＲ発振分周
回路２８とセレクタ回路６０を追加したものであり、そ
の他の点は同じであり、ここで、水晶発振分周回路６１
は、図１の実施例におけるクロック発生回路１３に相当
するもとなっている。セレクタ回路６０は、タイマ回路
６２のタイマ出力ＴＭＣＫにより制御され、ＣＲ発振分
周回路２８の出力ＣＲＣＫと、水晶発振分周回路６１の
出力ＸＣＫの一方を選択して出力するように構成されて
いる。そして、このセレクタ回路６０の出力は、レベル
シフタ２５−５によりＶ_CC系のレベルからＶ_REG 系のレ
ベルに変換され、さらに２相クロック生成回路５０を介
して２相クロックＰ１、Ｐ２に生成される。

【００４７】図７の実施例におけるＣＲ発振分周回路２
８とセレクタ回路６０、それにタイマ回路６２は、図８
に示す回路で構成されている。まず、ＣＲ発振分周回路
２８は、アンドゲートＧ１と第１、第２のＣＭＯＳイン
バータＧ２、Ｇ３、それに容量素子Ｃ７とで構成され、
これにより水晶発振分周回路６１を構成している水晶発
振器よりも低い電源電圧で始動し、クロック出力ＣＲＣ
Ｋを発振する動作に入ることができるものとなってい
る。なお、第２のＣＭＯＳインバータＧ３の出力端子と
アンドゲートＧ１の入力端子間に抵抗素子を接続しても
よい。

【００４８】次に、セレクタ回路６０は、インバータ７
１と２入力アンドオアゲート７０で構成されており、上
記したように、タイマ回路６２のタイマ出力ＴＭＣＫに
応じて、ＣＲ発振分周回路２８のクロック出力ＣＲＣＫ
と、水晶発振分周回路６１のクロック出力ＸＣＫの一方
を選択して出力する働きをする。また、タイマ回路６２
は、立上りエッジトリガタイプのフリップフロップ７４
〜７７とノアゲート７２、それにインバータ７３とを備
え、リセット信号解除後に水晶発振分周回路６１のクロ
ック出力ＸＣＫの分周動作を開始し、１６分周後、タイ
マ出力ＴＭＣＫを発生する回路で構成されている。

【００４９】次に、この実施例の動作について説明す
る。いま、リセット信号ＲＳＴが“Ｈ”にされたとする
と、上記したように、ＣＭＯＳインバータ２７とレベル
シフト回路２５−１を介して昇圧回路１０に信号が入力
され、これにより、ＣＲ発振分周回路２８と水晶発振分
周回路６１の双方に電源電圧が印加される。

【００５０】このとき、電源電圧が或る限度以上にあっ
たとすると、ＣＲ発振分周回路２８と水晶発振分周回路
６１の双方が発振を開始するが、電源電圧が低いときに
は、ＣＲ発振分周回路２８だけが発振を開始する。ま
た、これと同時に、リセット信号ＲＳＴが“Ｈ”になっ
たことにより、タイマ回路６２のフリップフロップ７４
〜７７はリセットされるので、まず、このタイマ回路６
２のタイマ出力ＴＭＣＫは“Ｌ”になる。

【００５１】そこで、セレクタ回路６０では、そのイン
バータ７１の入力は“Ｌ”で、その出力は“Ｈ”になる
ので、ＣＲ発振分周回路２８のクロック出力ＣＲＣＫを
選択して出力し、これによりレベルシフト回路２５−５
を介してレベルシフトされたクロック出力ＣＲＣＫが２
相クロック生成回路５０に入力されることになり、２相
クロックＰ１、Ｐ２と分周信号ＴＲＣＫが発生される。
この結果、昇圧回路１０は、２相クロックＰ１、Ｐ２に
よりレベルシフト回路２５−２、２５−３を介して駆動
され、トリプラ回路２６はレベルシフト回路２５−４を
介して分周信号ＴＲＣＫで駆動され、それぞれ昇圧動作
を開始し、図１の実施例で説明したように、低電圧回路
１１の出力には、昇圧された電圧Ｖ_DBを安定化した一定
の電圧Ｖ_REG が出力されるようになる。

【００５２】ところで、このとき、タイマ回路６２は、
水晶発振分周回路６１のクロック出力ＸＣＫの分周動作
を開始しており、この結果、クロック出力ＸＣＫのパル
ス個数が１６個になったとき、タイマ出力ＴＭＣＫが
“Ｈ”レベルになる。こうして、タイマ出力ＴＭＣＫが
“Ｈ”になると、セレクタ回路６０のインバータ７１の
入力は“Ｈ”で、出力は“Ｌ”になり、今度は水晶発振
分周回路６１のクロック出力ＸＣＫが選択され、レベル
シフト回路２５−５に出力される。また、この出力
“Ｌ”は、ＣＲ発振分周回路２８のアンドゲートＧ１に
入力されているので、ＣＲ発振分周回路２８は動作を停
止する。

【００５３】つまり、この第２の実施例では、電源電圧
印加後、又はリセット信号ＲＳＴ印加後、まずＣＲ発振
回路２８の出力クロックＣＲＣＫが選択出力されて動作
し、その後、水晶発振分周回路６１のクロック出力ＸＣ
Ｋをカウントして、ＣＲ発振回路２８の出力クロックＣ
ＲＣＫから水晶発振分周回路６１のクロック出力ＸＣＫ
に切換って動作を継続することになる。

【００５４】従って、この実施例によれば、起動時、電
源電圧が或る限度以上あって、ＣＲ発振分周回路２８と
水晶発振分周回路６１の双方が発振を開始したときに
は、短時間経過後、つまり起動後、クロックパルスを１
６カウントした時点でＣＲ発振分周回路２８は停止さ
れ、水晶発振分周回路６１による動作に移行するが、電
源電圧が低くて、ＣＲ発振分周回路２８だけが発振を開
始したときには、これにより昇圧回路１０が動作し、端
子ＶＤＢの電圧が２Ｖ_CC になって水晶発振分周回路６
１が発振起動された後、そのクロックパルスを１６カウ
ントした時点で水晶発振分周回路６１による動作に移行
することになる。

【００５５】既に説明したように、水晶発振回路は、発
振起動に必要な電源電圧が、ＣＲ発振回路よりも高い。
しかして、この第２の実施例では、最初、水晶発振分周
回路６１よりも低電圧で動作するＣＲ発振分周回路２８
の出力により昇圧回路１０を起動するようになっている
ので、電源の電圧が０.８〜１.２Ｖ程度の低電圧になっ
ていても動作を開始できるので、電池の残存エネルギー
の有効利用が一層可能になり、電池寿命を大幅に延ばす
ことができる。また、この実施例では、水晶発振分周回
路６１が起動後、ＣＲ発振分周回路２８の動作が停止さ
せられるようになっているので、低消費電力化を図るこ
とができる。

【００５６】ところで、以上の実施例では、ロジック、
メモリ回路１２を負荷としており、このような場合に
は、負荷のほうにもクロック発生源が備えられているこ
とが多いので、この場合には、クロック発生回路１３
(水晶発振分周回路６１)を負荷のクロック発生源と兼用
するようにしても良い。なお、クロック発生源として
は、水晶発振回路の外にもセラミック発振回路も用いら
れているので、本発明も、セラミック発振回路を用いて
実施してもよいことは言うまでもない。

【００５７】また、本発明による電源回路装置は、単体
として構成してもよく、或いは、それが電圧供給すべき
負荷となる電子回路、例えば上記したロジック、メモリ
回路やマイクロプロセッサに内蔵させるようにしてもよ
い。

【００５８】

【発明の効果】本発明によれば、より低電圧で起動が可
能で、かつ動作電圧が起動電圧以下になっても昇圧動作
の継続が可能になるので、電池が保有するエネルギーを
極限まで利用することができ、電池の寿命を大幅に延ば
すことができる。

【００５９】また、本発明によれば、出力電圧をかなり
低くできるので、負荷の低消費電力化を充分に図ること
ができ、省エネルギー化に有効である。

【図面の簡単な説明】

【図１】本発明による電源回路装置の第１の実施例を示
すブロック回路図である。

【図２】電源回路装置の従来例を示すブロック図であ
る。

【図３】定電圧回路の一例を示す回路図である。

【図４】本発明の実施例における一部の構成要素を示す
詳細説明図である。

【図５】本発明の実施例における他の一部の構成要素を
示す詳細説明図である。

【図６】本発明の実施例における更に別の一部の構成要
素を示す詳細説明図である。

【図７】本発明による電源回路装置の第２の実施例を示
すブロック回路図である。

【図８】本発明の実施例における一部の構成要素を示す
詳細説明図である。

【符号の説明】

１０昇圧回路(第１の昇圧回路) １１低電圧回路１２ロジック、メモリ回路(負荷) １３クロック発生回路２５−１〜２５−５レベルシフト回路２６トリプラ回路(３倍昇圧回路：第２の昇圧回路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者沢田健司東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (56)参考文献特開平２−276464（ＪＰ，Ａ) 特開平２−276465（ＪＰ，Ａ) 特開平４−21111（ＪＰ，Ａ) 特開平５−259738（ＪＰ，Ａ) 特開平６−113223（ＪＰ，Ａ) 特開平６−165863（ＪＰ，Ａ) 特開平４−326802（ＪＰ，Ａ) 特開平５−233091（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618 H02M 3/00 - 3/44 H03K 19/00 - 19/096 G06F 1/04

Claims

(57)【特許請求の範囲】

【請求項１】クロック信号で駆動されるスイッチング
素子を用いたチャージポンプ方式の第１の昇圧回路と、
この第１の昇圧回路の出力電圧を入力とする定電圧回路
と、前記定電圧回路の出力電圧又は前記第１の昇圧回路
の出力電圧を昇圧する第２の昇圧回路と、前記クロック
信号の振幅を前記第１の昇圧回路の出力電圧に対応する
振幅に変換する第１のレベルシフト回路と、前記クロッ
ク信号の振幅を前記第２の昇圧回路の出力電圧に対応す
る振幅に変換する第２のレベルシフト回路とを備え、電
源電圧よりも高い一定の電圧を負荷に供給するようにし
た電源回路装置において、前記スイッチング素子の制御電圧として前記第１の昇圧
回路の出力電圧又は前記第２の昇圧回路の出力電圧を前
記第１のレベルシフト回路又は前記第２のレベルシフト
回路を介して与えるように構成し、前記第１及び第２のレベルシフト回路は、前記第１の昇
圧回路の出力電圧又は前記第２の昇圧回路の出力電圧が
動作電圧として供給されるＣＭＯＳインバータ回路を有
することを特徴とする電源回路装置。
【請求項２】請求項１の発明において、前記クロック信号が、水晶発振回路又はセラミック発振
回路の一方と分周回路とで構成されたクロック発生回路
から供給されていることを特徴とする電源回路装置。
【請求項３】請求項２の発明において、容量素子と抵抗素子による時定数を利用したＣＲ発振回
路と、該ＣＲ発振回路の出力と前記クロック発生回路の出力の
一方を選択して出力するセレクタ回路とを設け、該セレクタ回路は、前記第１の昇圧回路に電源電圧が印
加されたとき、まず前記ＣＲ発振回路の出力を選択し、
以後、前記クロック発生回路の出力が立ち上がった時点
では前記クロック発生回路の出力を選択するように構成
されており、このセレクタ回路によって選択された出力
が前記第１の昇圧回路のクロック信号として供給される
ように構成されていることを特徴とする電源回路装置。
【請求項４】請求項３の発明において、前記クロック発生回路の出力が立ち上がった後は、前記
ＣＲ発振回路の動作が停止されるように構成したことを
特徴とする電源回路装置。
【請求項５】請求項１〜４に記載の電源回路装置が内
蔵されていることを特徴とするマイクロプロセッサ。