JP4270336B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4270336B2 JP4270336B2 JP14766599A JP14766599A JP4270336B2 JP 4270336 B2 JP4270336 B2 JP 4270336B2 JP 14766599 A JP14766599 A JP 14766599A JP 14766599 A JP14766599 A JP 14766599A JP 4270336 B2 JP4270336 B2 JP 4270336B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- control signal
- circuit
- substrate
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係わり、特に高速性と低消費電力性を同時に実現する半導体集積回路装置に関する。
【０００２】
【従来の技術】
CMOS回路を用いた半導体集積回路装置が消費する電力には、スイッチング時の充放電によるダイナミックな消費電力と、サブスレッショルドリーク電流によるスタティックな消費電力が存在する。ダイナミックな消費電力は、電源電位Vddの二乗に比例するため、電源電位Vddの値を下げると効果的に消費電力を低下できる。近年、マイクロプロセッサ等のCMOS半導体集積回路装置では、電源電位Vddを下げてきている。また、近年のマイクロプロセッサでは、電力管理機構を備え、プロセッサに複数の動作モードを設け、それにしたがって待機時に実行ユニットへのクロックの供給を停止しているものがある。このクロック供給の停止により、不要な実行ユニットにおけるダイナミックな消費電力を可能な限り削減することができる。しかしながら、サブスレッショルドリーク電流によるスタティックな消費電力は削減することができず、残存したままである。
【０００３】
ところで、CMOS回路の動作速度は電源電位Vddの低下にともない遅くなる。動作速度の劣化を防ぐためには、電源電位Vddの低下にともないMOSトランジスタのしきい値電圧を下げる必要がある。しかし、しきい値電圧を下げると極端にサブスレッショルドリーク電流が増加するため、電源電位Vddの低下が進むにつれて、従来はそれほど大きくなかったサブスレッショルドリーク電流によるスタティックな消費電力の増加が顕著になってきた。このため、高速性と低電力性の二点を両立したマイクロプロセッサ等の半導体集積回路装置を実現することが問題となっている。
【０００４】
上記の問題を解決する方法として、例えば特開平6-53496号公報に公開されているように、基板バイアスを可変設定することにより、MOSトランジスタのしきい値電圧を制御する方法が挙げられる。CMOS回路の高速動作が要求される通常動作を行うアクティブ状態では、基板バイアスをpMOS（pチャネル型MOSトランジスタ）については電源電位に、nMOS（nチャネル型MOSトランジスタ）については接地電位に設定する。一方、CMOS回路が高速に動作する必要のないスタンバイ状態では、基板バイアスをpMOSについては電源電位Vddよりも高い電位に、nMOSについては接地電位よりも低い電位に設定する。（この動作を、以下「基板をひく」あるいは「基板バイアスをひく」と表現する。）CMOS回路が動作を行わずに待機をしているスタンバイ状態には、基板をひくことによって、CMOS回路を構成しているMOSトランジスタのしきい値電圧を高くすることができ、サブスレッショルドリーク電流によるスタティックな消費電力を削減することができる。
【０００５】
【発明が解決しようとする課題】
高速性と低電力性の二点を両立した、マイクロプロセッサ等のCMOS回路で構成される半導体集積回路装置を実現するためには、CMOS回路について前述のような基板バイアス制御を行い、アクティブ時にはMOSトランジスタのしきい値電圧を低くして高速性を維持し、スタンバイ時にはMOSトランジスタのしきい値電圧を高くしてサブスレッショルドリーク電流を低減する必要がある。
【０００６】
CMOS回路においてしきい値を制御するためには、前述したように基板バイアスを制御する方法が有効である。しかし、実際の回路装置において基板バイアスを制御するためには、以下のような課題が存在する。
【０００７】
（1）基板バイアス制御回路のテスト容易性を確保する。
【０００８】
（2）基板バイアス制御をすることによるCMOS回路の誤動作を防止する。
【０００９】
（3）基板バイアス制御をすることによる回路面積の増加を抑える。
【００１０】
（4）基板バイアスの切り替え時におけるCMOS回路の誤動作を防止する。
【００１１】
CMOS回路の消費電力を削減させるために、今後も電源電位Vddは低下していくと考えられる。この時には、以下のような課題が存在する。
【００１２】
（5）電源電位が低下した場合でも基板バイアス制御により所望の基板バイアスを印加できる。
【００１３】
（6）電源電位が低下したことにより、基板バイアス制御でCMOS回路が誤動作を起こすことを防止する。
【００１４】
本発明は、上記の問題を解決する、MOSトランジスタの基板バイアスを制御する半導体集積回路装置に関する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明で提示した手段の主なものは以下のようになる。
【００１６】
基板電位制御回路は、3種類の電源を用いて2つの電位を生成し、制御信号を入力してpMOSトランジスタ用Nウェル基板電位、nMOSトランジスタ用Pウェル基板電位、pMOSトランジスタ用基板電位制御信号、 nMOSトランジスタ用基板電位制御信号を生成する。基板電位制御回路は電圧変換回路とスイッチ制御回路で構成される。電圧変換回路は、電源を用いて2つの内部電位を発生する。２つの内部電位は、同程度の電流を供給できる電源となる。スイッチ制御回路は、電圧変換回路から供給される電位を利用して基板電位、及び基板電位制御信号を出力する。基板電位変換回路はMOSトランジスタで構成され、MOSトランジスタのゲートに基板電位制御回路からの基板電位制御信号を入力しする。また、基板電位制御回路から基板電位が供給されない時には、基板電位変換回路が基板電位を出力する。マイクロプロセッサ等を構成するCMOS回路は、pMOSトランジスタ及びnMOSトランジスタから成り、CMOS回路を構成するMOSトランジスタの基板へは、基板電位が基板電位制御回路または基板電位変換回路から供給される。
【００１７】
本発明の手段を以下に詳細に説明する。
【００１８】
電圧変換回路は、基板電位検出回路、負電圧検出回路、リング発振回路、正電圧発生回路、負電圧発生回路から構成される。基板電位検出回路はpMOSトランジスタの基板電位を入力し、制御信号入力によりCMOS回路が動作を行うアクティブ状態から停止しているスタンバイ状態に変わる時、出力を変化させる。すなわち、CMOS回路がアクティブ状態からスタンバイ状態に変わる際、制御信号入力はアサートされ、pMOSトランジスタ基板電位の電位が上昇する。制御信号入力がアサートされてかつ、基板電位が所定の電位よりも低い間は基板電位検出回路の出力はアサートされる。基板電位が所定の電位より高くなると、出力はネゲートされる。負電圧検出回路は、負電圧発生回路が生成する負の電位を入力し、負の電位が所定の電位よりも高い間、出力をアサートする。負電位が所定の電位より低くなると、出力はネゲートされる。リング発信回路は、2つの制御信号を入力し、少なくともどちらか一方の制御信号がアサートされている間、発信信号を出力する。制御信号が両方ネゲートされている時は、リング発振回路の動作が停止する。正電圧発生回路は制御信号アサートされている間に動作し、内部の正電位を発生する。アクティブ状態からスタンバイ状態に変わる時、制御信号がアサートされ、pMOSトランジスタの基板電位が正電位と接続される。pMOSトランジスタの基板電位が所定の値になると、制御信号がネゲートされ、正電圧発生回路は動作を停止する。負電圧発生回路は、制御信号がアサートされている間に動作をし、内部の負電位を発生する。負電位が所定の値になると、制御信号がネゲートされ、負電圧発生回路は停止する。
【００１９】
スイッチ制御回路は、バッファ回路、パワーオンリセット回路、基板制御信号検出回路、pMOS基板用制御回路、nMOS基板用制御回路から構成される。バッファ回路は、CMOS回路の動作状態についてアクティブ状態かスタンバイ状態かを決める制御信号を入力し、入力と同相の出力信号と、逆相の出力信号を出力する。パワーオンリセット回路は、CMOS回路のリセットを行う信号を入力し、電源の電位を判断して起動用の制御信号を出力する。パワーオンリセット回路は、起動時に電源電位が投入された後、数100μs以上の時間を経た後に、入力信号がネゲートされると出力をアサートする。基板制御信号検出回路は、CMOS回路の動作モードを決める制御信号を入力し、基板電位制御信号の電位を検出し、これに応じて検出信号を制御信号として出力する。pMOS基板用スイッチ回路は、電圧変換回路が生成する内部電位を利用して、制御信号の入力に応じてpMOS基板電位ならびに基板電位制御信号を出力する。同様に、nMOS基板用スイッチ回路は、電圧変換回路が生成する内部電位を利用して、制御信号入力に応じてnMOS基板電位ならびに基板電位制御信号を出力する。
【００２０】
【発明の実施の形態】
以下、図を参照して本発明の実施例を説明する。
【００２１】
図1は、本発明の実施例を示す図である。
【００２２】
基板電位制御回路VBCは、制御信号enb33及び/reset33を入力し、電源として3種類、Vdd（例えば1.8V）、Vwell（例えば3.3V）、Vss（0V）を用いて、pMOSトランジスタ用Nウェル基板電位Vbp、nMOSトランジスタ用Pウェル基板電位Vbn、基板電位制御信号Φp、Φnを生成する。これ以降の説明では、例として、特に説明の無い限り、電源電位の値を、Vdd=1.8V、Vwell=3.3V、Vss=0Vとする。同様に、特に断りが無い場合、VWELLI電位をVWELLI=Vwell=3.3V、VSUBI電位をVSUBI=Vdd-Vwell=-1.5Vとして例示する。基板電位制御回路VBCは電圧変換回路VBBGENとスイッチ制御回路SWLOGで構成される。電圧変換回路VBBGENは、電源VwellとVssを用いて内部電位VWELLI（=Vwell=3.3V）とVSUBI（=Vdd-Vwell=-1.5V）を発生する。VWELLIはVSUBIと同程度の電流を供給できる電源となる。スイッチ制御回路SWLOGは、電圧変換回路VBBGENから供給される電位VWELLIとVSUBIを利用して基板電位Vbp及びVbn、基板電位制御信号Φp及びΦnを出力する。基板電位変換回路SWCELLはMOSトランジスタで構成され、pMOSトランジスタのゲートには基板電位制御回路VBCからの基板電位制御信号Φpを入力し、nMOSトランジスタのゲートには基板電位制御回路VBCからの基板電位制御信号Φnを入力する。また、基板電位制御回路VBCから基板電位VbpやVbnが供給されない時に、基板電位変換回路SWCELLから基板電位Vbp及びVbnを出力する。CMOS回路LOGは、pMOSトランジスタ及びnMOSトランジスタで構成され、マイクロプロセッサ等として働く。CMOS回路LOGへの電源電位はVddとVssであり、CMOS回路LOGを構成するMOSトランジスタの基板へは、基板電位Vbp及びVbnが基板電位制御回路VBCまたは基板電位変換回路SWCELLから供給される。
【００２３】
基板電位制御回路VBCにおいて、制御信号の振幅は、制御信号enb33、/reset33、enbi33がVwellまたはVWELLIからVssまでの3.3V、基板電位VbpはVddからVWELLIまでの1.5V、基板電位VbnはVssからVSUBIまでの1.5V、基板電位制御信号Φp及びΦnはVWELLIからVSUBIまでの4.8Vとなっている。
【００２４】
CMOS回路LOGが通常動作を行う場合、CMOS回路LOG内のpMOSトランジスタの基板にはVbp=Vddが印加され、nMOSトランジスタの基板にはVbn=Vssが印加される。この状態をアクティブ状態と呼ぶ。CMOS回路LOGが動作を停止している場合、CMOS回路LOG内のpMOSトランジスタの基板にはVbp=VWELLIが印加され、nMOSトランジスタの基板にはVbn=VSUBIが印加される。この状態をスタンバイ状態と呼ぶ。アクティブ状態の場合、基板電位制御回路VBCは、基板電位制御信号としてΦp=VSUBI、Φn=VWELLIを出力する。すると、基板電位変換回路SWCELLでは、pMOSトランジスタpMOS1及びnMOSトランジスタnMOS1のどちらもオン状態になり、pMOSトランジスタpMOS1は基板電位としてVbp=Vddを供給し、nMOSトランジスタnMOS1は基板電位としてVbn=Vssを供給する。スタンバイ状態の場合、基板電位制御回路VBCは、基板電位制御信号としてΦp=VWELLI、Φn=VSUBIを出力する。この場合、基板電位変換回路SWCELLのトランジスタはオフ状態となり、変わって基板電位制御回路VBCから基板電位としてVbp=VWELLI、Vbn=VSUBIが供給される。基板電位制御回路VBCの出力信号Φp、Φn、Vbp、Vbnは入力される制御信号enb33及び/reset33により決定する。制御信号/reset33がネゲートされている間は制御信号enb33に関わらず、基板電位制御回路VBCはアクティブ状態の出力を行う。制御信号/reset33がアサートされても、制御信号enb33がネゲートされていれば、基板電位制御回路VBCはアクティブ状態の出力を行う。制御信号/reset33及び制御信号enb33の両方がアサートされると基板電位制御回路VBCはスタンバイ状態の出力を行う。
【００２５】
基板電位制御回路VBCを構成する回路の1つである電圧変換回路VBBGENは、電源としてVwell、Vdd、Vssの3種類の電位を用いて、電位VWELLI（=Vwell=3.3V）及びVSUBI（=Vdd-Vwell=-1.5V）を生成する。また、電圧変換回路VBBGENは、スイッチ制御回路SWLOGが出力する制御信号enbi33と基板電位Vbpに応じて、内部の動作を決定する。例えば、CMOS回路LOGがスタンバイ状態に入る時、制御信号enbi33がアサートされると基板電位Vbpの電位はVddからVWELLIへと変化するが、Vbpの電位がVWELLIに等しくなるまで電圧変換回路VBBGENは動作を開始し、Vbp電位がVWELLIに達すると電圧変換回路VBBGENの動作が停止する。電圧変換回路VBBGENが停止している間は、電源VWELLIには電源VwellがMOSトランジスタを通して直接つながっている。また、電圧変換回路VBBGENは、VSUBIの電位値が所望の値（Vdd-Vwell=-1.5V）より高いか低いかを判断し、高い場合に電圧変換回路VBBGENを動作させる。さらに、電圧変換回路VBBGENはスイッチ制御回路SWLOGからの制御信号enbi33に応じて電位出力VSUBIの供給電流を変える事ができる。基板電位制御回路VBCを構成するもう1つの回路であるスイッチ制御回路SWLOGは、電源としてVwell、Vdd、Vssを用い、制御信号enb33及び/reset33に応じて、電圧変換回路VBBGENが供給する電位VWELLIとVSUBIを出力信号Φp、Φn、Vbp、Vbnとして伝達する。
【００２６】
基板電位制御回路VBCのうち、電圧変換回路VBBGENは動作時に最も消費電力が高い。そこで、電圧変換回路VBBGENが制御信号enbi33や基板電位VbpあるいはVBBGEN自身が生成する電位VSUBIに応じて回路動作を細かく制御することにより、消費電力を低下させている。基板電位制御回路VBCが出力する基板電位Vbnは、電圧変換回路VBBGENが生成する電位VSUBIをスイッチ制御回路SWLOGを通してCMOS回路LOGへ供給している。CMOS回路LOGがスタンバイ状態にある間、電圧変換回路VBBGENが供給する電位VSUBIの負荷はCMOS回路LOGの全nMOSトランジスタの基板となり、CMOS回路LOGの規模が大きいと、負荷も大きくなる。この時は、電源VSUBIが供給できる電流量を多くすると、所望の電位値を基板電位として供給できる。ところが、CMOS回路LOGがアクティブ状態になると、電位VSUBIは基板電位Vbnへ供給されなくなる。従って、出力の負荷はほとんどなくなる。この場合、電源VSUBIが供給する電流量は少なくてよい。CMOS回路LOGの動作状態に応じて、制御信号enbi33を変化させ、電圧変換回路VBBGENが生成するVSUBIが供給できる電流量を制御信号enbi33に応じて変化させることで、電圧変換回路VBBGENの動作中の消費電力を低下できるとともに、電源VSUBIとして安定した電位を供給することができる。
【００２７】
CMOS回路LOGがアクティブ状態からスタンバイ状態に切り替る時、基板電位制御信号ΦpはVWELLIからVSUBIへ、ΦnはVSUBIからVWELLIへ変化すると共に、基板電位Vbp、VbnへはそれぞれVWELLIとVSUBIが供給されるようになる。このように電位が切り替る瞬間、スイッチ制御回路SWLOG内ではVWELLIは電位を下げ、VSUBIは電位を上げる。その後すぐに、スイッチ制御回路SWLOG内の電源VWELLIとVSUBIは、それぞれ所定の電位VWELLI=Vwell、VSUBI=Vdd-Vwellに回復する。VWELLI、VSUBI電源が電位を変化させる瞬間の電位変化量は、それぞれの電源の電流供給量が同じであれば等しい。例えばもし、VWELLIに電流供給量の大きい外部の電源Vwellを直接つないでいると、アクティブ状態からスタンバイ状態に変化する場合に、VWELLI電位は変化せず、VSUBI電位だけが大きく電位を上げてしまう。すると、基板電位Vbnも同時に上がる。もし、VSUBI電位が上昇して正の電位を示すと、CMOS回路LOGのnMOSトランジスタ基板に正電位が印加されることになり、CMOS回路LOGでラッチアップが起こる可能性がある。VWELLI電源とVSUBI電源が供給できる電流量が同じであれば、このような問題が起こる可能性はなくなる。
【００２８】
CMOS回路を設計する場合、要求される動作速度に応じて、MOSトランジスタのデバイス特性が決定される。例えば、CMOS回路LOGでは高速に動作できるように、しきい値電圧が低いMOSトランジスタが用いられる。また、高速動作を実現するためにMOSトランジスタのゲート部にあるゲート絶縁膜の膜厚を薄く作成する。ゲート絶縁膜の膜圧は、MOSトランジスタのゲート・ソース間、あるいはゲート・ドレイン間に印加できる電圧の上限を決める。この電圧をMOSトランジスタの持つ耐圧という。MOSトランジスタは、耐圧を越えた電圧をゲート・ソース間やゲート・ドレイン間に印加すると、ゲート絶縁膜が破壊され、トランジスタとして機能しなくなる。前述したように、MOSトランジスタを高速動作させるためにはゲート絶縁膜を薄くするが、薄くなるとトランジスタの耐圧が低くなる。このため、MOSトランジスタとしては、印加される電圧に絶えられる範囲でゲート絶縁膜を薄くし、高速化を図ることになる。本発明の基板バイアス制御回路VBC、基板電位変換回路SWCELL、CMOS回路LOGを含む半導体集積回路装置では、3種類の電源Vwell、Vdd、Vssが用いられており、MOSトランジスタには2種類の電位Vwell-Vss=3.3VとVdd-Vss=1.8Vが印加される。高速性が要求され、電源としてVddが用いられているCMOS回路LOGを構成するMOSトランジスタは、低しきい値であり、かつ耐圧がVdd（=1.8V）のデバイスを用いることができる。基板電位変換回路SWCELLは高速性が必要ではないので、サブスレッショルドリーク電流の少ない、高しきい値のデバイスを用いる。基板電位変換回路SWCELLを構成するMOSトランジスタのうち、pMOSトランジスタpMOS1の場合、アクティブ時にはゲート電位Φp=VSUBI、基板電位Vbp=Vddなので、トランジスタのゲートに印加される最大電圧は、Vdd-VSUBI=3.3Vとなる。またスタンバイ時にはゲート電圧Φn=VWELLI、基板電位Vbp=VWELLIとなり、トランジスタのゲートに印加される最大電圧は、VWELLI-Vdd=1.5Vとなる。同様にして、基板電位変換回路SWCELLを構成するMOSトランジスタのうちnMOSトランジスタnMOS1のゲートに印加される最大電圧は、アクティブ時には、Φn-Vbn=VWELLI-Vss=3.3V、スタンバイ時には、 Φn- Vbn = VSUBI- Vss =-1.5Vとなる。従って、基板電位変換回路SWCELLには、高しきい値で、かつ耐圧がVwell（=3.3V）のデバイスを用いることができる。基板電位制御回路VBCは、高速性が必要ではないのでサブスレッショルドリーク電流の少ない、高しきい値のデバイスを用いる。基板電位制御回路VBCには、電源電位としてVwell=VWELLI、Vdd、Vss、VSUBIの4種類が印加あるいは生成されており、最大電圧がVWELLI-VSUBI=4.8Vとなる可能性がある。このため、基板電位制御回路VBCには、高しきい値でかつ耐圧がVEWLLI-VSUBI=4.8Vのデバイスを用いることができる。
【００２９】
本発明の半導体集積回路装置は、上記のように（1）低しきい値で耐圧が1.8V（Vdd）のMOSトランジスタ、（2）高しきい値で耐圧が3.3V（Vwell-Vss）のMOSトランジスタ、（3）高しきい値で耐圧が4.8V（VWELLI-VSUBI）のMOSトランジスタ、の3種類のデバイスが必要となる。普通、半導体集積回路装置の製造を考えると、デバイスの種類は少ない方が、製造効率が良い。従って、（2）の耐圧3.3VのMOSトランジスタと（3）の耐圧4.8VのMOSトランジスタを、どちらか一方だけ用いて構成することができれば、製造効率をあげることができる。まず、耐圧が4.8VのMOSトランジスタで基板電位変換回路SWCELLを構成することを考える。アクティブ状態にある時、例えばpMOSトランジスタpMOS1は基板電位Vbpに電位Vddを供給するために、トランジスタにチャネルを形成してソース・ドレイン間を導通させる状態、すなわちon状態にトランジスタをしなければならない。この時、ゲートにはΦp=VSUBI（=-1.5V）が印加されている。従って、pMOS1のソース・ゲート間にはVSUBI-Vdd=-3.3Vの電圧が印加されることになる。MOSトランジスタの耐圧が4.8Vで設計されている時、トランジスタはゲート・ソース間に4.8V電圧が印加されると充分にトランジスタをonさせることができるが、3.3Vでは不充分である。この時、電源Vddの電位を基板Vbpに供給する際にpMOSトランジスタpMOS1が高インピーダンスを持つことになり、安定して基板電位VbpをVddと等しくすることができなくなる。従って、CMOS回路LOGの動作に信頼性がなくなる。nMOSトランジスタnMOS1に関しても同様で、アクティブ状態時にはトランジスタにチャネルを形成してソース・ドレイン間を導通させる状態、すなわちon状態にトランジスタをすることで、電源電位Vssを基板電位Vbnに供給する。4.8Vデバイスは、ゲート・ソース間に4.8Vの電圧を印加して、充分にトランジスタをonさせることができるが、アクティブ状態のnMOSトランジスタnMOS1では、ゲート・ソース間にVWELLI-Vss=3.3Vの電圧しか印加されない。従ってトランジスタのon状態は不充分になり、電源Vssの電位を基板Vbnに供給する際にnMOSトランジスタnMOS1が高インピーダンスを持つことになり、安定した電位Vssを基板電位Vbnに供給することができなくなり、CMOS回路LOGの動作の信頼性を落とす。CMOS回路LOGの消費電力をさらに低減するために、電源電圧Vddが1.8Vから1.5V、1.2V、1.0Vなどと低下すると、この傾向はさらに顕著になる。以上の理由から、基板電位変換回路SWCELLを耐圧が4.8VのMOSトランジスタで構成することは得策ではない。
【００３０】
次に、耐圧が3.3VのMOSトランジスタで基板電位制御回路VBCを構成することを考える。この時は、基板電位制御回路VBCを構成するMOSトランジスタのゲート・ソース間、及びゲート・ドレイン間に3.3V以上の電圧がかからないような構成が必要になる。詳細は後述の基板電位制御回路VBCの詳細な説明で行うが、本発明ではこれを実現し、基板電位制御回路VBCの出力である基板制御信号Φp及びΦnが、電位をVWELLIからVSUBIまで変化させるにもかかわらず、基板電位制御回路VBCを構成する各MOSトランジスタのゲート・ソース間電圧やゲート・ドレイン間電圧がVWELLI-VSUBI=4.8Vとはならず、3.3Vを超えることのない構成になっている。従って、本発明のCMOS回路で構成される半導体集積回路では、MOSトランジスタとして、低しきい値、耐圧1.8Vのデバイスと、高しきい値、耐圧3.3Vのデバイスの2種類を用意すればよく、製造効率をあげることができる。
【００３１】
前述したように、3.3V耐圧のMOSトランジスタを用いながらも、基板制御信号Φp、Φnの信号電位をVWELLIからVSUBIまで変化させることができる。このため、同様に3.3V耐圧のMOSトランジスタで構成されている基板電位変換回路SWCELLでは、例えばアクティブ状態の時に、pMOSトランジスタpMOS1のゲートにΦp=VSUBIが印加されトランジスタがon状態になる場合のゲート・ドレイン間電圧がΦp-Vdd=-3.3Vとなり、電源Vddが基板電位Vbpに電位を供給する際のインピーダンスが低くなる。nMOSトランジスタnMOS1に関しても、アクティブ状態の時にはゲート電位Φn=VWELLIであるため、ゲート・ドレイン間電圧はΦn-Vss=3.3Vとなり、電源Vssが基板電位Vbnに電位を供給する際のインピーダンスが低くなる。この結果、CMOS回路LOGの基板にはアクティブ時に基板電位としてVbp=Vdd、Vbn=Vssを安定して供給することができる。基板制御信号Φp及びΦnの出力電位がVWELLIからVSUBIまで変化することで、CMOS回路LOGの誤動作を防ぎ、信頼性を向上させることになる。
【００３２】
基板電位変換回路SWCELLを構成するMOSトランジスタpMOS1やnMOS1は、CMOS回路LOG中に分散させて配置するとよい。例えば、CMOS回路LOG内のゲート回路100段につき、MOSトランジスタの幅10μmのpMOS1及びnMOS1を配置する。このように多数の基板電位変換回路SWCELLをCMOS回路LOG内に配置することで、アクティブ状態のCMOS回路LOG内のMOSトランジスタの基板へ、電源電位Vdd及びVssから基板電位Vbp及びVbnを供給する際にインピーダンスの低下や均一化を図ることができ、CMOS回路LOGの安定動作を保証できる。
【００３３】
CMOS回路LOGは、高速化のために低しきい値MOSトランジスタを用いている。低しきい値MOSトランジスタは、サブスレッショルドリーク電流が大きい。しかし、回路が動作を停止するスタンバイ状態では、MOSトランジスタの基板電位をVbpはVWELLIに、VbnはVSUBIにひくことにより、しきい値をあげてサブスレッショルド電流を低減し、消費電力を削減できる。
【００３４】
図2は、本発明の電圧変換回路の実施例を示す図である。
【００３５】
電圧変換回路VBBGENにおける信号の振幅は、基板電位VbpがVddからVWELLIまでの1.5V、制御信号enbi33、oscenbwi33、oscenbsi33、osci33がVwellからVssまでの3.3Vとなっている。
【００３６】
基板電位検出回路SENVBPは電源としてVwell、Vdd、Vssを用い、pMOSトランジスタの基板電位Vbpを入力し、制御信号enbi33によりCMOS回路がアクティブ状態からスタンバイ状態に変わる時、制御信号oscenbwi33を変化させる。すなわち、CMOS回路がアクティブ状態からスタンバイ状態に変わる際、制御信号enbi33はアサートされ、pMOSトランジスタ基板電位VbpはVddからVWELLIに変化する。制御信号enbi33がアサートされてかつ、基板電位Vbpが電源Vddに近い間、例えば、1.8V<Vbp<2.5Vの間は基板電位検出回路SENVBPの出力oscenbwi33はアサートされる。基板電位がVbp>2.5Vになると、出力oscenbwi33はネゲートされる。負電圧検出回路SENSUBIは、電源としてVwell、Vdd、Vssを用い、負電圧発生回路CHPが生成する電位VSUBIを入力し、VSUBI>Vdd-Vwell（=-1.5v）である間、制御信号oscenbsi33をアサートする。VSUBI<Vdd-Vwellになると、制御信号oscenbsi33はネゲートされる。リング発信回路ROSCは、電源としてVwellとVssを用い、制御信号oscenbwi33及びoscenbsi33を入力し、どちらか一方の制御信号がアサートされている間、あるいは両方の制御信号がアサートされている間、発信信号を制御信号osci33として出力する。制御信号oscenbwi33及びoscenbsi33の両方がネゲートされている時は、リング発振回路ROSCは動作を停止する。正電圧発生回路SWCは電源としてVwellとVssを用い、制御信号oscenbwi33及びosci33がアサートされている間に動作し、内部電位VWELLIを発生する。アクティブ状態からスタンバイ状態に変わる時制御信号enbi33がアサートされ、pMOSトランジスタの基板電位VbpがVWELLIと接続されて、電位がVddからVWELLIへ変化する。この時、前述のように例えばVbp<2.5Vの間、正電圧発生回路SWCは動作を行う。基板電位VbpがVbp>2.5Vとなると、制御信号oscenbwi33及びosci33がネゲートされ、正電圧発生回路SWCは動作を停止する。制御信号がネゲートされて正電圧発生回路SWCが停止している間は、VWELLIには電源電圧VwellがMOSトランジスタを介して直接出力される。負電圧発生回路CHPは電源としてVwellとVssを用い、制御信号oscenbsi33及びosci33がアサートされている間に動作をし、内部電位VSUBIを発生する。VSUBI<Vdd-Vwellとなると、制御信号oscenbsi33及びosci33がネゲートされ、負電圧発生回路CHPは停止する。VSUBIはスタンバイ中にCMOS回路のnMOSトランジスタ基板に供給されるので、負電圧発生回路CHPが停止していると時間とともに放電されてVSUBI>Vdd-Vwellになる。すると、制御信号oscenbsi33及びosci33が再びアサートされ、負電圧発生回路CHPが動作を再開する。この繰り返しにより、VSUBIはVdd-Vwell（=-1.5V）の一定値となる。容量CAPにより、電位VSUBI出力を平滑化して、電位を一定に保つ。また、負電圧発生回路CHPは、制御信号enbi33に応じて、出力電位VSUBIを生成する時の供給電流を変化させる。アクティブ状態の時は制御信号enbi33はネゲートされている。この時、負電位VSUBIは基板電位制御信号Φpとして、基板電位変換回路SWCELLのpMOSトランジスタのゲートに印加されるだけなので、VSUBIの供給電流は少なくてよい。スタンバイ状態の時は、制御信号enbi33はアサートされる。この時、負電位VSUBIは基板電位制御信号Φnとして基板電位変換回路SWCELLのnMOSトランジスタのゲートに印加されるだけでなく、CMOS回路LOGのnMOSトランジスタへ基板電位Vbnを供給する。したがって、VSUBIの供給電流はアクティブ状態時よりも大きい電流が必要とされる。アクティブ時、スタンバイ時に、VSUBIを供給する負荷が変化するため、要求されるVSUBIの電流も変化する。負電圧発生回路CHPは制御信号enbi33に応じて出力電位VSUBIが供給できる電流を変化させることで、この要求に対応している。
【００３７】
以上説明したように、電圧変換回路VBBGENでは、電源Vwell、Vdd、Vssを用いて正の電位VWELLIと負の電位VSUBIを生成し、VWELLIの電位はVwellと等しく、VSUBIの電位はVdd-Vwell（=-1.5V）となるように制御されている。負電位VSUBIを生成することにより、スタンバイ時にCMOS回路のnMOSトランジスタ基板に負電位を印加することができる。アクティブ状態からスタンバイ状態に変化する時、基板電位制御信号Φp及びΦnの電位がVWELLIからVSUBIまで変化するため、瞬間的にVWELLIとVSUBIの電位が不安定になる。VWELLI電位は瞬間的に下がり、VSUBI電位は瞬間的に上がり、正電圧発生回路SWCと負電圧発生回路CHPが動作して所定の電位、VWELLI=Vwell、VSUBI=Vdd-Vwellに戻る。この間、それぞれの電位VWELLI及びVSUBIを供給する電流量は等しくなるように、SWCとCHPが設計されている。この事により、アクティブ状態からスタンバイ状態に変化する時のVWELLI電位とVSUBI電位の変化を均一にし、例えばスタンバイ中のnMOS基板電位Vbnを供給するVSUBI電位が正電位となってラッチアップなどの問題を起こしてしまうことを防止する。
【００３８】
図3は、本発明のスイッチ制御回路の実施例を示す図である。
【００３９】
スイッチ制御回路SWLOGにおける制御信号の振幅は、制御信号enb33、/reset33、enbi33がVwellからVssまでの3.3V、制御信号enbi、enbb、resbi、sen1i、sen2iがVddからVssまでの1.8V、基板電位VbpがVddからVWELLIまでの1.5V、基板電位VbnがVssからVSUBIまでの1.5V、基板電位制御信号Φp及びΦnがVWELLIからVSUBIまでの4.8Vとなっている。
【００４０】
バッファ回路BUFはVwell、Vdd、Vssを電源として用い、CMOS回路の動作状態を決める制御信号enb33を入力し、enb33と同相の出力信号enbi及びenbi33と、逆相の出力信号enbbを出力する。パワーオンリセット回路PONRSTはVddとVssを電源として、CMOS回路のリセットを行う/reset33信号を入力し、制御信号resbiを出力する。パワーオンリセット回路PONRSTは、起動時に電源電位Vddが投入された後、数100μs以上の時間を経た後に、制御信号/reset33がネゲートされると制御信号resbiをアサートする。電源起動後、Vddの電位は徐々に上昇するが、このVdd電位が十分に上昇し、設計時の電位値（例えば1.8V）の例えば90％以上の値（1.6V以上）を供給できるような安定状態になってから回路を動作させないと誤動作する可能性がある。パワーオンリセット回路で、出力の制御信号resbiがアサートされるのは電源Vdd起動後100μs以上経過した後なので、電源Vddの電位は安定状態になっている。制御信号resbiがネゲートされている間、スイッチ制御回路SWLOGの出力信号はアクティブ状態の出力となる。制御信号resbiがアサートされると、スイッチ制御回路SWLOGの出力信号は制御信号enb33に応じてアクティブ状態あるいはスタンバイ状態の出力となる。基板制御信号検出回路VBSENはVwell、Vdd、Vssを電源とし、CMOS回路の動作モードを決める制御信号enbbとenbiを入力し、基板電位制御信号Φp及びΦnの電位を検出し、Φp、Φnの状態に応じて検出信号を制御信号sen1i及びsen2iとして出力する。pMOS基板用スイッチ回路SWPはVwell、Vdd、Vssを電源とし、電圧変換回路VBBGENが生成する内部電位VWELLI及びVSUBIを利用して、制御信号enbi、resbi、sen1i、sen2iに応じてpMOS基板電位Vbpならびに基板電位制御信号Φpを出力する。同様に、nMOS基板用スイッチ回路SWNはVwell、Vdd、Vssを電源とし、電圧変換回路VBBGENが生成する内部電位VWELLI及びVSUBIを利用して、制御信号enbi、resbi、sen1i、sen2iに応じてnMOS基板電位Vbnならびに基板電位制御信号Φnを出力する。基板電位制御信号Φp、Φnは、それぞれVWELLIからVSUBIまでの間の電圧振幅がある。従って、基板用スイッチ回路SWP及びSWNを構成するMOSトランジスタのゲート・ソース間あるいはゲート・ドレイン間にVWELLI-VSUBI=4.8Vの電圧が印加される可能性がある。前述したように、スイッチ制御回路SWLOGを構成するMOSトランジスタは、製造効率の点から、高しきい値で耐圧が3.3Vのデバイスを用いるとよい。したがって、基板スイッチ回路SWP及びSWNを構成するMOSトランジスタにも3.3V以上の電圧がかからないように構成しなければならない。この構成に関しては、図14、図15の説明で詳細に行う。
【００４１】
以上のように、スイッチ制御回路SWLOGは、制御信号/reset33がネゲートされ、かつ電源Vddの電位が設定値の90％以上に充分あがった後に制御信号resbiをアサートし、動作を開始する。起動時、制御信号resbiがネゲートされている間は、スイッチ制御回路SWLOGの出力は強制的にアクティブ状態の出力となっている。起動時、電圧変換回路VBBGENが生成する電位VWELLI及びVSUBIが所望の電位に達しないうちにスタンバイ状態になると、例えばVSUBIが正電位を示し、CMOS回路LOGのnMOSトランジスタ基板に正電位が印加され、ラッチアップを起こしてしまう可能性がある。これを防止するために制御信号resbiがネゲートされている間はアクティブ状態の信号出力を行い、半導体集積回路装置の信頼性を高めている。CMOS回路がアクティブ状態にある時には制御信号enb33がネゲートされるとともにVbp=Vdd、Vbn=Vss、Φp=VSUBI、Φn=VWELLIが出力される。またCMOS回路がスタンバイ状態にある時には、制御信号enb33がアサートされ、Vbp=VWELLI、Vbn=VSUBI、Φp=VWELLI、Φn=VSUBIが出力される。これらの出力信号を基板電位変換回路SWCELLへ伝達することにより、CMOS回路の基板電位を制御し、高速な動作を行うアクティブモードと消費電力の少ないスタンバイモードを提供できる。
【００４２】
図4は、本発明のバッファ回路の実施例を示す図である。
【００４３】
CMOSの動作状態を決定する制御信号enb33は、インバータ回路INV51に入力される。制御信号enb33はVwellの電圧振幅を持つが、インバータ回路INV51によりVdd振幅に下げられる。インバータ回路INV51の出力信号は同じくインバータ回路INV52、INV53、INV54を通してVdd振幅の制御信号enbi、enbbとして出力される。enbiはenb33と同相の、enbbはenb33と逆相の信号を出力する。インバータ回路INV51とINV52の出力はアップコンバータ回路UPCONV1を経てVwell振幅の信号に戻り、インバータ回路INV55、INV56を経てenbi33を出力する。enbi33はenb33と同相でかつ同振幅の制御信号を出力する。制御信号enb33は、基板電位制御回路内で制御信号として多数使われるため、バッファ回路を通して駆動力を高めておく必要がある。バッファ回路BUFにより、制御信号enb33の振幅がVddとなった場合にも、所望の制御信号を出力することが可能となる。
【００４４】
図5は、本発明のパワーオンリセット回路の実施例を示す図である。
【００４５】
パワーオンリセットPONRSTの制御信号が示す信号振幅は、/reset33がVwellからVssまでの3.3V、resbiがVddからVssまでの1.8Vとなっている。
【００４６】
pMOSトランジスタMOS61は、ゲートに制御信号/reset33、ソースに電源Vdd、ドレインにnode61を接続され、制御信号/reset33がネゲートされると電源Vddの電位をnode61に伝える。pMOSトランジスタMOS62はゲートをVss（0V）、ソースとドレインをそれぞれnode61、node62に接続され、node61からnode62に電位を伝える抵抗となる。pMOSトランジスタMOS62は、ゲート長Lgを大きく、ゲート幅Wを小さくして高抵抗の抵抗として用いる。MOS61のゲート幅WをMOS62のゲート幅Wよりもさらに小さくすると、MOS61のリーク電流を抑えることができる。node62と接地電位Vssの間に容量CAP61が存在する。node62の電位は、制御信号/reset33がネゲートされると、電源電位Vddに充電される。この充電にかかる時間は、pMOSトランジスタMOS62が持つオン抵抗Rmosと容量CAP61が持つ容量値Ccapで決定され、充電時間Tcharge=Rmos×Ccapで与えられる。nMOSトランジスタMOS63はソースを電源Vddに、ゲートとドレインをnode62に接続され、node62の電位が充電されてVddになった後に、電源Vddが0Vに落ちた際、ダイオードとして働きnode62の電位をすぐにVdd側に放電し0Vに戻す役目を果たす。MOSトランジスタMOS64とMOS65で構成されるインバータ回路と、MOS66とMOS67で構成されるインバータ回路は、node62の電位を電源VddまたはVssの2種類の信号としてデジタル化して出力する。従って、パワーオンリセット回路PONRSTは、電源Vddを投入後、制御信号/reset33がネゲートされてから後、Tchargeで規定される充電時間を経過してから出力信号resbiをアサートする。
【００４７】
電源を投入する際に、電源電位が所定の電位値の例えば90%以上の電位に達しないうちに回路が動作を始めると誤動作を起こすことがある。これを防ぐため、パワーオンリセット回路PONRSTは電源電位Vddが充分上昇し、所定の電位値の90%以上に到達するまでにかかる時間（約数100μs）以上の時間が電源投入後に経過してから、電源電位Vddが安定したとして制御信号resbiをアサートする。電源投入後、電源電位Vddが所定の値になっても、しばらくは電位が変化し、安定しない。しかし、数100μs以上時間が経過すれば、回路動作には影響しない程度に安定するので、誤動作を防止する事ができる。図6にパワーオンリセット回路PONRSTの動作波形を示す。但し、この図では制御信号/reset33は常にネゲートされているものとする。電源電位Vddが図のように0.0Vから起動して1.8Vに達した後、一定期間τを経てから制御信号resbiがアサートされる。電源電位Vddが1.8Vから0.0Vに下がる時には、出力resbiはVddと同時に出力を下げる。このことにより、電源電位Vddが瞬間的に、例えば数μsで0Vに低下し、ただちに電源が投入されて所定の電位に復帰するような、いわゆる瞬電の場合でも、パワーオンリセット回路PONRSTはVddが1.8Vに達した後一定期間を経てresbiをアサートすることができる。
【００４８】
パワーオンリセット回路PONRSTにおいて、MOS63の基板電位は、図30のようにnode62に接続されていてもよい。
【００４９】
図7は、本発明の基板制御信号検出回路の実施例を示す図である。
【００５０】
基板制御信号検出回路VBSENにおいて、制御信号の振幅は、制御信号resbi、enbi、enbb、sen1i、sen2iがVddからVssの1.8V、基板電位制御信号Φp及びΦnがVWELLIからVSUBIの4.8Vである。
【００５１】
基板制御信号検出回路VBSENはVddとVssを電源として用い、 Vdd検出回路1（VDDSEN1）、 Vdd検出回路2（VDDSEN2）、 Vss検出回路1（VSSSEN1）、 Vss検出回路2（VSSSEN2）とインバータ回路INV、AND回路、OR回路から構成され、制御信号resbi、enbi、enbbを入力し、基板電位制御信号Φp、Φnに応じて制御信号sen1i、sen2iを出力する。 Vdd検出回路1 Vdd検出回路1（VDDSEN1）の実施例を図8に、 Vdd検出回路2（VDDSEN2）の実施例を図9に、 Vss検出回路1（VSSSEN1）の実施例を図10に、 Vss検出回路2（VSSSEN2）の実施例を図11にそれぞれ示す。図8、図9、図10、図11の各検出回路内にある信号生成回路SIGGENは、制御信号出力outにハザードが生じることを防止する機能を持つ。図12に基板制御信号検出回路VBSENの動作波形を示す。制御信号enbi及びenbbがアサートされてアクティブ状態からスタンバイ状態に遷移すると、pMOS基板電位制御信号ΦpはVSUBIからVWELLIへ、nMOS基板電位制御信号ΦnはVWELLIからVSUBIへ変化する。基板制御信号検出回路VBSENはこの変化を検出し、ΦpがVss以上になり、かつΦnがVdd以下になる時に制御信号sen2iをアサートする。また、ΦpがVdd以上になりかつΦnがVss以下になる時に制御信号sen1iをアサートする。モードがスタンバイモードから通常動作モードに遷移する時は、この逆の動作をする。すなわち、pMOS基板電位制御信号ΦpはVWELLIからVSUBIへ、nMOS基板電位制御信号ΦnはVSUBIからVWELLIへ変化するが、ΦpがVdd以下になりかつΦnがVss以上になると、制御信号sen1iをネゲートし、またΦpがVss以下になりかつΦnがVdd以上になると、sen2iをネゲートする。以上のように制御信号sen1iとsen2iを出力し、基板用スイッチ回路を制御する。
【００５２】
前述したように、CMOS回路の動作状態がアクティブ状態からスタンバイ状態に、あるいはスタンバイ状態からアクティブ状態に遷移する際、基板電位制御信号Φp及びΦnはVWELLIからVSUBIまで、4.8Vの振幅で電位を変化する。図3に示すように、基板制御信号検出回路VBSENはスイッチ回路SWP及びSWNを制御する制御信号sen1i及びsen2iを出力しているが、この制御信号が1種類だと、スイッチ回路SWP、SWNの出力である基板電位制御信号ΦpやΦnが一度に4.8V変化することになる。スイッチ回路を構成するMOSトランジスタは、耐圧3.3Vのデバイスを用いるため、MOSトランジスタのゲート・ソース間、あるいはゲート・ドレイン間に印加される電圧が3.3Vを越えてはいけない。耐圧を越えた電圧がMOSトランジスタのゲートに印加されると、ゲート絶縁膜の破壊がおこり、MOSトランジスタが機能しなくなる可能性があり、信頼性がなくなる。ΦpやΦnが4.8V変化するとこの耐圧を超えてしまう可能性がある。同様に、図1に示すように基板電位変換回路SWCELLを構成するMOSトランジスタにおいても、耐圧を超える可能性がある。そこで、この耐圧が超えてしまうことを防止するため、制御信号sen1i及びsen2iという2種類の信号をΦp、Φnの電位に応じて出力し、Φp、Φnの電位変化を2段階で行っている。2段階の電位変化の方法に関する詳細は図14、図15の説明で述べる。
【００５３】
Vdd検出回路1（VDDSEN1）の動作を図8で説明する。入力信号in1とin2の電位関係をアンプ回路AMP1とAMP2で比較し、その結果をレベル確定回路LEV1がアンプ回路AMP1、AMP2の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL1を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路LEV1、遅延回路DEL1の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、AMP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）を出力する。Vin1>Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vdd、in2に基板電位Φpをつなぐことにより、アクティブ状態でenbiがネゲート（Low）されている時には、Φp<Vddであり、出力信号outもネゲート（Low）される。スタンバイ状態でenbiがアサート（High）されている時は、Φp>Vddとなり、出力信号outもアサート（High）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbiと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP1、AMP2、LEV1、DEL1回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbiがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φpの電位が変化している間、 AMP1、AMP2、LEV1、DEL1回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP1、AMP2、レベル確定回路LEV1の動作・停止信号として用いる。従って、DEL1回路が動作する期間は、AMP1、AMP2、LEV1回路が動作する期間よりも短い。AMP1、AMP2、LEV1回路が動作を始めた後にDEL1回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL1回路を停止して出力信号outを保持状態とし、その後AMP1、AMP2、LEV1回路を停止する。このことにより、Vdd検出回路VDDSEN1が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にLowとなる。入力in2には基板電位制御信号Φpが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５４】
Vdd検出回路2（VDDSEN1）の動作を図9で説明する。入力信号in1とin2の電位関係をアンプ回路AMP1とAMP2で比較し、その結果をレベル確定回路LEV1がアンプ回路AMP1、AMP2の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL1を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路LEV1、遅延回路DEL1の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、AMP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）を出力する。Vin1>Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vdd、in2に基板電位Φnをつなぐことにより、アクティブ状態でenbbがネゲート（High）されている時には、Φn>Vddであり、出力信号outはアサート（High）される。スタンバイ状態でenbbがアサート（Low）されている時は、Φn<Vddとなり、出力信号outはネゲート（Low）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbbと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP1、AMP2、LEV1、DEL1回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbbがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φnの電位が変化している間、 AMP1、AMP2、LEV1、DEL1回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP1、AMP2、レベル確定回路LEV1の動作・停止信号として用いる。従って、DEL1回路が動作する期間は、AMP1、AMP2、LEV1回路が動作する期間よりも短い。AMP1、AMP2、LEV1回路が動作を始めた後にDEL1回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL1回路を停止して出力信号outを保持状態とし、その後AMP1、AMP2、LEV1回路を停止する。このことにより、Vdd検出回路VDDSEN2が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にHighとなる。入力in2には基板電位制御信号Φnが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５５】
Vss検出回路1（VSSSEN1）の動作を図10で説明する。入力信号in1とin2の電位関係をアンプ回路AMP3とAMP4で比較し、その結果をレベル確定回路LEV2がアンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL2を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回路LEV2、遅延回路DEL2の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲート）を出力する。Vin1<Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vss、in2に基板電位Φnをつなぐことにより、アクティブ状態でenbbがネゲート（High）されている時には、Φn>Vssであり、出力信号outはアサート（High）される。スタンバイ状態でenbbがアサート（Low）されている時は、Φn<Vssとなり、出力信号outはネゲート（Low）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbbと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP3、AMP4、LEV2、DEL2回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbbがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φnの電位が変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信号として用いる。従って、DEL2回路が動作する期間は、AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL2回路を停止して出力信号outを保持状態とし、その後AMP3、AMP4、LEV2回路を停止する。このことにより、Vss検出回路VSSSEN1が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にHighとなる。入力in2には基板電位制御信号Φnが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５６】
Vss検出回路2（VSSSEN2）の動作を図11で説明する。入力信号in1とin2の電位関係をアンプ回路AMP3とAMP4で比較し、その結果をレベル確定回路LEV2がアンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL2を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回路LEV2、遅延回路DEL2の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲート）を出力する。Vin1<Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vss、in2に基板電位Φpをつなぐことにより、アクティブ状態でenbiがネゲート（Low）されている時には、Φp<Vssであり、出力信号outはネゲート（Low）される。スタンバイ状態でenbiがアサート（High）されている時は、Φp>Vssとなり、出力信号outはアサート（High）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbiと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP3、AMP4、LEV2、DEL2回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbiがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φpの電位が変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信号として用いる。従って、DEL2回路が動作する期間は、AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL2回路を停止して出力信号outを保持状態とし、その後AMP3、AMP4、LEV2回路を停止する。このことにより、Vss検出回路VSSSEN2が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にLowとなる。入力in2には基板電位制御信号Φpが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５７】
図14は、本発明のpMOS基板用スイッチ回路の実施例を示す図である。
【００５８】
pMOS基板用スイッチ回路SWPは、使用される電源によって、Vdd、Vssが用いられているインバータ、NAND、NOR回路からなる論理部分と、Vwell及びVssを用いるアップコンバータ回路UPCONV1、Vdd及びVSUBIを用いるアップコンバータ回路UPCONV2、そして、VWELLI、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられる。制御信号の信号振幅は、制御信号enbi、resbi、sen1i、sen2iがVddからVssまでの1.8V、基板電位VbpがVddからVWELLIまでの1.5V、基板電位制御信号ΦpがVWELLIからVSUBIまでの4.8Vとなっている。
【００５９】
論理部は、制御信号enbi、resbi、sen1i、sen2iを入力し、制御信号をアップコンバータUPCONV1及びUPCONV2へ伝える。アップコンバータUPCONV1は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVwell/Vssによる3.3Vに変換する。アップコンバータUPCONV2は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅を変換された制御信号がスイッチ部に伝えられ、MOSトランジスタを駆動して基板電位Vbp及び基板電位制御信号Φpを出力する。初期化回路INIT1は、制御信号resbiとsen2iを受取り、基板電位制御信号を制御する。
【００６０】
初期化回路INIT1は制御信号resbiがネゲート（Low）されている起動時にのみ動作し、resbiがネゲートされている間、基板電位制御信号Φpは強制的にVss電位になる。起動時は、アクティブ状態にあるので、基板電位制御信号ΦpはVSUBI電位にあるべきであるが、起動後しばらくはVSUBI電位が-1.5Vにならずに不安定である。状態によっては正電位になることもありえるので、VSUBI電位が-1.5Vを出力できるようになるまでの間、強制的に基板電位制御信号ΦpをVssと接続しておくと、誤動作あるいはラッチアップ等を起こすことを防止できる。
【００６１】
MOSトランジスタはゲート・ドレイン間、あるいはゲート・ソース間に一定以上の電圧が印加されると、ゲート部分の絶縁膜が破壊され、トランジスタとして動作しなくなる。この限界の電圧を耐圧という。 pMOS基板用スイッチ回路SWPでは、製造効率の観点から耐圧が3.3VのデバイスによるMOSトランジスタを用いる。従って、pMOS基板用スイッチ回路SWPのスイッチ部を構成する各MOSトランジスタのゲート・ドレイン間、及びゲート・ソース間に印加される電圧が3.3Vを越えないようにする必要がある。スイッチ部のMOSトランジスタのうち、電圧が3.3V以上印加される可能性があるのは、基板電位制御信号Φpと直接接続されているMOSトランジスタMOS141、MOS142、MOS143である。各MOSトランジスタのノードの電位変化を図15に示す。起動後の状態を考えるので、制御信号resbiはアサート（High）されている。図15に示すように、アクティブ状態にある場合、基板電位Vbp=1.8V、基板電位制御信号Φp=-1.5V、MOS端子node141の電位=0V、node142=node143=node144=-1.5Vとなる。また、スタンバイ状態にある場合、基板電位Vbp=3.3V、基板電位制御信号Φp=3.3V、MOS端子node141=3.3V、node142=1.8V、node143=node144=0Vとなる。従って、pMOS基板用スイッチ回路SWPの各MOSトランジスタには、3.3V以上のゲート・ソース間電圧及びゲート・ドレイン間電圧が印加されることはなく、耐圧3.3Vのデバイスを用いてSWPを構成することができる。図1の基板電位変換回路SWCELLを構成するpMOSトランジスタpMOS1には、pMOS基板用スイッチ回路SWPの出力である基板電位Vbpと基板電位制御信号Φpが印加される。そのため、VbpとΦp間の電圧も考慮する必要がある。図16に、入力信号enbi、sen1i、sen2iと基板電位Vbp、基板電位制御信号Φpの電位変化を示す。アクティブ状態からスタンバイ状態に変化する時、制御信号enbiはアサートされ、基板電位制御信号Φpが-1.5Vから3.3Vへ変化し、基板電位Vbpは1.8Vから3.3Vへ変化する。変化の始めでは、 MOSトランジスタMOS144からVbpへ、MOS145からΦpへVWELLI電位が充電される。MOS144とMOS145はゲート幅Wが小さいMOSで構成され、充電に時間がかかる。MOSトランジスタMOS145がオンした時のオン抵抗は、出力Φpが接続されている配線ネットワークの抵抗よりも充分高くなるように、ゲート幅Wが小さくなっている。このことにより、MOS145がΦpに充電を行っている間、Φpが接続されている配線ネットワーク上には電位差が生じなくなり、基板電位変換回路SWCELLを構成する複数のMOSトランジスタのゲート電位が同時に変化できる。Φpが1.8Vを超えると、sen1i信号がアサートされ、MOS146からVbpへ、MOS147からΦpへVWELLI電位が充電される。MOS146とMOS147はゲート幅Wの大きいMOSで構成され、充電は速い。次にスタンバイ状態からアクティブ状態に変化する時、制御信号enbiはネゲートされ、基板電位制御信号Φpは3.3Vから-1.5Vへ変化し、基板電位Vbpは3.3Vから1.8Vへ変化する。制御信号enbiがネゲートされると、MOS144、MOS145、MOS146、MOS147はオフ状態となる。変化始めでは、MOS148からΦpへVSUBI電位が充電される。MOS148はゲート幅Wが小さいMOSで構成されるので、充電に時間がかかる。Φpが0Vより下がると、sen2i信号がネゲートされ、MOS149からΦpへVWELLI電位が充電される。MOS149はゲート幅Wの大きいMOSで構成され、充電は速い。pMOSトランジスタの基板電位Vbpへは、基板電位制御信号Φpに応じて、基板電位変換回路SWCELLがVdd電位を供給する。以上のように、基板電位制御信号Φp及び基板電位Vbpの電位を2段階で遷移させることにより、Φp・Vbp間に3.3V以上の電位差が生じることを防いでいる。従って、基板電位変換回路SWCELLを構成するpMOSトランジスタpMOS1に、3.3V耐圧のデバイスを用いることができる。
【００６２】
図17は、本発明のnMOS基板用スイッチ回路の実施例を示す図である。
【００６３】
nMOS基板用スイッチ回路SWNは、使用される電源によって、Vdd、Vssが用いられているインバータ、NAND、NOR回路からなる論理部分と、Vwell及びVssを用いるアップコンバータ回路UPCONV1、Vdd及びVSUBIを用いるアップコンバータ回路UPCONV2、そして、VWELLI、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられる。制御信号の信号振幅は、制御信号enbi、resbi、sen1i、sen2iがVddからVssまでの1.8V、基板電位VbnがVssからVSUBIまでの1.5V、基板電位制御信号ΦnがVWELLIからVSUBIまでの4.8Vとなっている。
【００６４】
論理部は、制御信号enbi、resbi、sen1i、sen2iを入力し、制御信号をアップコンバータUPCONV1及びUPCONV2へ伝える。アップコンバータUPCONV1は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVwell/Vssによる3.3Vに変換する。アップコンバータUPCONV2は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅を変換された制御信号がスイッチ部に伝えられ、MOSトランジスタを駆動して基板電位Vbn及び基板電位制御信号Φnを出力する。初期化回路INIT2は、制御信号resbiとsen2iを受取り、基板電位制御信号を制御する。
【００６５】
初期化回路INIT2は制御信号resbiがネゲート（Low）されている起動時にのみ動作し、resbiがネゲートされている間、基板電位制御信号Φnは強制的にVdd電位になる。起動時は、アクティブ状態にあるので、基板電位制御信号ΦnはVWELLI電位にあるべきであるが、起動後しばらくはVWELLI電位が3.3VVにならずに不安定である。そこで、VWELLI電位が3.3VVを出力できるようになるまでの間、強制的に基板電位制御信号ΦnをVddと接続しておくと、誤動作あるいはラッチアップ等を起こすことを防止できる。
【００６６】
MOSトランジスタはゲート・ドレイン間、あるいはゲート・ソース間に一定以上の電圧が印加されると、ゲート部分の絶縁膜が破壊され、トランジスタとして動作しなくなる。この限界の電圧を耐圧という。n MOS基板用スイッチ回路SWNでは、製造効率の観点から耐圧が3.3VのデバイスによるMOSトランジスタを用いる。従って、nMOS基板用スイッチ回路SWNのスイッチ部を構成する各MOSトランジスタのゲート・ドレイン間、及びゲート・ソース間に印加される電圧が3.3Vを越えないようにする必要がある。スイッチ部のMOSトランジスタのうち、電圧が3.3V以上印加される可能性があるのは、基板電位制御信号Φnと直接接続されているMOSトランジスタMOS171、MOS172、MOS173である。各MOSトランジスタのノードの電位変化を図18に示す。起動後の状態を考えるので、制御信号resbiはアサート（High）されている。図18に示すように、アクティブ状態にある場合、基板電位Vbn=0V、基板電位制御信号Φn=3.3V、MOS端子node171の電位=1.8V、node172=node173=node174=3.3Vとなる。また、スタンバイ状態にある場合、基板電位Vbn=-1.5V、基板電位制御信号Φn=-1.5V、MOS端子node171=-1.5V、node172=0V、node173=node174=1.8Vとなる。従って、nMOS基板用スイッチ回路SWNの各MOSトランジスタには、3.3V以上のゲート・ソース間電圧及びゲート・ドレイン間電圧が印加されることはなく、耐圧3.3Vのデバイスを用いてSWNを構成することができる。図1の基板電位変換回路SWCELLを構成するnMOSトランジスタnMOS1には、nMOS基板用スイッチ回路SWNの出力である基板電位Vbnと基板電位制御信号Φnが印加される。そのため、VbnとΦn間の電圧も考慮する必要がある。図19に、入力信号enbi、sen1i、sen2iと基板電位Vbn、基板電位制御信号Φnの電位変化を示す。アクティブ状態からスタンバイ状態に変化する時、制御信号enbiはアサートされ、基板電位制御信号Φnが3.3Vから-1.5Vへ変化し、基板電位Vbnは0Vから-1.5Vへ変化する。変化の始めでは、 MOSトランジスタMOS174からVbnへ、MOS175からΦnへVSUBI電位が充電される。MOS174とMOS175はゲート幅Wが小さいMOSで構成され、充電に時間がかかる。MOSトランジスタMOS175がオンした時のオン抵抗は、出力Φnが接続されている配線ネットワークの抵抗よりも充分高くなるように、ゲート幅Wが小さくなっている。このことにより、MOS175がΦnに充電を行っている間、Φnが接続されている配線ネットワーク上には電位差が生じなくなり、基板電位変換回路SWCELLを構成する複数のMOSトランジスタのゲート電位が同時に変化できる。Φnが0Vを以下になると、sen1i信号がアサートされ、MOS176からVbnへ、MOS177からΦnへVSUBI電位が充電される。MOS176とMOS177はゲート幅Wの大きいMOSで構成され、充電は速い。次にスタンバイ状態からアクティブ状態に変化する時、制御信号enbiはネゲートされ、基板電位制御信号Φnは-1.5Vから3.3Vへ変化し、基板電位Vbnは-1.5Vから0Vへ変化する。制御信号enbiがネゲートされると、MOS174、MOS175、MOS176、MOS177はオフ状態となる。変化始めでは、MOS178からΦnへVWELLI電位が充電される。MOS178はゲート幅Wが小さいMOSで構成されるので、充電に時間がかかる。Φnが1.8Vを超えると、sen2i信号がネゲートされ、MOS179からΦnへVSUBI電位が充電される。MOS179はゲート幅Wの大きいMOSで構成され、充電は速い。nMOSトランジスタの基板電位Vbnへは、基板電位制御信号Φnに応じて、基板電位変換回路SWCELLがVss電位を供給する。以上のように、基板電位制御信号Φn及び基板電位Vbnの電位を2段階で遷移させることにより、Φn・Vbn間に3.3V以上の電位差が生じることを防いでいる。従って、基板電位変換回路SWCELLを構成するnMOSトランジスタnMOS1に、3.3V耐圧のデバイスを用いることができる。
【００６７】
以上説明したpMOS基板用スイッチ回路SWP及びnMOS基板用スイッチ回路SWNの入出力信号の動作波形を、図20に詳細に示す。電位VWELLIやVSUBIは、アクティブ、スタンバイの状態が変化する時に出力信号Vbp、Vbn、Φp、Φnの影響をうけ、電位が不安定になる。
【００６８】
図21は、本発明の基板電位検出回路の実施例を示す図である。
【００６９】
基板電位検出回路SENVBPは、電源としてVwell、Vdd、Vssを用いる。また、信号の振幅は制御信号enbi33、及びoscenbwi33がVwellからVssまでの3.3V、基板電位VbpがVddからVWELLIまでの1.5Vである。
【００７０】
基板電位検出回路SENVBPは、制御信号enbi33とpMOS基板電位Vbpに応じて、リング発振回路や正電圧発生回路を動作させるための制御信号oscenbwi33を出力する。基板電位Vbpはインバータ回路INVに入力され、Vdd検出回路1（VDDSEN1）（図8で詳細動作を説明）で基板電位Vbpの電位を判定する。Vdd検出回路1（VDDSEN1）の出力と制御信号enbi33の論理をとって、制御信号oscenbwi33を出力する。基板電位VbpはVddからVWELLI（=Vwell）の間の電位を変化するので、Vbp信号をうけるインバータ回路INVの電源は、VwellとVddが用いられている。アクティブ状態で、制御信号enbi33がネゲートされている間は、基板電位Vbpに関わらず、出力oscenbwi33はネゲートされる。図22には、スタンバイ状態で制御信号enbi33がアサートされている時の、基板電位検出回路SENVBPの動作波形を示す。基板電位Vbpが3.3Vの間、出力oscenbwi33はネゲートされており、リング発振回路や正電圧発生回路を停止させる。基板電位Vbpが所定の電位、例えば2.5V以下に下がると、出力oscenbwi33はアサートされ、リング発振回路や正電圧発生回路を動作させる。スタンバイ状態に入る時、CMOS回路LOGを構成するpMOSトランジスタの基板Vbpへは、VWELLIが供給される。図20に示されているように、VWELLI電位はアクティブからスタンバイ状態に変化する時、電位が不安定になる。そこで、この時に基板電位Vbp=VWELLIが所定の電圧以下（例えば、2.5V）である間、正電圧発生回路を用いてVWELLI電位を3.3Vに回復させる。それ以外の時には、VWELLI電位は正電圧発生回路内のMOSトランジスタを介してVwell電源と接続されている。図20に示されているように、アクティブ状態からスタンバイ状態に移る時、VWELLIとVSUBIは瞬間的に電位が不安定になり、VWELLIは電位を下げ、VSUBIは電位をあげる。もし、VWELLIが電源Vwellと直接つながっていると、VWELLI電位からの供給電流がVSUBIに比べて十分に大きいため、VWELLI電位はほとんど変化せず、VSUBI電位だけが大きく上昇する。すると、VSUBI電位が正電位にまで上昇してしまう可能性が高くなり、VSUBIから電位を供給している基板電位Vbnが正電位となり、CMOS回路がラッチアップを起こす危険性が高くなる。そこで、アクティブ状態からスタンバイ状態に変化する時には、VWELLI出力とVSUBI出力の供給電流を同じにし、各々の電位変化量を少なく抑える。oscenbwi33がアサートされている間は、正電圧発生回路が動作し、VWELLI電位に供給する電流量がVSUBIと等しくなる。従って、アクティブ状態からスタンバイ状態に変化する時のラッチアップの危険を防止する。スタンバイ状態からアクティブ状態に変化する時は、基板電位Vbp及びVbnには電源電位Vdd及びVssが直接与えられるので、VWELLI電位やVSUBI電位が不安定になっても、ラッチアップの危険は無い。
【００７１】
図23は、本発明の負電圧検出回路の実施例を示す図である。
【００７２】
負電圧検出回路SENSUBIが用いる電源は、Vwell、Vdd、Vss、VSUBIであり、また出力信号oscenbsi33の信号振幅はVwellからVssまでの3.3Vである。
【００７３】
負電圧検出回路SENSUBIは、電位VSUBIを生成する時の基準を設定する。node231の電位は、V231=（Vdd+Vss）/2で与えられている。node232の電位は、V232=（Vwell+VSUBI）/2で与えられる。V231<V232の時、出力oscenbsi33はアサートされ、V231>V232の時、出力oscenbsi33はネゲートされる。起動時等、VSUBIが-1.5Vより高い電圧にある間は、V231<V232であるので、出力信号oscenbsi33がアサートされ、負電圧発生回路が動作し、VSUBIを下げていく。VSUBIが-1.5Vより低い電位になると、V231>V232となり、出力oscenbsi33がネゲートされて負電圧発生回路を停止する。VSUBI電位は、電荷が放電されうる位置に接続されていると、-1.5Vから徐々に上昇する。VSUBI電位が-1.5Vよりも上がると、再びoscenbsi33出力がアサートされ、負電圧発生回路を動作させてVUSBI電位を-1.5Vまで下げる。従って、負電圧検出回路SENSUBIは、電位VSUBIを監視し、VSUBIが-1.5Vに保たれるように、負電圧発生回路の動作を制御するための信号oscenbsi33を出力する。制御信号oscenbsi33で負電圧発生回路の動作を細かく停止させることにより、負電圧発生回路の消費電力を削減している。図24に負電圧検出回路SENSUBIの動作波形を示す。VSUBI>-1.5Vの間、制御信号oscenbsi33がアサートされている。VSUBIが-1.5Vに到達すると、制御信号oscenbsi33はネゲートされる。
【００７４】
図25は、本発明のリング発振回路の実施例を示す図である。
【００７５】
リング発振回路ROSCの出力信号osci33は、正電圧発生回路SWCや負電圧発生回路CHPを動作させ、所望の電位を生じるための制御信号となる。VWELLI、VSUBIともに所望の3.3V、-1.5V電位が得られている時は、制御信号oscenbwi33及びoscenbsi33がネゲートされ、リング発振回路は停止する。制御信号oscenbwi33及びoscenbsi33を入力したOR回路の出力は、リング発振回路ROSCを構成する7段のインバータ遅延列の動作、停止を制御する。OR回路出力がアサートされている間はpMOS251、pMOS252、pMOS253がoff状態になり、nMOS251、nMOS252、nMOS253がon状態となり、出力osci33に発振信号が出力される。OR回路出力がネゲートされると、pMOS251、pMOS252、pMOS253がon状態になり、nMOS251、nMOS252、nMOS253がoff状態となって、発振回路ROSCは停止する。このように動作、停止用のMOSトランジスタを多数用意することで、リング発振回路ROSCの動作、停止きりかえを高速に行うことができる。
【００７６】
図26は、本発明の正電圧発生回路の実施例を示す図である。
【００７７】
正電圧発生回路SWCは、電源としてVwell及びVssを用いる。また制御信号osci33及びoscenbwi33の信号振幅は、VwellからVssまでの3.3Vである。
【００７８】
正電圧発生回路SWCは、インバータ回路INVとAND回路からなる論理部で制御信号oscenbwi33を入力し、発振信号osci33を伝達する。正電圧発生回路SWCの論理部以外の回路は、いわゆるスイッチドキャパシタ回路を構成している。スイッチドキャパシタ回路は、所定の電流を供給しながら、電源Vwellを用いて出力VWELLI電位を生成する。oscenbwi33がネゲートされている時は、発振信号osci33は伝達されず、スイッチドキャパシタ回路は停止する。スイッチドキャパシタ回路は、停止中にはpMOSトランジスタをon状態にし、pMOSトランジスタを介してVwell電位をVWELLIに伝達する。oscenbwi33がアサートされている時は、発振信号osci33がスイッチドキャパシタ回路に伝えられ、スイッチドキャパシタ回路が動作する。この時、スイッチドキャパシタ回路が電位VWELLIに供給できる電流は、発振信号osci33の信号周波数と容量CAP261で決定される。
【００７９】
図26のスイッチドキャパシタ回路では、位相が180°異なる2種類のクロック信号をインバータ回路INVやAND回路から供給し、2組のスイッチ用MOSトランジスタを交互にオン・オフしている。このことにより、出力信号の生成効率を高めている。
【００８０】
図27は、本発明の負電圧発生回路の実施例を示す図である。
【００８１】
負電圧発生回路CHPは、電源としてVwell及びVssを用いる。また制御信号osci33、oscenbsi33、enbi33の信号振幅は、VwellからVssまでの3.3Vである。
【００８２】
負電圧発生回路CHPは、インバータ回路INVとNAND回路からなる論理部で制御信号oscenbsi33を入力し、発振信号osci33を伝達する。負電圧発生回路CHPの論理部以外の回路は、いわゆるチャージポンプ回路を構成している。チャージポンプ回路はCHP1とCHP2の2個が並列に設置されている。スタンバイ状態、あるいはアクティブ状態を決定する制御信号enbi33によって、発振信号osci33がCHP1へ伝達するかCHP2へ伝達するかが選択される。アクティブ状態にある時は、制御信号enbi33はネゲートされ、チャージポンプ回路CHP2が動作し、VSUBI電位を生成する。スタンバイ状態にある時は、制御信号enbi33がアサートされてチャージポンプ回路CHP1が動作し、VSUBI電位を生成する。チャージポンプ回路CHP1とCHP2の回路は同じ回路で構成され、容量CAP271、CAP272の容量値が異なる。例えば、CHP1の持つ容量値はCHP2の容量値の7倍程度ある。チャージポンプ回路は、所定の電流を供給しながら、電源Vwellを用いて-Vwell電位を生成することができる。oscenbsi33がネゲートされている時は、発振信号osci33は伝達されず、チャージポンプ回路は停止する。チャージポンプ回路は、停止中には出力が浮遊状態になる。従って、チャージポンプ回路が停止中に出力VSUBIがリークパスに接続されていれば、VSUBIの電荷は放電され、VSUBI電位は上昇する。 oscenbsi33がアサートされている時は、発振信号osci33がチャージポンプ回路に伝えられ、チャージポンプ回路が動作する。VSUBI電位は、負電圧検出回路で観測されており、VSUBIが-1.5V（=Vdd-Vwell）以下になると制御信号oscenbsi33をネゲートし、回路を停止する。VSUBI電位がリーク等により電荷を放電し、VSUBI電位が-1.5Vよりも上がると、再び制御信号oscenbsi33がアサートされ、チャージポンプ回路が動作を開始してVSUBI電位を下げていく。このようにして、VSUBIは-1.5Vの電位を保持する。チャージポンプ回路が電位VSUBIに供給できる電流は、発振信号osci33の信号周波数と容量CAP271あるいはCAP272で決定される。
【００８３】
負電圧発生回路CHPの出力である電位VSUBIは、アクティブ状態では基板電位変換回路SWCELLのpMOSトランジスタのゲートに基板電位制御信号Φpとして供給される。ところがスタンバイ状態では、基板電位変換回路SWCELLのnMOSトランジスタのゲートに基板電位制御信号Φnとして供給されるとともに、CMOS回路LOGのnMOSトランジスタへ、基板電位Vbnとして供給される。従って、アクティブ時とスタンバイ時で、VSUBIが電位を供給する負荷の容量が異なる。そのため、チャージポンプ回路の電流供給能力を効率よく用いて、負電圧発生回路CHPが消費する電力を抑えるためには、アクティブ、スタンバイの状態に応じてチャージポンプ回路を切り替えるとよい。このような理由により、アクティブ時にはチャージポンプ内の容量CAP272が小さなチャージポンプ回路CHP2を用いることで、供給電流を減らし、スタンバイ時にはチャージポンプ内の容量CAP271が大きなチャージポンプCHP1を用いることで、供給電流を増やして、大きな負荷容量に対応している。
【００８４】
アクティブ状態からスタンバイ状態に切り替る時、図20に示したように、VWELLI電位とVSUBI電位が容量結合等により不安定になり、VWELLI電位は低下しVSUBI電位は上昇する。この時、正電圧発生回路SWCはスイッチドキャパシタ回路を動作させてVWELLI電位を3.3Vに戻す。また負電圧発生回路CHPはチャージポンプ回路CHP1を動作させてVSUBIを-1.5Vに戻す。この時、VWELLIを供給するスイッチドキャパシタ回路が供給する電流とVSUBIを供給するチャージポンプが供給する電流は同程度なので、VWELLIの電位低下量とVSUBIの電位上昇量が均一になる。スイッチドキャパシタ回路の供給電流と、チャージポンプ回路の供給電流は、回路内部の容量の大きさで調整できる。もし、スイッチドキャパシタを用いずに電源Vwellを直接VWELLIとして用いた場合、Vwellの供給電流は大きいので、アクティブ状態からスタンバイ状態に切り替る時、VWELLI電位はほとんど低下せず、VSUBI電位だけが大きく上昇し、正電位になってしまう可能性がある。スタンバイ状態では、VSUBI電位は基板電位VbnとしてCMOS回路LOGのnMOSトランジスタの基板に供給されているため、VSUBI電位が正電位になると、CMOS回路がラッチアップを起こしてしまう危険性がある。そこで、VWELLIとVSUBIの供給電流をそろえることで、上記のようなラッチアップを防ぎ、信頼性を高めることができる。
【００８５】
図28、29は、本発明のアップコンバータ回路の実施例を示す図である。
【００８６】
アップコンバータ回路1（UPCONV1）は、Vdd/Vss振幅1.8Vの入力信号をVwell/Vss振幅3.3Vの信号として出力し、アップコンバータ回路2（UPCONV2）は、Vdd/Vss振幅1.8Vの入力信号をVdd/ VSUBI振幅3.3Vの信号として出力する。
【００８７】
【発明の効果】
以上説明したように、本発明によると次の効果がある。すなわち、高速かつ低消費電力で動作が可能な半導体集積回路において、以下に示す課題を同時に満たすCMOS回路、及びそれで構成されたCMOS LSIチップならびに半導体集積回路装置を提供できる。
【００８８】
（1）基板バイアス制御回路のテスト容易性を確保する。
【００８９】
（2）基板バイアス制御をすることによるCMOS回路の誤動作を防止する。
【００９０】
（3）基板バイアス制御をすることによる回路面積の増加を抑える。
【００９１】
（4）基板バイアスの切り替え時におけるCMOS回路の誤動作を防止する。
【００９２】
（5）電源電圧が低下した場合でも基板バイアス制御により所望の基板バイアスを印加できる。
【００９３】
（6）電源電圧が低下したことにより、基板バイアス制御でCMOS回路が誤動作を起こすことを防止する。
【図面の簡単な説明】
【図１】本発明の実施例の構成図である。
【図２】電圧変換回路の構成図である。
【図３】スイッチ制御回路の構成図である。
【図４】バッファ回路図である。
【図５】パワーオンリセット回路図である。
【図６】パワーオンリセット回路の動作波形である。
【図７】基板制御信号検出回路の構成図である。
【図８】 Vdd検出回路1の回路図である。
【図９】 Vdd検出回路2の回路図である。
【図１０】 Vss検出回路1の回路図である。
【図１１】 Vss検出回路2の回路図である。
【図１２】基板制御信号検出回路の動作波形である。
【図１３】信号生成回路の動作波形である。
【図１４】 pMOS基板用スイッチ回路である。
【図１５】 pMOS基板用スイッチ回路の動作波形である。
【図１６】 pMOS基板用スイッチ回路の動作波形である。
【図１７】 nMOS基板用スイッチ回路である。
【図１８】 nMOS基板用スイッチ回路の動作波形である。
【図１９】 nMOS基板用スイッチ回路の動作波形である。
【図２０】 pMOS及びnMOS基板用スイッチ回路の動作波形である。
【図２１】基板電位検出回路図である。
【図２２】基板電位検出回路の動作波形である。
【図２３】負電圧検出回路図である。
【図２４】負電圧検出回路の動作波形である。
【図２５】リング発振回路図である。
【図２６】正電圧発生回路図である。
【図２７】負電圧発生回路図である。
【図２８】アップコンバータ回路1の回路図である。
【図２９】アップコンバータ回路2の回路図である。
【図３０】パワーオンリセット回路の別の実施例の図である。
【符号の説明】
AMP1、AMP2、AMP3、AMP4：アンプ回路
AND：AND回路
BUF：バッファ回路
CAP、CAP61、CAP221、CAP231、CAP261、CAP271、CAP272：容量
CHP：負電圧発生回路
DEL1、DEL2：遅延回路
INIT1、INIT2：初期化回路
INV、INV51、INV52、INV53、INV54、INV55、INV56：インバータ回路
LEV1、LEV2：レベル確定回路
LOG：CMOS回路
MOS1、MOS141、MOS142、MOS143、MOS144、MOS151、MOS152、MOS153、MOS154、MOS61、MOS62、MOS63、MOS64、MOS65、MOS66、MOS67、MOS141、MOS142、MOS143、MOS144、MOS145、MOS146、MOS147、MOS148、MOS149、MOS171、MOS172、MOS173、MOS174、MOS175、MOS176、MOS177、MOS178、MOS179：MOSトランジスタ
NAND：NAND回路
nMOS1、nMOS251、nMOS252、nMOS253：nチャネル型MOSトランジスタ
NOR：NOR回路
OR：OR回路
pMOS1、pMOS251、pMOS252、pMOS253：pチャネル型MOSトランジスタ
PONRST：パワーオンリセット回路
ROSC：リング発振回路
SENSUBI：負電圧検出回路
SENVBP：基板電位検出回路
SIGGEN：信号生成回路
SWC：正電圧発生回路
SWCELL：基板電位変換回路
SWLOG：スイッチ制御回路
SWN：nMOS基板用スイッチ回路
SWP：pMOS基板用スイッチ回路
UPCONV1、UPCONV2：アップコンバータ回路
VB：基板電圧発生・制御回路
VBC：基板電位制御回路
VBBGEN：電圧変換回路
VBSEN：基板制御信号検出回路
VDDSEN1：Vdd検出回路1
VDDSEN2：Vdd検出回路2
VSSSEN1：Vss検出回路1
VSSSEN2：Vss検出回路2
XOR：排他的OR回路
Vt：しきい値電圧
VWELLI：電圧変換回路が生成する正の電位
VSUBI：電圧変換回路が生成する負の電位
Vddq：基板電圧発生・制御回路が生成する負の電位
Vwell、Vdd、Vdd1、Vdd2、Vss：電源電位
Vbp：pMOSトランジスタの基板電位
Vbn：nMOSトランジスタの基板電位
Φp、Φn：基板電位制御信号
enb33、enbi33、/reset33 、enbi、enbb、resbi、sen1i、sen2i、osci33、oscenbwi33、oscenbsi33：制御信号
node61、node62、node63、node141、node142、node143、node144、node171、node172、node173、node174、node231、node232：端子。
【発明の属する技術分野】
本発明は半導体集積回路に係わり、特に高速性と低消費電力性を同時に実現する半導体集積回路装置に関する。
【０００２】
【従来の技術】
CMOS回路を用いた半導体集積回路装置が消費する電力には、スイッチング時の充放電によるダイナミックな消費電力と、サブスレッショルドリーク電流によるスタティックな消費電力が存在する。ダイナミックな消費電力は、電源電位Vddの二乗に比例するため、電源電位Vddの値を下げると効果的に消費電力を低下できる。近年、マイクロプロセッサ等のCMOS半導体集積回路装置では、電源電位Vddを下げてきている。また、近年のマイクロプロセッサでは、電力管理機構を備え、プロセッサに複数の動作モードを設け、それにしたがって待機時に実行ユニットへのクロックの供給を停止しているものがある。このクロック供給の停止により、不要な実行ユニットにおけるダイナミックな消費電力を可能な限り削減することができる。しかしながら、サブスレッショルドリーク電流によるスタティックな消費電力は削減することができず、残存したままである。
【０００３】
ところで、CMOS回路の動作速度は電源電位Vddの低下にともない遅くなる。動作速度の劣化を防ぐためには、電源電位Vddの低下にともないMOSトランジスタのしきい値電圧を下げる必要がある。しかし、しきい値電圧を下げると極端にサブスレッショルドリーク電流が増加するため、電源電位Vddの低下が進むにつれて、従来はそれほど大きくなかったサブスレッショルドリーク電流によるスタティックな消費電力の増加が顕著になってきた。このため、高速性と低電力性の二点を両立したマイクロプロセッサ等の半導体集積回路装置を実現することが問題となっている。
【０００４】
上記の問題を解決する方法として、例えば特開平6-53496号公報に公開されているように、基板バイアスを可変設定することにより、MOSトランジスタのしきい値電圧を制御する方法が挙げられる。CMOS回路の高速動作が要求される通常動作を行うアクティブ状態では、基板バイアスをpMOS（pチャネル型MOSトランジスタ）については電源電位に、nMOS（nチャネル型MOSトランジスタ）については接地電位に設定する。一方、CMOS回路が高速に動作する必要のないスタンバイ状態では、基板バイアスをpMOSについては電源電位Vddよりも高い電位に、nMOSについては接地電位よりも低い電位に設定する。（この動作を、以下「基板をひく」あるいは「基板バイアスをひく」と表現する。）CMOS回路が動作を行わずに待機をしているスタンバイ状態には、基板をひくことによって、CMOS回路を構成しているMOSトランジスタのしきい値電圧を高くすることができ、サブスレッショルドリーク電流によるスタティックな消費電力を削減することができる。
【０００５】
【発明が解決しようとする課題】
高速性と低電力性の二点を両立した、マイクロプロセッサ等のCMOS回路で構成される半導体集積回路装置を実現するためには、CMOS回路について前述のような基板バイアス制御を行い、アクティブ時にはMOSトランジスタのしきい値電圧を低くして高速性を維持し、スタンバイ時にはMOSトランジスタのしきい値電圧を高くしてサブスレッショルドリーク電流を低減する必要がある。
【０００６】
CMOS回路においてしきい値を制御するためには、前述したように基板バイアスを制御する方法が有効である。しかし、実際の回路装置において基板バイアスを制御するためには、以下のような課題が存在する。
【０００７】
（1）基板バイアス制御回路のテスト容易性を確保する。
【０００８】
（2）基板バイアス制御をすることによるCMOS回路の誤動作を防止する。
【０００９】
（3）基板バイアス制御をすることによる回路面積の増加を抑える。
【００１０】
（4）基板バイアスの切り替え時におけるCMOS回路の誤動作を防止する。
【００１１】
CMOS回路の消費電力を削減させるために、今後も電源電位Vddは低下していくと考えられる。この時には、以下のような課題が存在する。
【００１２】
（5）電源電位が低下した場合でも基板バイアス制御により所望の基板バイアスを印加できる。
【００１３】
（6）電源電位が低下したことにより、基板バイアス制御でCMOS回路が誤動作を起こすことを防止する。
【００１４】
本発明は、上記の問題を解決する、MOSトランジスタの基板バイアスを制御する半導体集積回路装置に関する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明で提示した手段の主なものは以下のようになる。
【００１６】
基板電位制御回路は、3種類の電源を用いて2つの電位を生成し、制御信号を入力してpMOSトランジスタ用Nウェル基板電位、nMOSトランジスタ用Pウェル基板電位、pMOSトランジスタ用基板電位制御信号、 nMOSトランジスタ用基板電位制御信号を生成する。基板電位制御回路は電圧変換回路とスイッチ制御回路で構成される。電圧変換回路は、電源を用いて2つの内部電位を発生する。２つの内部電位は、同程度の電流を供給できる電源となる。スイッチ制御回路は、電圧変換回路から供給される電位を利用して基板電位、及び基板電位制御信号を出力する。基板電位変換回路はMOSトランジスタで構成され、MOSトランジスタのゲートに基板電位制御回路からの基板電位制御信号を入力しする。また、基板電位制御回路から基板電位が供給されない時には、基板電位変換回路が基板電位を出力する。マイクロプロセッサ等を構成するCMOS回路は、pMOSトランジスタ及びnMOSトランジスタから成り、CMOS回路を構成するMOSトランジスタの基板へは、基板電位が基板電位制御回路または基板電位変換回路から供給される。
【００１７】
本発明の手段を以下に詳細に説明する。
【００１８】
電圧変換回路は、基板電位検出回路、負電圧検出回路、リング発振回路、正電圧発生回路、負電圧発生回路から構成される。基板電位検出回路はpMOSトランジスタの基板電位を入力し、制御信号入力によりCMOS回路が動作を行うアクティブ状態から停止しているスタンバイ状態に変わる時、出力を変化させる。すなわち、CMOS回路がアクティブ状態からスタンバイ状態に変わる際、制御信号入力はアサートされ、pMOSトランジスタ基板電位の電位が上昇する。制御信号入力がアサートされてかつ、基板電位が所定の電位よりも低い間は基板電位検出回路の出力はアサートされる。基板電位が所定の電位より高くなると、出力はネゲートされる。負電圧検出回路は、負電圧発生回路が生成する負の電位を入力し、負の電位が所定の電位よりも高い間、出力をアサートする。負電位が所定の電位より低くなると、出力はネゲートされる。リング発信回路は、2つの制御信号を入力し、少なくともどちらか一方の制御信号がアサートされている間、発信信号を出力する。制御信号が両方ネゲートされている時は、リング発振回路の動作が停止する。正電圧発生回路は制御信号アサートされている間に動作し、内部の正電位を発生する。アクティブ状態からスタンバイ状態に変わる時、制御信号がアサートされ、pMOSトランジスタの基板電位が正電位と接続される。pMOSトランジスタの基板電位が所定の値になると、制御信号がネゲートされ、正電圧発生回路は動作を停止する。負電圧発生回路は、制御信号がアサートされている間に動作をし、内部の負電位を発生する。負電位が所定の値になると、制御信号がネゲートされ、負電圧発生回路は停止する。
【００１９】
スイッチ制御回路は、バッファ回路、パワーオンリセット回路、基板制御信号検出回路、pMOS基板用制御回路、nMOS基板用制御回路から構成される。バッファ回路は、CMOS回路の動作状態についてアクティブ状態かスタンバイ状態かを決める制御信号を入力し、入力と同相の出力信号と、逆相の出力信号を出力する。パワーオンリセット回路は、CMOS回路のリセットを行う信号を入力し、電源の電位を判断して起動用の制御信号を出力する。パワーオンリセット回路は、起動時に電源電位が投入された後、数100μs以上の時間を経た後に、入力信号がネゲートされると出力をアサートする。基板制御信号検出回路は、CMOS回路の動作モードを決める制御信号を入力し、基板電位制御信号の電位を検出し、これに応じて検出信号を制御信号として出力する。pMOS基板用スイッチ回路は、電圧変換回路が生成する内部電位を利用して、制御信号の入力に応じてpMOS基板電位ならびに基板電位制御信号を出力する。同様に、nMOS基板用スイッチ回路は、電圧変換回路が生成する内部電位を利用して、制御信号入力に応じてnMOS基板電位ならびに基板電位制御信号を出力する。
【００２０】
【発明の実施の形態】
以下、図を参照して本発明の実施例を説明する。
【００２１】
図1は、本発明の実施例を示す図である。
【００２２】
基板電位制御回路VBCは、制御信号enb33及び/reset33を入力し、電源として3種類、Vdd（例えば1.8V）、Vwell（例えば3.3V）、Vss（0V）を用いて、pMOSトランジスタ用Nウェル基板電位Vbp、nMOSトランジスタ用Pウェル基板電位Vbn、基板電位制御信号Φp、Φnを生成する。これ以降の説明では、例として、特に説明の無い限り、電源電位の値を、Vdd=1.8V、Vwell=3.3V、Vss=0Vとする。同様に、特に断りが無い場合、VWELLI電位をVWELLI=Vwell=3.3V、VSUBI電位をVSUBI=Vdd-Vwell=-1.5Vとして例示する。基板電位制御回路VBCは電圧変換回路VBBGENとスイッチ制御回路SWLOGで構成される。電圧変換回路VBBGENは、電源VwellとVssを用いて内部電位VWELLI（=Vwell=3.3V）とVSUBI（=Vdd-Vwell=-1.5V）を発生する。VWELLIはVSUBIと同程度の電流を供給できる電源となる。スイッチ制御回路SWLOGは、電圧変換回路VBBGENから供給される電位VWELLIとVSUBIを利用して基板電位Vbp及びVbn、基板電位制御信号Φp及びΦnを出力する。基板電位変換回路SWCELLはMOSトランジスタで構成され、pMOSトランジスタのゲートには基板電位制御回路VBCからの基板電位制御信号Φpを入力し、nMOSトランジスタのゲートには基板電位制御回路VBCからの基板電位制御信号Φnを入力する。また、基板電位制御回路VBCから基板電位VbpやVbnが供給されない時に、基板電位変換回路SWCELLから基板電位Vbp及びVbnを出力する。CMOS回路LOGは、pMOSトランジスタ及びnMOSトランジスタで構成され、マイクロプロセッサ等として働く。CMOS回路LOGへの電源電位はVddとVssであり、CMOS回路LOGを構成するMOSトランジスタの基板へは、基板電位Vbp及びVbnが基板電位制御回路VBCまたは基板電位変換回路SWCELLから供給される。
【００２３】
基板電位制御回路VBCにおいて、制御信号の振幅は、制御信号enb33、/reset33、enbi33がVwellまたはVWELLIからVssまでの3.3V、基板電位VbpはVddからVWELLIまでの1.5V、基板電位VbnはVssからVSUBIまでの1.5V、基板電位制御信号Φp及びΦnはVWELLIからVSUBIまでの4.8Vとなっている。
【００２４】
CMOS回路LOGが通常動作を行う場合、CMOS回路LOG内のpMOSトランジスタの基板にはVbp=Vddが印加され、nMOSトランジスタの基板にはVbn=Vssが印加される。この状態をアクティブ状態と呼ぶ。CMOS回路LOGが動作を停止している場合、CMOS回路LOG内のpMOSトランジスタの基板にはVbp=VWELLIが印加され、nMOSトランジスタの基板にはVbn=VSUBIが印加される。この状態をスタンバイ状態と呼ぶ。アクティブ状態の場合、基板電位制御回路VBCは、基板電位制御信号としてΦp=VSUBI、Φn=VWELLIを出力する。すると、基板電位変換回路SWCELLでは、pMOSトランジスタpMOS1及びnMOSトランジスタnMOS1のどちらもオン状態になり、pMOSトランジスタpMOS1は基板電位としてVbp=Vddを供給し、nMOSトランジスタnMOS1は基板電位としてVbn=Vssを供給する。スタンバイ状態の場合、基板電位制御回路VBCは、基板電位制御信号としてΦp=VWELLI、Φn=VSUBIを出力する。この場合、基板電位変換回路SWCELLのトランジスタはオフ状態となり、変わって基板電位制御回路VBCから基板電位としてVbp=VWELLI、Vbn=VSUBIが供給される。基板電位制御回路VBCの出力信号Φp、Φn、Vbp、Vbnは入力される制御信号enb33及び/reset33により決定する。制御信号/reset33がネゲートされている間は制御信号enb33に関わらず、基板電位制御回路VBCはアクティブ状態の出力を行う。制御信号/reset33がアサートされても、制御信号enb33がネゲートされていれば、基板電位制御回路VBCはアクティブ状態の出力を行う。制御信号/reset33及び制御信号enb33の両方がアサートされると基板電位制御回路VBCはスタンバイ状態の出力を行う。
【００２５】
基板電位制御回路VBCを構成する回路の1つである電圧変換回路VBBGENは、電源としてVwell、Vdd、Vssの3種類の電位を用いて、電位VWELLI（=Vwell=3.3V）及びVSUBI（=Vdd-Vwell=-1.5V）を生成する。また、電圧変換回路VBBGENは、スイッチ制御回路SWLOGが出力する制御信号enbi33と基板電位Vbpに応じて、内部の動作を決定する。例えば、CMOS回路LOGがスタンバイ状態に入る時、制御信号enbi33がアサートされると基板電位Vbpの電位はVddからVWELLIへと変化するが、Vbpの電位がVWELLIに等しくなるまで電圧変換回路VBBGENは動作を開始し、Vbp電位がVWELLIに達すると電圧変換回路VBBGENの動作が停止する。電圧変換回路VBBGENが停止している間は、電源VWELLIには電源VwellがMOSトランジスタを通して直接つながっている。また、電圧変換回路VBBGENは、VSUBIの電位値が所望の値（Vdd-Vwell=-1.5V）より高いか低いかを判断し、高い場合に電圧変換回路VBBGENを動作させる。さらに、電圧変換回路VBBGENはスイッチ制御回路SWLOGからの制御信号enbi33に応じて電位出力VSUBIの供給電流を変える事ができる。基板電位制御回路VBCを構成するもう1つの回路であるスイッチ制御回路SWLOGは、電源としてVwell、Vdd、Vssを用い、制御信号enb33及び/reset33に応じて、電圧変換回路VBBGENが供給する電位VWELLIとVSUBIを出力信号Φp、Φn、Vbp、Vbnとして伝達する。
【００２６】
基板電位制御回路VBCのうち、電圧変換回路VBBGENは動作時に最も消費電力が高い。そこで、電圧変換回路VBBGENが制御信号enbi33や基板電位VbpあるいはVBBGEN自身が生成する電位VSUBIに応じて回路動作を細かく制御することにより、消費電力を低下させている。基板電位制御回路VBCが出力する基板電位Vbnは、電圧変換回路VBBGENが生成する電位VSUBIをスイッチ制御回路SWLOGを通してCMOS回路LOGへ供給している。CMOS回路LOGがスタンバイ状態にある間、電圧変換回路VBBGENが供給する電位VSUBIの負荷はCMOS回路LOGの全nMOSトランジスタの基板となり、CMOS回路LOGの規模が大きいと、負荷も大きくなる。この時は、電源VSUBIが供給できる電流量を多くすると、所望の電位値を基板電位として供給できる。ところが、CMOS回路LOGがアクティブ状態になると、電位VSUBIは基板電位Vbnへ供給されなくなる。従って、出力の負荷はほとんどなくなる。この場合、電源VSUBIが供給する電流量は少なくてよい。CMOS回路LOGの動作状態に応じて、制御信号enbi33を変化させ、電圧変換回路VBBGENが生成するVSUBIが供給できる電流量を制御信号enbi33に応じて変化させることで、電圧変換回路VBBGENの動作中の消費電力を低下できるとともに、電源VSUBIとして安定した電位を供給することができる。
【００２７】
CMOS回路LOGがアクティブ状態からスタンバイ状態に切り替る時、基板電位制御信号ΦpはVWELLIからVSUBIへ、ΦnはVSUBIからVWELLIへ変化すると共に、基板電位Vbp、VbnへはそれぞれVWELLIとVSUBIが供給されるようになる。このように電位が切り替る瞬間、スイッチ制御回路SWLOG内ではVWELLIは電位を下げ、VSUBIは電位を上げる。その後すぐに、スイッチ制御回路SWLOG内の電源VWELLIとVSUBIは、それぞれ所定の電位VWELLI=Vwell、VSUBI=Vdd-Vwellに回復する。VWELLI、VSUBI電源が電位を変化させる瞬間の電位変化量は、それぞれの電源の電流供給量が同じであれば等しい。例えばもし、VWELLIに電流供給量の大きい外部の電源Vwellを直接つないでいると、アクティブ状態からスタンバイ状態に変化する場合に、VWELLI電位は変化せず、VSUBI電位だけが大きく電位を上げてしまう。すると、基板電位Vbnも同時に上がる。もし、VSUBI電位が上昇して正の電位を示すと、CMOS回路LOGのnMOSトランジスタ基板に正電位が印加されることになり、CMOS回路LOGでラッチアップが起こる可能性がある。VWELLI電源とVSUBI電源が供給できる電流量が同じであれば、このような問題が起こる可能性はなくなる。
【００２８】
CMOS回路を設計する場合、要求される動作速度に応じて、MOSトランジスタのデバイス特性が決定される。例えば、CMOS回路LOGでは高速に動作できるように、しきい値電圧が低いMOSトランジスタが用いられる。また、高速動作を実現するためにMOSトランジスタのゲート部にあるゲート絶縁膜の膜厚を薄く作成する。ゲート絶縁膜の膜圧は、MOSトランジスタのゲート・ソース間、あるいはゲート・ドレイン間に印加できる電圧の上限を決める。この電圧をMOSトランジスタの持つ耐圧という。MOSトランジスタは、耐圧を越えた電圧をゲート・ソース間やゲート・ドレイン間に印加すると、ゲート絶縁膜が破壊され、トランジスタとして機能しなくなる。前述したように、MOSトランジスタを高速動作させるためにはゲート絶縁膜を薄くするが、薄くなるとトランジスタの耐圧が低くなる。このため、MOSトランジスタとしては、印加される電圧に絶えられる範囲でゲート絶縁膜を薄くし、高速化を図ることになる。本発明の基板バイアス制御回路VBC、基板電位変換回路SWCELL、CMOS回路LOGを含む半導体集積回路装置では、3種類の電源Vwell、Vdd、Vssが用いられており、MOSトランジスタには2種類の電位Vwell-Vss=3.3VとVdd-Vss=1.8Vが印加される。高速性が要求され、電源としてVddが用いられているCMOS回路LOGを構成するMOSトランジスタは、低しきい値であり、かつ耐圧がVdd（=1.8V）のデバイスを用いることができる。基板電位変換回路SWCELLは高速性が必要ではないので、サブスレッショルドリーク電流の少ない、高しきい値のデバイスを用いる。基板電位変換回路SWCELLを構成するMOSトランジスタのうち、pMOSトランジスタpMOS1の場合、アクティブ時にはゲート電位Φp=VSUBI、基板電位Vbp=Vddなので、トランジスタのゲートに印加される最大電圧は、Vdd-VSUBI=3.3Vとなる。またスタンバイ時にはゲート電圧Φn=VWELLI、基板電位Vbp=VWELLIとなり、トランジスタのゲートに印加される最大電圧は、VWELLI-Vdd=1.5Vとなる。同様にして、基板電位変換回路SWCELLを構成するMOSトランジスタのうちnMOSトランジスタnMOS1のゲートに印加される最大電圧は、アクティブ時には、Φn-Vbn=VWELLI-Vss=3.3V、スタンバイ時には、 Φn- Vbn = VSUBI- Vss =-1.5Vとなる。従って、基板電位変換回路SWCELLには、高しきい値で、かつ耐圧がVwell（=3.3V）のデバイスを用いることができる。基板電位制御回路VBCは、高速性が必要ではないのでサブスレッショルドリーク電流の少ない、高しきい値のデバイスを用いる。基板電位制御回路VBCには、電源電位としてVwell=VWELLI、Vdd、Vss、VSUBIの4種類が印加あるいは生成されており、最大電圧がVWELLI-VSUBI=4.8Vとなる可能性がある。このため、基板電位制御回路VBCには、高しきい値でかつ耐圧がVEWLLI-VSUBI=4.8Vのデバイスを用いることができる。
【００２９】
本発明の半導体集積回路装置は、上記のように（1）低しきい値で耐圧が1.8V（Vdd）のMOSトランジスタ、（2）高しきい値で耐圧が3.3V（Vwell-Vss）のMOSトランジスタ、（3）高しきい値で耐圧が4.8V（VWELLI-VSUBI）のMOSトランジスタ、の3種類のデバイスが必要となる。普通、半導体集積回路装置の製造を考えると、デバイスの種類は少ない方が、製造効率が良い。従って、（2）の耐圧3.3VのMOSトランジスタと（3）の耐圧4.8VのMOSトランジスタを、どちらか一方だけ用いて構成することができれば、製造効率をあげることができる。まず、耐圧が4.8VのMOSトランジスタで基板電位変換回路SWCELLを構成することを考える。アクティブ状態にある時、例えばpMOSトランジスタpMOS1は基板電位Vbpに電位Vddを供給するために、トランジスタにチャネルを形成してソース・ドレイン間を導通させる状態、すなわちon状態にトランジスタをしなければならない。この時、ゲートにはΦp=VSUBI（=-1.5V）が印加されている。従って、pMOS1のソース・ゲート間にはVSUBI-Vdd=-3.3Vの電圧が印加されることになる。MOSトランジスタの耐圧が4.8Vで設計されている時、トランジスタはゲート・ソース間に4.8V電圧が印加されると充分にトランジスタをonさせることができるが、3.3Vでは不充分である。この時、電源Vddの電位を基板Vbpに供給する際にpMOSトランジスタpMOS1が高インピーダンスを持つことになり、安定して基板電位VbpをVddと等しくすることができなくなる。従って、CMOS回路LOGの動作に信頼性がなくなる。nMOSトランジスタnMOS1に関しても同様で、アクティブ状態時にはトランジスタにチャネルを形成してソース・ドレイン間を導通させる状態、すなわちon状態にトランジスタをすることで、電源電位Vssを基板電位Vbnに供給する。4.8Vデバイスは、ゲート・ソース間に4.8Vの電圧を印加して、充分にトランジスタをonさせることができるが、アクティブ状態のnMOSトランジスタnMOS1では、ゲート・ソース間にVWELLI-Vss=3.3Vの電圧しか印加されない。従ってトランジスタのon状態は不充分になり、電源Vssの電位を基板Vbnに供給する際にnMOSトランジスタnMOS1が高インピーダンスを持つことになり、安定した電位Vssを基板電位Vbnに供給することができなくなり、CMOS回路LOGの動作の信頼性を落とす。CMOS回路LOGの消費電力をさらに低減するために、電源電圧Vddが1.8Vから1.5V、1.2V、1.0Vなどと低下すると、この傾向はさらに顕著になる。以上の理由から、基板電位変換回路SWCELLを耐圧が4.8VのMOSトランジスタで構成することは得策ではない。
【００３０】
次に、耐圧が3.3VのMOSトランジスタで基板電位制御回路VBCを構成することを考える。この時は、基板電位制御回路VBCを構成するMOSトランジスタのゲート・ソース間、及びゲート・ドレイン間に3.3V以上の電圧がかからないような構成が必要になる。詳細は後述の基板電位制御回路VBCの詳細な説明で行うが、本発明ではこれを実現し、基板電位制御回路VBCの出力である基板制御信号Φp及びΦnが、電位をVWELLIからVSUBIまで変化させるにもかかわらず、基板電位制御回路VBCを構成する各MOSトランジスタのゲート・ソース間電圧やゲート・ドレイン間電圧がVWELLI-VSUBI=4.8Vとはならず、3.3Vを超えることのない構成になっている。従って、本発明のCMOS回路で構成される半導体集積回路では、MOSトランジスタとして、低しきい値、耐圧1.8Vのデバイスと、高しきい値、耐圧3.3Vのデバイスの2種類を用意すればよく、製造効率をあげることができる。
【００３１】
前述したように、3.3V耐圧のMOSトランジスタを用いながらも、基板制御信号Φp、Φnの信号電位をVWELLIからVSUBIまで変化させることができる。このため、同様に3.3V耐圧のMOSトランジスタで構成されている基板電位変換回路SWCELLでは、例えばアクティブ状態の時に、pMOSトランジスタpMOS1のゲートにΦp=VSUBIが印加されトランジスタがon状態になる場合のゲート・ドレイン間電圧がΦp-Vdd=-3.3Vとなり、電源Vddが基板電位Vbpに電位を供給する際のインピーダンスが低くなる。nMOSトランジスタnMOS1に関しても、アクティブ状態の時にはゲート電位Φn=VWELLIであるため、ゲート・ドレイン間電圧はΦn-Vss=3.3Vとなり、電源Vssが基板電位Vbnに電位を供給する際のインピーダンスが低くなる。この結果、CMOS回路LOGの基板にはアクティブ時に基板電位としてVbp=Vdd、Vbn=Vssを安定して供給することができる。基板制御信号Φp及びΦnの出力電位がVWELLIからVSUBIまで変化することで、CMOS回路LOGの誤動作を防ぎ、信頼性を向上させることになる。
【００３２】
基板電位変換回路SWCELLを構成するMOSトランジスタpMOS1やnMOS1は、CMOS回路LOG中に分散させて配置するとよい。例えば、CMOS回路LOG内のゲート回路100段につき、MOSトランジスタの幅10μmのpMOS1及びnMOS1を配置する。このように多数の基板電位変換回路SWCELLをCMOS回路LOG内に配置することで、アクティブ状態のCMOS回路LOG内のMOSトランジスタの基板へ、電源電位Vdd及びVssから基板電位Vbp及びVbnを供給する際にインピーダンスの低下や均一化を図ることができ、CMOS回路LOGの安定動作を保証できる。
【００３３】
CMOS回路LOGは、高速化のために低しきい値MOSトランジスタを用いている。低しきい値MOSトランジスタは、サブスレッショルドリーク電流が大きい。しかし、回路が動作を停止するスタンバイ状態では、MOSトランジスタの基板電位をVbpはVWELLIに、VbnはVSUBIにひくことにより、しきい値をあげてサブスレッショルド電流を低減し、消費電力を削減できる。
【００３４】
図2は、本発明の電圧変換回路の実施例を示す図である。
【００３５】
電圧変換回路VBBGENにおける信号の振幅は、基板電位VbpがVddからVWELLIまでの1.5V、制御信号enbi33、oscenbwi33、oscenbsi33、osci33がVwellからVssまでの3.3Vとなっている。
【００３６】
基板電位検出回路SENVBPは電源としてVwell、Vdd、Vssを用い、pMOSトランジスタの基板電位Vbpを入力し、制御信号enbi33によりCMOS回路がアクティブ状態からスタンバイ状態に変わる時、制御信号oscenbwi33を変化させる。すなわち、CMOS回路がアクティブ状態からスタンバイ状態に変わる際、制御信号enbi33はアサートされ、pMOSトランジスタ基板電位VbpはVddからVWELLIに変化する。制御信号enbi33がアサートされてかつ、基板電位Vbpが電源Vddに近い間、例えば、1.8V<Vbp<2.5Vの間は基板電位検出回路SENVBPの出力oscenbwi33はアサートされる。基板電位がVbp>2.5Vになると、出力oscenbwi33はネゲートされる。負電圧検出回路SENSUBIは、電源としてVwell、Vdd、Vssを用い、負電圧発生回路CHPが生成する電位VSUBIを入力し、VSUBI>Vdd-Vwell（=-1.5v）である間、制御信号oscenbsi33をアサートする。VSUBI<Vdd-Vwellになると、制御信号oscenbsi33はネゲートされる。リング発信回路ROSCは、電源としてVwellとVssを用い、制御信号oscenbwi33及びoscenbsi33を入力し、どちらか一方の制御信号がアサートされている間、あるいは両方の制御信号がアサートされている間、発信信号を制御信号osci33として出力する。制御信号oscenbwi33及びoscenbsi33の両方がネゲートされている時は、リング発振回路ROSCは動作を停止する。正電圧発生回路SWCは電源としてVwellとVssを用い、制御信号oscenbwi33及びosci33がアサートされている間に動作し、内部電位VWELLIを発生する。アクティブ状態からスタンバイ状態に変わる時制御信号enbi33がアサートされ、pMOSトランジスタの基板電位VbpがVWELLIと接続されて、電位がVddからVWELLIへ変化する。この時、前述のように例えばVbp<2.5Vの間、正電圧発生回路SWCは動作を行う。基板電位VbpがVbp>2.5Vとなると、制御信号oscenbwi33及びosci33がネゲートされ、正電圧発生回路SWCは動作を停止する。制御信号がネゲートされて正電圧発生回路SWCが停止している間は、VWELLIには電源電圧VwellがMOSトランジスタを介して直接出力される。負電圧発生回路CHPは電源としてVwellとVssを用い、制御信号oscenbsi33及びosci33がアサートされている間に動作をし、内部電位VSUBIを発生する。VSUBI<Vdd-Vwellとなると、制御信号oscenbsi33及びosci33がネゲートされ、負電圧発生回路CHPは停止する。VSUBIはスタンバイ中にCMOS回路のnMOSトランジスタ基板に供給されるので、負電圧発生回路CHPが停止していると時間とともに放電されてVSUBI>Vdd-Vwellになる。すると、制御信号oscenbsi33及びosci33が再びアサートされ、負電圧発生回路CHPが動作を再開する。この繰り返しにより、VSUBIはVdd-Vwell（=-1.5V）の一定値となる。容量CAPにより、電位VSUBI出力を平滑化して、電位を一定に保つ。また、負電圧発生回路CHPは、制御信号enbi33に応じて、出力電位VSUBIを生成する時の供給電流を変化させる。アクティブ状態の時は制御信号enbi33はネゲートされている。この時、負電位VSUBIは基板電位制御信号Φpとして、基板電位変換回路SWCELLのpMOSトランジスタのゲートに印加されるだけなので、VSUBIの供給電流は少なくてよい。スタンバイ状態の時は、制御信号enbi33はアサートされる。この時、負電位VSUBIは基板電位制御信号Φnとして基板電位変換回路SWCELLのnMOSトランジスタのゲートに印加されるだけでなく、CMOS回路LOGのnMOSトランジスタへ基板電位Vbnを供給する。したがって、VSUBIの供給電流はアクティブ状態時よりも大きい電流が必要とされる。アクティブ時、スタンバイ時に、VSUBIを供給する負荷が変化するため、要求されるVSUBIの電流も変化する。負電圧発生回路CHPは制御信号enbi33に応じて出力電位VSUBIが供給できる電流を変化させることで、この要求に対応している。
【００３７】
以上説明したように、電圧変換回路VBBGENでは、電源Vwell、Vdd、Vssを用いて正の電位VWELLIと負の電位VSUBIを生成し、VWELLIの電位はVwellと等しく、VSUBIの電位はVdd-Vwell（=-1.5V）となるように制御されている。負電位VSUBIを生成することにより、スタンバイ時にCMOS回路のnMOSトランジスタ基板に負電位を印加することができる。アクティブ状態からスタンバイ状態に変化する時、基板電位制御信号Φp及びΦnの電位がVWELLIからVSUBIまで変化するため、瞬間的にVWELLIとVSUBIの電位が不安定になる。VWELLI電位は瞬間的に下がり、VSUBI電位は瞬間的に上がり、正電圧発生回路SWCと負電圧発生回路CHPが動作して所定の電位、VWELLI=Vwell、VSUBI=Vdd-Vwellに戻る。この間、それぞれの電位VWELLI及びVSUBIを供給する電流量は等しくなるように、SWCとCHPが設計されている。この事により、アクティブ状態からスタンバイ状態に変化する時のVWELLI電位とVSUBI電位の変化を均一にし、例えばスタンバイ中のnMOS基板電位Vbnを供給するVSUBI電位が正電位となってラッチアップなどの問題を起こしてしまうことを防止する。
【００３８】
図3は、本発明のスイッチ制御回路の実施例を示す図である。
【００３９】
スイッチ制御回路SWLOGにおける制御信号の振幅は、制御信号enb33、/reset33、enbi33がVwellからVssまでの3.3V、制御信号enbi、enbb、resbi、sen1i、sen2iがVddからVssまでの1.8V、基板電位VbpがVddからVWELLIまでの1.5V、基板電位VbnがVssからVSUBIまでの1.5V、基板電位制御信号Φp及びΦnがVWELLIからVSUBIまでの4.8Vとなっている。
【００４０】
バッファ回路BUFはVwell、Vdd、Vssを電源として用い、CMOS回路の動作状態を決める制御信号enb33を入力し、enb33と同相の出力信号enbi及びenbi33と、逆相の出力信号enbbを出力する。パワーオンリセット回路PONRSTはVddとVssを電源として、CMOS回路のリセットを行う/reset33信号を入力し、制御信号resbiを出力する。パワーオンリセット回路PONRSTは、起動時に電源電位Vddが投入された後、数100μs以上の時間を経た後に、制御信号/reset33がネゲートされると制御信号resbiをアサートする。電源起動後、Vddの電位は徐々に上昇するが、このVdd電位が十分に上昇し、設計時の電位値（例えば1.8V）の例えば90％以上の値（1.6V以上）を供給できるような安定状態になってから回路を動作させないと誤動作する可能性がある。パワーオンリセット回路で、出力の制御信号resbiがアサートされるのは電源Vdd起動後100μs以上経過した後なので、電源Vddの電位は安定状態になっている。制御信号resbiがネゲートされている間、スイッチ制御回路SWLOGの出力信号はアクティブ状態の出力となる。制御信号resbiがアサートされると、スイッチ制御回路SWLOGの出力信号は制御信号enb33に応じてアクティブ状態あるいはスタンバイ状態の出力となる。基板制御信号検出回路VBSENはVwell、Vdd、Vssを電源とし、CMOS回路の動作モードを決める制御信号enbbとenbiを入力し、基板電位制御信号Φp及びΦnの電位を検出し、Φp、Φnの状態に応じて検出信号を制御信号sen1i及びsen2iとして出力する。pMOS基板用スイッチ回路SWPはVwell、Vdd、Vssを電源とし、電圧変換回路VBBGENが生成する内部電位VWELLI及びVSUBIを利用して、制御信号enbi、resbi、sen1i、sen2iに応じてpMOS基板電位Vbpならびに基板電位制御信号Φpを出力する。同様に、nMOS基板用スイッチ回路SWNはVwell、Vdd、Vssを電源とし、電圧変換回路VBBGENが生成する内部電位VWELLI及びVSUBIを利用して、制御信号enbi、resbi、sen1i、sen2iに応じてnMOS基板電位Vbnならびに基板電位制御信号Φnを出力する。基板電位制御信号Φp、Φnは、それぞれVWELLIからVSUBIまでの間の電圧振幅がある。従って、基板用スイッチ回路SWP及びSWNを構成するMOSトランジスタのゲート・ソース間あるいはゲート・ドレイン間にVWELLI-VSUBI=4.8Vの電圧が印加される可能性がある。前述したように、スイッチ制御回路SWLOGを構成するMOSトランジスタは、製造効率の点から、高しきい値で耐圧が3.3Vのデバイスを用いるとよい。したがって、基板スイッチ回路SWP及びSWNを構成するMOSトランジスタにも3.3V以上の電圧がかからないように構成しなければならない。この構成に関しては、図14、図15の説明で詳細に行う。
【００４１】
以上のように、スイッチ制御回路SWLOGは、制御信号/reset33がネゲートされ、かつ電源Vddの電位が設定値の90％以上に充分あがった後に制御信号resbiをアサートし、動作を開始する。起動時、制御信号resbiがネゲートされている間は、スイッチ制御回路SWLOGの出力は強制的にアクティブ状態の出力となっている。起動時、電圧変換回路VBBGENが生成する電位VWELLI及びVSUBIが所望の電位に達しないうちにスタンバイ状態になると、例えばVSUBIが正電位を示し、CMOS回路LOGのnMOSトランジスタ基板に正電位が印加され、ラッチアップを起こしてしまう可能性がある。これを防止するために制御信号resbiがネゲートされている間はアクティブ状態の信号出力を行い、半導体集積回路装置の信頼性を高めている。CMOS回路がアクティブ状態にある時には制御信号enb33がネゲートされるとともにVbp=Vdd、Vbn=Vss、Φp=VSUBI、Φn=VWELLIが出力される。またCMOS回路がスタンバイ状態にある時には、制御信号enb33がアサートされ、Vbp=VWELLI、Vbn=VSUBI、Φp=VWELLI、Φn=VSUBIが出力される。これらの出力信号を基板電位変換回路SWCELLへ伝達することにより、CMOS回路の基板電位を制御し、高速な動作を行うアクティブモードと消費電力の少ないスタンバイモードを提供できる。
【００４２】
図4は、本発明のバッファ回路の実施例を示す図である。
【００４３】
CMOSの動作状態を決定する制御信号enb33は、インバータ回路INV51に入力される。制御信号enb33はVwellの電圧振幅を持つが、インバータ回路INV51によりVdd振幅に下げられる。インバータ回路INV51の出力信号は同じくインバータ回路INV52、INV53、INV54を通してVdd振幅の制御信号enbi、enbbとして出力される。enbiはenb33と同相の、enbbはenb33と逆相の信号を出力する。インバータ回路INV51とINV52の出力はアップコンバータ回路UPCONV1を経てVwell振幅の信号に戻り、インバータ回路INV55、INV56を経てenbi33を出力する。enbi33はenb33と同相でかつ同振幅の制御信号を出力する。制御信号enb33は、基板電位制御回路内で制御信号として多数使われるため、バッファ回路を通して駆動力を高めておく必要がある。バッファ回路BUFにより、制御信号enb33の振幅がVddとなった場合にも、所望の制御信号を出力することが可能となる。
【００４４】
図5は、本発明のパワーオンリセット回路の実施例を示す図である。
【００４５】
パワーオンリセットPONRSTの制御信号が示す信号振幅は、/reset33がVwellからVssまでの3.3V、resbiがVddからVssまでの1.8Vとなっている。
【００４６】
pMOSトランジスタMOS61は、ゲートに制御信号/reset33、ソースに電源Vdd、ドレインにnode61を接続され、制御信号/reset33がネゲートされると電源Vddの電位をnode61に伝える。pMOSトランジスタMOS62はゲートをVss（0V）、ソースとドレインをそれぞれnode61、node62に接続され、node61からnode62に電位を伝える抵抗となる。pMOSトランジスタMOS62は、ゲート長Lgを大きく、ゲート幅Wを小さくして高抵抗の抵抗として用いる。MOS61のゲート幅WをMOS62のゲート幅Wよりもさらに小さくすると、MOS61のリーク電流を抑えることができる。node62と接地電位Vssの間に容量CAP61が存在する。node62の電位は、制御信号/reset33がネゲートされると、電源電位Vddに充電される。この充電にかかる時間は、pMOSトランジスタMOS62が持つオン抵抗Rmosと容量CAP61が持つ容量値Ccapで決定され、充電時間Tcharge=Rmos×Ccapで与えられる。nMOSトランジスタMOS63はソースを電源Vddに、ゲートとドレインをnode62に接続され、node62の電位が充電されてVddになった後に、電源Vddが0Vに落ちた際、ダイオードとして働きnode62の電位をすぐにVdd側に放電し0Vに戻す役目を果たす。MOSトランジスタMOS64とMOS65で構成されるインバータ回路と、MOS66とMOS67で構成されるインバータ回路は、node62の電位を電源VddまたはVssの2種類の信号としてデジタル化して出力する。従って、パワーオンリセット回路PONRSTは、電源Vddを投入後、制御信号/reset33がネゲートされてから後、Tchargeで規定される充電時間を経過してから出力信号resbiをアサートする。
【００４７】
電源を投入する際に、電源電位が所定の電位値の例えば90%以上の電位に達しないうちに回路が動作を始めると誤動作を起こすことがある。これを防ぐため、パワーオンリセット回路PONRSTは電源電位Vddが充分上昇し、所定の電位値の90%以上に到達するまでにかかる時間（約数100μs）以上の時間が電源投入後に経過してから、電源電位Vddが安定したとして制御信号resbiをアサートする。電源投入後、電源電位Vddが所定の値になっても、しばらくは電位が変化し、安定しない。しかし、数100μs以上時間が経過すれば、回路動作には影響しない程度に安定するので、誤動作を防止する事ができる。図6にパワーオンリセット回路PONRSTの動作波形を示す。但し、この図では制御信号/reset33は常にネゲートされているものとする。電源電位Vddが図のように0.0Vから起動して1.8Vに達した後、一定期間τを経てから制御信号resbiがアサートされる。電源電位Vddが1.8Vから0.0Vに下がる時には、出力resbiはVddと同時に出力を下げる。このことにより、電源電位Vddが瞬間的に、例えば数μsで0Vに低下し、ただちに電源が投入されて所定の電位に復帰するような、いわゆる瞬電の場合でも、パワーオンリセット回路PONRSTはVddが1.8Vに達した後一定期間を経てresbiをアサートすることができる。
【００４８】
パワーオンリセット回路PONRSTにおいて、MOS63の基板電位は、図30のようにnode62に接続されていてもよい。
【００４９】
図7は、本発明の基板制御信号検出回路の実施例を示す図である。
【００５０】
基板制御信号検出回路VBSENにおいて、制御信号の振幅は、制御信号resbi、enbi、enbb、sen1i、sen2iがVddからVssの1.8V、基板電位制御信号Φp及びΦnがVWELLIからVSUBIの4.8Vである。
【００５１】
基板制御信号検出回路VBSENはVddとVssを電源として用い、 Vdd検出回路1（VDDSEN1）、 Vdd検出回路2（VDDSEN2）、 Vss検出回路1（VSSSEN1）、 Vss検出回路2（VSSSEN2）とインバータ回路INV、AND回路、OR回路から構成され、制御信号resbi、enbi、enbbを入力し、基板電位制御信号Φp、Φnに応じて制御信号sen1i、sen2iを出力する。 Vdd検出回路1 Vdd検出回路1（VDDSEN1）の実施例を図8に、 Vdd検出回路2（VDDSEN2）の実施例を図9に、 Vss検出回路1（VSSSEN1）の実施例を図10に、 Vss検出回路2（VSSSEN2）の実施例を図11にそれぞれ示す。図8、図9、図10、図11の各検出回路内にある信号生成回路SIGGENは、制御信号出力outにハザードが生じることを防止する機能を持つ。図12に基板制御信号検出回路VBSENの動作波形を示す。制御信号enbi及びenbbがアサートされてアクティブ状態からスタンバイ状態に遷移すると、pMOS基板電位制御信号ΦpはVSUBIからVWELLIへ、nMOS基板電位制御信号ΦnはVWELLIからVSUBIへ変化する。基板制御信号検出回路VBSENはこの変化を検出し、ΦpがVss以上になり、かつΦnがVdd以下になる時に制御信号sen2iをアサートする。また、ΦpがVdd以上になりかつΦnがVss以下になる時に制御信号sen1iをアサートする。モードがスタンバイモードから通常動作モードに遷移する時は、この逆の動作をする。すなわち、pMOS基板電位制御信号ΦpはVWELLIからVSUBIへ、nMOS基板電位制御信号ΦnはVSUBIからVWELLIへ変化するが、ΦpがVdd以下になりかつΦnがVss以上になると、制御信号sen1iをネゲートし、またΦpがVss以下になりかつΦnがVdd以上になると、sen2iをネゲートする。以上のように制御信号sen1iとsen2iを出力し、基板用スイッチ回路を制御する。
【００５２】
前述したように、CMOS回路の動作状態がアクティブ状態からスタンバイ状態に、あるいはスタンバイ状態からアクティブ状態に遷移する際、基板電位制御信号Φp及びΦnはVWELLIからVSUBIまで、4.8Vの振幅で電位を変化する。図3に示すように、基板制御信号検出回路VBSENはスイッチ回路SWP及びSWNを制御する制御信号sen1i及びsen2iを出力しているが、この制御信号が1種類だと、スイッチ回路SWP、SWNの出力である基板電位制御信号ΦpやΦnが一度に4.8V変化することになる。スイッチ回路を構成するMOSトランジスタは、耐圧3.3Vのデバイスを用いるため、MOSトランジスタのゲート・ソース間、あるいはゲート・ドレイン間に印加される電圧が3.3Vを越えてはいけない。耐圧を越えた電圧がMOSトランジスタのゲートに印加されると、ゲート絶縁膜の破壊がおこり、MOSトランジスタが機能しなくなる可能性があり、信頼性がなくなる。ΦpやΦnが4.8V変化するとこの耐圧を超えてしまう可能性がある。同様に、図1に示すように基板電位変換回路SWCELLを構成するMOSトランジスタにおいても、耐圧を超える可能性がある。そこで、この耐圧が超えてしまうことを防止するため、制御信号sen1i及びsen2iという2種類の信号をΦp、Φnの電位に応じて出力し、Φp、Φnの電位変化を2段階で行っている。2段階の電位変化の方法に関する詳細は図14、図15の説明で述べる。
【００５３】
Vdd検出回路1（VDDSEN1）の動作を図8で説明する。入力信号in1とin2の電位関係をアンプ回路AMP1とAMP2で比較し、その結果をレベル確定回路LEV1がアンプ回路AMP1、AMP2の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL1を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路LEV1、遅延回路DEL1の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、AMP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）を出力する。Vin1>Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vdd、in2に基板電位Φpをつなぐことにより、アクティブ状態でenbiがネゲート（Low）されている時には、Φp<Vddであり、出力信号outもネゲート（Low）される。スタンバイ状態でenbiがアサート（High）されている時は、Φp>Vddとなり、出力信号outもアサート（High）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbiと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP1、AMP2、LEV1、DEL1回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbiがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φpの電位が変化している間、 AMP1、AMP2、LEV1、DEL1回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP1、AMP2、レベル確定回路LEV1の動作・停止信号として用いる。従って、DEL1回路が動作する期間は、AMP1、AMP2、LEV1回路が動作する期間よりも短い。AMP1、AMP2、LEV1回路が動作を始めた後にDEL1回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL1回路を停止して出力信号outを保持状態とし、その後AMP1、AMP2、LEV1回路を停止する。このことにより、Vdd検出回路VDDSEN1が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にLowとなる。入力in2には基板電位制御信号Φpが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５４】
Vdd検出回路2（VDDSEN1）の動作を図9で説明する。入力信号in1とin2の電位関係をアンプ回路AMP1とAMP2で比較し、その結果をレベル確定回路LEV1がアンプ回路AMP1、AMP2の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL1を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路LEV1、遅延回路DEL1の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、AMP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）を出力する。Vin1>Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vdd、in2に基板電位Φnをつなぐことにより、アクティブ状態でenbbがネゲート（High）されている時には、Φn>Vddであり、出力信号outはアサート（High）される。スタンバイ状態でenbbがアサート（Low）されている時は、Φn<Vddとなり、出力信号outはネゲート（Low）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbbと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP1、AMP2、LEV1、DEL1回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbbがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φnの電位が変化している間、 AMP1、AMP2、LEV1、DEL1回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP1、AMP2、レベル確定回路LEV1の動作・停止信号として用いる。従って、DEL1回路が動作する期間は、AMP1、AMP2、LEV1回路が動作する期間よりも短い。AMP1、AMP2、LEV1回路が動作を始めた後にDEL1回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL1回路を停止して出力信号outを保持状態とし、その後AMP1、AMP2、LEV1回路を停止する。このことにより、Vdd検出回路VDDSEN2が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にHighとなる。入力in2には基板電位制御信号Φnが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５５】
Vss検出回路1（VSSSEN1）の動作を図10で説明する。入力信号in1とin2の電位関係をアンプ回路AMP3とAMP4で比較し、その結果をレベル確定回路LEV2がアンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL2を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回路LEV2、遅延回路DEL2の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲート）を出力する。Vin1<Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vss、in2に基板電位Φnをつなぐことにより、アクティブ状態でenbbがネゲート（High）されている時には、Φn>Vssであり、出力信号outはアサート（High）される。スタンバイ状態でenbbがアサート（Low）されている時は、Φn<Vssとなり、出力信号outはネゲート（Low）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbbと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP3、AMP4、LEV2、DEL2回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbbがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φnの電位が変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信号として用いる。従って、DEL2回路が動作する期間は、AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL2回路を停止して出力信号outを保持状態とし、その後AMP3、AMP4、LEV2回路を停止する。このことにより、Vss検出回路VSSSEN1が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にHighとなる。入力in2には基板電位制御信号Φnが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５６】
Vss検出回路2（VSSSEN2）の動作を図11で説明する。入力信号in1とin2の電位関係をアンプ回路AMP3とAMP4で比較し、その結果をレベル確定回路LEV2がアンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと論理をとった後、遅延回路DEL2を経て出力信号outを出力する。出力信号outは入力信号in3とともに排他的OR回路XORに入力され、信号生成回路SIGGENに伝達し、信号生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回路LEV2、遅延回路DEL2の動作停止を制御する。入力信号in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲート）を出力する。Vin1<Vin2の時は、出力信号outはHigh（アサート）となる。in1に電源Vss、in2に基板電位Φpをつなぐことにより、アクティブ状態でenbiがネゲート（Low）されている時には、Φp<Vssであり、出力信号outはネゲート（Low）される。スタンバイ状態でenbiがアサート（High）されている時は、Φp>Vssとなり、出力信号outはアサート（High）される。従って、アクティブ状態やスタンバイ状態が定常的に続いている間は、in3入力である制御信号enbiと出力信号outのHigh、Lowが同一であり、排他的OR回路XORの出力はネゲートされている。この間、AMP3、AMP4、LEV2、DEL2回路は停止され、出力信号outを保持するとともに、消費電力を削減する。制御信号enbiがスタンバイ状態からアクティブ状態、あるいはアクティブ状態からスタンバイ状態に変化し、入力信号in2に与えられる基板電位信号Φpの電位が変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作してin1入力とin2入力の電位を比較する。信号生成回路SIGGENは、インバータ回路INVの列による遅延を用いて、排他的OR回路XORの出力信号がアサートされてHighとなっている時間を変化させ、AND回路及びOR回路から出力している。図13に、信号生成回路SIGGENの動作波形を示す。排他的OR回路XORの出力に対し、インバータ回路INVによる遅延回路列は出力を遅延させる。XOR出力と遅延回路列出力の論理をとることで、AND回路の出力よりもOR回路の出力の方が早くアサート（High）され、遅くにネゲート（Low）される。AND回路の出力を遅延回路DEL1の動作・停止信号として用い、OR回路の出力をアンプ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信号として用いる。従って、DEL2回路が動作する期間は、AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作を開始して出力信号outを保持状態から動作状態にし、出力信号outが確定した後は先にDEL2回路を停止して出力信号outを保持状態とし、その後AMP3、AMP4、LEV2回路を停止する。このことにより、Vss検出回路VSSSEN2が動作を開始、あるいは停止する瞬間に、出力信号outにハザード（いわゆる、ヒゲ信号）が生じることを防止する。制御信号resbiがネゲートされている間は、出力信号は強制的にLowとなる。入力in2には基板電位制御信号Φpが入力されるため、電位はVWELLIからVSUBIまで変化するが、これをうけるMOSトランジスタのソースやドレインは、電源VddからVssまでの値しかとらない。従って、MOSトランジスタのゲート・ドレイン間、ゲート・ソース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までしかかからず、3.3Vの耐圧を越えない。
【００５７】
図14は、本発明のpMOS基板用スイッチ回路の実施例を示す図である。
【００５８】
pMOS基板用スイッチ回路SWPは、使用される電源によって、Vdd、Vssが用いられているインバータ、NAND、NOR回路からなる論理部分と、Vwell及びVssを用いるアップコンバータ回路UPCONV1、Vdd及びVSUBIを用いるアップコンバータ回路UPCONV2、そして、VWELLI、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられる。制御信号の信号振幅は、制御信号enbi、resbi、sen1i、sen2iがVddからVssまでの1.8V、基板電位VbpがVddからVWELLIまでの1.5V、基板電位制御信号ΦpがVWELLIからVSUBIまでの4.8Vとなっている。
【００５９】
論理部は、制御信号enbi、resbi、sen1i、sen2iを入力し、制御信号をアップコンバータUPCONV1及びUPCONV2へ伝える。アップコンバータUPCONV1は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVwell/Vssによる3.3Vに変換する。アップコンバータUPCONV2は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅を変換された制御信号がスイッチ部に伝えられ、MOSトランジスタを駆動して基板電位Vbp及び基板電位制御信号Φpを出力する。初期化回路INIT1は、制御信号resbiとsen2iを受取り、基板電位制御信号を制御する。
【００６０】
初期化回路INIT1は制御信号resbiがネゲート（Low）されている起動時にのみ動作し、resbiがネゲートされている間、基板電位制御信号Φpは強制的にVss電位になる。起動時は、アクティブ状態にあるので、基板電位制御信号ΦpはVSUBI電位にあるべきであるが、起動後しばらくはVSUBI電位が-1.5Vにならずに不安定である。状態によっては正電位になることもありえるので、VSUBI電位が-1.5Vを出力できるようになるまでの間、強制的に基板電位制御信号ΦpをVssと接続しておくと、誤動作あるいはラッチアップ等を起こすことを防止できる。
【００６１】
MOSトランジスタはゲート・ドレイン間、あるいはゲート・ソース間に一定以上の電圧が印加されると、ゲート部分の絶縁膜が破壊され、トランジスタとして動作しなくなる。この限界の電圧を耐圧という。 pMOS基板用スイッチ回路SWPでは、製造効率の観点から耐圧が3.3VのデバイスによるMOSトランジスタを用いる。従って、pMOS基板用スイッチ回路SWPのスイッチ部を構成する各MOSトランジスタのゲート・ドレイン間、及びゲート・ソース間に印加される電圧が3.3Vを越えないようにする必要がある。スイッチ部のMOSトランジスタのうち、電圧が3.3V以上印加される可能性があるのは、基板電位制御信号Φpと直接接続されているMOSトランジスタMOS141、MOS142、MOS143である。各MOSトランジスタのノードの電位変化を図15に示す。起動後の状態を考えるので、制御信号resbiはアサート（High）されている。図15に示すように、アクティブ状態にある場合、基板電位Vbp=1.8V、基板電位制御信号Φp=-1.5V、MOS端子node141の電位=0V、node142=node143=node144=-1.5Vとなる。また、スタンバイ状態にある場合、基板電位Vbp=3.3V、基板電位制御信号Φp=3.3V、MOS端子node141=3.3V、node142=1.8V、node143=node144=0Vとなる。従って、pMOS基板用スイッチ回路SWPの各MOSトランジスタには、3.3V以上のゲート・ソース間電圧及びゲート・ドレイン間電圧が印加されることはなく、耐圧3.3Vのデバイスを用いてSWPを構成することができる。図1の基板電位変換回路SWCELLを構成するpMOSトランジスタpMOS1には、pMOS基板用スイッチ回路SWPの出力である基板電位Vbpと基板電位制御信号Φpが印加される。そのため、VbpとΦp間の電圧も考慮する必要がある。図16に、入力信号enbi、sen1i、sen2iと基板電位Vbp、基板電位制御信号Φpの電位変化を示す。アクティブ状態からスタンバイ状態に変化する時、制御信号enbiはアサートされ、基板電位制御信号Φpが-1.5Vから3.3Vへ変化し、基板電位Vbpは1.8Vから3.3Vへ変化する。変化の始めでは、 MOSトランジスタMOS144からVbpへ、MOS145からΦpへVWELLI電位が充電される。MOS144とMOS145はゲート幅Wが小さいMOSで構成され、充電に時間がかかる。MOSトランジスタMOS145がオンした時のオン抵抗は、出力Φpが接続されている配線ネットワークの抵抗よりも充分高くなるように、ゲート幅Wが小さくなっている。このことにより、MOS145がΦpに充電を行っている間、Φpが接続されている配線ネットワーク上には電位差が生じなくなり、基板電位変換回路SWCELLを構成する複数のMOSトランジスタのゲート電位が同時に変化できる。Φpが1.8Vを超えると、sen1i信号がアサートされ、MOS146からVbpへ、MOS147からΦpへVWELLI電位が充電される。MOS146とMOS147はゲート幅Wの大きいMOSで構成され、充電は速い。次にスタンバイ状態からアクティブ状態に変化する時、制御信号enbiはネゲートされ、基板電位制御信号Φpは3.3Vから-1.5Vへ変化し、基板電位Vbpは3.3Vから1.8Vへ変化する。制御信号enbiがネゲートされると、MOS144、MOS145、MOS146、MOS147はオフ状態となる。変化始めでは、MOS148からΦpへVSUBI電位が充電される。MOS148はゲート幅Wが小さいMOSで構成されるので、充電に時間がかかる。Φpが0Vより下がると、sen2i信号がネゲートされ、MOS149からΦpへVWELLI電位が充電される。MOS149はゲート幅Wの大きいMOSで構成され、充電は速い。pMOSトランジスタの基板電位Vbpへは、基板電位制御信号Φpに応じて、基板電位変換回路SWCELLがVdd電位を供給する。以上のように、基板電位制御信号Φp及び基板電位Vbpの電位を2段階で遷移させることにより、Φp・Vbp間に3.3V以上の電位差が生じることを防いでいる。従って、基板電位変換回路SWCELLを構成するpMOSトランジスタpMOS1に、3.3V耐圧のデバイスを用いることができる。
【００６２】
図17は、本発明のnMOS基板用スイッチ回路の実施例を示す図である。
【００６３】
nMOS基板用スイッチ回路SWNは、使用される電源によって、Vdd、Vssが用いられているインバータ、NAND、NOR回路からなる論理部分と、Vwell及びVssを用いるアップコンバータ回路UPCONV1、Vdd及びVSUBIを用いるアップコンバータ回路UPCONV2、そして、VWELLI、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられる。制御信号の信号振幅は、制御信号enbi、resbi、sen1i、sen2iがVddからVssまでの1.8V、基板電位VbnがVssからVSUBIまでの1.5V、基板電位制御信号ΦnがVWELLIからVSUBIまでの4.8Vとなっている。
【００６４】
論理部は、制御信号enbi、resbi、sen1i、sen2iを入力し、制御信号をアップコンバータUPCONV1及びUPCONV2へ伝える。アップコンバータUPCONV1は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVwell/Vssによる3.3Vに変換する。アップコンバータUPCONV2は、論理部から受取った制御信号の振幅をVdd/Vssによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅を変換された制御信号がスイッチ部に伝えられ、MOSトランジスタを駆動して基板電位Vbn及び基板電位制御信号Φnを出力する。初期化回路INIT2は、制御信号resbiとsen2iを受取り、基板電位制御信号を制御する。
【００６５】
初期化回路INIT2は制御信号resbiがネゲート（Low）されている起動時にのみ動作し、resbiがネゲートされている間、基板電位制御信号Φnは強制的にVdd電位になる。起動時は、アクティブ状態にあるので、基板電位制御信号ΦnはVWELLI電位にあるべきであるが、起動後しばらくはVWELLI電位が3.3VVにならずに不安定である。そこで、VWELLI電位が3.3VVを出力できるようになるまでの間、強制的に基板電位制御信号ΦnをVddと接続しておくと、誤動作あるいはラッチアップ等を起こすことを防止できる。
【００６６】
MOSトランジスタはゲート・ドレイン間、あるいはゲート・ソース間に一定以上の電圧が印加されると、ゲート部分の絶縁膜が破壊され、トランジスタとして動作しなくなる。この限界の電圧を耐圧という。n MOS基板用スイッチ回路SWNでは、製造効率の観点から耐圧が3.3VのデバイスによるMOSトランジスタを用いる。従って、nMOS基板用スイッチ回路SWNのスイッチ部を構成する各MOSトランジスタのゲート・ドレイン間、及びゲート・ソース間に印加される電圧が3.3Vを越えないようにする必要がある。スイッチ部のMOSトランジスタのうち、電圧が3.3V以上印加される可能性があるのは、基板電位制御信号Φnと直接接続されているMOSトランジスタMOS171、MOS172、MOS173である。各MOSトランジスタのノードの電位変化を図18に示す。起動後の状態を考えるので、制御信号resbiはアサート（High）されている。図18に示すように、アクティブ状態にある場合、基板電位Vbn=0V、基板電位制御信号Φn=3.3V、MOS端子node171の電位=1.8V、node172=node173=node174=3.3Vとなる。また、スタンバイ状態にある場合、基板電位Vbn=-1.5V、基板電位制御信号Φn=-1.5V、MOS端子node171=-1.5V、node172=0V、node173=node174=1.8Vとなる。従って、nMOS基板用スイッチ回路SWNの各MOSトランジスタには、3.3V以上のゲート・ソース間電圧及びゲート・ドレイン間電圧が印加されることはなく、耐圧3.3Vのデバイスを用いてSWNを構成することができる。図1の基板電位変換回路SWCELLを構成するnMOSトランジスタnMOS1には、nMOS基板用スイッチ回路SWNの出力である基板電位Vbnと基板電位制御信号Φnが印加される。そのため、VbnとΦn間の電圧も考慮する必要がある。図19に、入力信号enbi、sen1i、sen2iと基板電位Vbn、基板電位制御信号Φnの電位変化を示す。アクティブ状態からスタンバイ状態に変化する時、制御信号enbiはアサートされ、基板電位制御信号Φnが3.3Vから-1.5Vへ変化し、基板電位Vbnは0Vから-1.5Vへ変化する。変化の始めでは、 MOSトランジスタMOS174からVbnへ、MOS175からΦnへVSUBI電位が充電される。MOS174とMOS175はゲート幅Wが小さいMOSで構成され、充電に時間がかかる。MOSトランジスタMOS175がオンした時のオン抵抗は、出力Φnが接続されている配線ネットワークの抵抗よりも充分高くなるように、ゲート幅Wが小さくなっている。このことにより、MOS175がΦnに充電を行っている間、Φnが接続されている配線ネットワーク上には電位差が生じなくなり、基板電位変換回路SWCELLを構成する複数のMOSトランジスタのゲート電位が同時に変化できる。Φnが0Vを以下になると、sen1i信号がアサートされ、MOS176からVbnへ、MOS177からΦnへVSUBI電位が充電される。MOS176とMOS177はゲート幅Wの大きいMOSで構成され、充電は速い。次にスタンバイ状態からアクティブ状態に変化する時、制御信号enbiはネゲートされ、基板電位制御信号Φnは-1.5Vから3.3Vへ変化し、基板電位Vbnは-1.5Vから0Vへ変化する。制御信号enbiがネゲートされると、MOS174、MOS175、MOS176、MOS177はオフ状態となる。変化始めでは、MOS178からΦnへVWELLI電位が充電される。MOS178はゲート幅Wが小さいMOSで構成されるので、充電に時間がかかる。Φnが1.8Vを超えると、sen2i信号がネゲートされ、MOS179からΦnへVSUBI電位が充電される。MOS179はゲート幅Wの大きいMOSで構成され、充電は速い。nMOSトランジスタの基板電位Vbnへは、基板電位制御信号Φnに応じて、基板電位変換回路SWCELLがVss電位を供給する。以上のように、基板電位制御信号Φn及び基板電位Vbnの電位を2段階で遷移させることにより、Φn・Vbn間に3.3V以上の電位差が生じることを防いでいる。従って、基板電位変換回路SWCELLを構成するnMOSトランジスタnMOS1に、3.3V耐圧のデバイスを用いることができる。
【００６７】
以上説明したpMOS基板用スイッチ回路SWP及びnMOS基板用スイッチ回路SWNの入出力信号の動作波形を、図20に詳細に示す。電位VWELLIやVSUBIは、アクティブ、スタンバイの状態が変化する時に出力信号Vbp、Vbn、Φp、Φnの影響をうけ、電位が不安定になる。
【００６８】
図21は、本発明の基板電位検出回路の実施例を示す図である。
【００６９】
基板電位検出回路SENVBPは、電源としてVwell、Vdd、Vssを用いる。また、信号の振幅は制御信号enbi33、及びoscenbwi33がVwellからVssまでの3.3V、基板電位VbpがVddからVWELLIまでの1.5Vである。
【００７０】
基板電位検出回路SENVBPは、制御信号enbi33とpMOS基板電位Vbpに応じて、リング発振回路や正電圧発生回路を動作させるための制御信号oscenbwi33を出力する。基板電位Vbpはインバータ回路INVに入力され、Vdd検出回路1（VDDSEN1）（図8で詳細動作を説明）で基板電位Vbpの電位を判定する。Vdd検出回路1（VDDSEN1）の出力と制御信号enbi33の論理をとって、制御信号oscenbwi33を出力する。基板電位VbpはVddからVWELLI（=Vwell）の間の電位を変化するので、Vbp信号をうけるインバータ回路INVの電源は、VwellとVddが用いられている。アクティブ状態で、制御信号enbi33がネゲートされている間は、基板電位Vbpに関わらず、出力oscenbwi33はネゲートされる。図22には、スタンバイ状態で制御信号enbi33がアサートされている時の、基板電位検出回路SENVBPの動作波形を示す。基板電位Vbpが3.3Vの間、出力oscenbwi33はネゲートされており、リング発振回路や正電圧発生回路を停止させる。基板電位Vbpが所定の電位、例えば2.5V以下に下がると、出力oscenbwi33はアサートされ、リング発振回路や正電圧発生回路を動作させる。スタンバイ状態に入る時、CMOS回路LOGを構成するpMOSトランジスタの基板Vbpへは、VWELLIが供給される。図20に示されているように、VWELLI電位はアクティブからスタンバイ状態に変化する時、電位が不安定になる。そこで、この時に基板電位Vbp=VWELLIが所定の電圧以下（例えば、2.5V）である間、正電圧発生回路を用いてVWELLI電位を3.3Vに回復させる。それ以外の時には、VWELLI電位は正電圧発生回路内のMOSトランジスタを介してVwell電源と接続されている。図20に示されているように、アクティブ状態からスタンバイ状態に移る時、VWELLIとVSUBIは瞬間的に電位が不安定になり、VWELLIは電位を下げ、VSUBIは電位をあげる。もし、VWELLIが電源Vwellと直接つながっていると、VWELLI電位からの供給電流がVSUBIに比べて十分に大きいため、VWELLI電位はほとんど変化せず、VSUBI電位だけが大きく上昇する。すると、VSUBI電位が正電位にまで上昇してしまう可能性が高くなり、VSUBIから電位を供給している基板電位Vbnが正電位となり、CMOS回路がラッチアップを起こす危険性が高くなる。そこで、アクティブ状態からスタンバイ状態に変化する時には、VWELLI出力とVSUBI出力の供給電流を同じにし、各々の電位変化量を少なく抑える。oscenbwi33がアサートされている間は、正電圧発生回路が動作し、VWELLI電位に供給する電流量がVSUBIと等しくなる。従って、アクティブ状態からスタンバイ状態に変化する時のラッチアップの危険を防止する。スタンバイ状態からアクティブ状態に変化する時は、基板電位Vbp及びVbnには電源電位Vdd及びVssが直接与えられるので、VWELLI電位やVSUBI電位が不安定になっても、ラッチアップの危険は無い。
【００７１】
図23は、本発明の負電圧検出回路の実施例を示す図である。
【００７２】
負電圧検出回路SENSUBIが用いる電源は、Vwell、Vdd、Vss、VSUBIであり、また出力信号oscenbsi33の信号振幅はVwellからVssまでの3.3Vである。
【００７３】
負電圧検出回路SENSUBIは、電位VSUBIを生成する時の基準を設定する。node231の電位は、V231=（Vdd+Vss）/2で与えられている。node232の電位は、V232=（Vwell+VSUBI）/2で与えられる。V231<V232の時、出力oscenbsi33はアサートされ、V231>V232の時、出力oscenbsi33はネゲートされる。起動時等、VSUBIが-1.5Vより高い電圧にある間は、V231<V232であるので、出力信号oscenbsi33がアサートされ、負電圧発生回路が動作し、VSUBIを下げていく。VSUBIが-1.5Vより低い電位になると、V231>V232となり、出力oscenbsi33がネゲートされて負電圧発生回路を停止する。VSUBI電位は、電荷が放電されうる位置に接続されていると、-1.5Vから徐々に上昇する。VSUBI電位が-1.5Vよりも上がると、再びoscenbsi33出力がアサートされ、負電圧発生回路を動作させてVUSBI電位を-1.5Vまで下げる。従って、負電圧検出回路SENSUBIは、電位VSUBIを監視し、VSUBIが-1.5Vに保たれるように、負電圧発生回路の動作を制御するための信号oscenbsi33を出力する。制御信号oscenbsi33で負電圧発生回路の動作を細かく停止させることにより、負電圧発生回路の消費電力を削減している。図24に負電圧検出回路SENSUBIの動作波形を示す。VSUBI>-1.5Vの間、制御信号oscenbsi33がアサートされている。VSUBIが-1.5Vに到達すると、制御信号oscenbsi33はネゲートされる。
【００７４】
図25は、本発明のリング発振回路の実施例を示す図である。
【００７５】
リング発振回路ROSCの出力信号osci33は、正電圧発生回路SWCや負電圧発生回路CHPを動作させ、所望の電位を生じるための制御信号となる。VWELLI、VSUBIともに所望の3.3V、-1.5V電位が得られている時は、制御信号oscenbwi33及びoscenbsi33がネゲートされ、リング発振回路は停止する。制御信号oscenbwi33及びoscenbsi33を入力したOR回路の出力は、リング発振回路ROSCを構成する7段のインバータ遅延列の動作、停止を制御する。OR回路出力がアサートされている間はpMOS251、pMOS252、pMOS253がoff状態になり、nMOS251、nMOS252、nMOS253がon状態となり、出力osci33に発振信号が出力される。OR回路出力がネゲートされると、pMOS251、pMOS252、pMOS253がon状態になり、nMOS251、nMOS252、nMOS253がoff状態となって、発振回路ROSCは停止する。このように動作、停止用のMOSトランジスタを多数用意することで、リング発振回路ROSCの動作、停止きりかえを高速に行うことができる。
【００７６】
図26は、本発明の正電圧発生回路の実施例を示す図である。
【００７７】
正電圧発生回路SWCは、電源としてVwell及びVssを用いる。また制御信号osci33及びoscenbwi33の信号振幅は、VwellからVssまでの3.3Vである。
【００７８】
正電圧発生回路SWCは、インバータ回路INVとAND回路からなる論理部で制御信号oscenbwi33を入力し、発振信号osci33を伝達する。正電圧発生回路SWCの論理部以外の回路は、いわゆるスイッチドキャパシタ回路を構成している。スイッチドキャパシタ回路は、所定の電流を供給しながら、電源Vwellを用いて出力VWELLI電位を生成する。oscenbwi33がネゲートされている時は、発振信号osci33は伝達されず、スイッチドキャパシタ回路は停止する。スイッチドキャパシタ回路は、停止中にはpMOSトランジスタをon状態にし、pMOSトランジスタを介してVwell電位をVWELLIに伝達する。oscenbwi33がアサートされている時は、発振信号osci33がスイッチドキャパシタ回路に伝えられ、スイッチドキャパシタ回路が動作する。この時、スイッチドキャパシタ回路が電位VWELLIに供給できる電流は、発振信号osci33の信号周波数と容量CAP261で決定される。
【００７９】
図26のスイッチドキャパシタ回路では、位相が180°異なる2種類のクロック信号をインバータ回路INVやAND回路から供給し、2組のスイッチ用MOSトランジスタを交互にオン・オフしている。このことにより、出力信号の生成効率を高めている。
【００８０】
図27は、本発明の負電圧発生回路の実施例を示す図である。
【００８１】
負電圧発生回路CHPは、電源としてVwell及びVssを用いる。また制御信号osci33、oscenbsi33、enbi33の信号振幅は、VwellからVssまでの3.3Vである。
【００８２】
負電圧発生回路CHPは、インバータ回路INVとNAND回路からなる論理部で制御信号oscenbsi33を入力し、発振信号osci33を伝達する。負電圧発生回路CHPの論理部以外の回路は、いわゆるチャージポンプ回路を構成している。チャージポンプ回路はCHP1とCHP2の2個が並列に設置されている。スタンバイ状態、あるいはアクティブ状態を決定する制御信号enbi33によって、発振信号osci33がCHP1へ伝達するかCHP2へ伝達するかが選択される。アクティブ状態にある時は、制御信号enbi33はネゲートされ、チャージポンプ回路CHP2が動作し、VSUBI電位を生成する。スタンバイ状態にある時は、制御信号enbi33がアサートされてチャージポンプ回路CHP1が動作し、VSUBI電位を生成する。チャージポンプ回路CHP1とCHP2の回路は同じ回路で構成され、容量CAP271、CAP272の容量値が異なる。例えば、CHP1の持つ容量値はCHP2の容量値の7倍程度ある。チャージポンプ回路は、所定の電流を供給しながら、電源Vwellを用いて-Vwell電位を生成することができる。oscenbsi33がネゲートされている時は、発振信号osci33は伝達されず、チャージポンプ回路は停止する。チャージポンプ回路は、停止中には出力が浮遊状態になる。従って、チャージポンプ回路が停止中に出力VSUBIがリークパスに接続されていれば、VSUBIの電荷は放電され、VSUBI電位は上昇する。 oscenbsi33がアサートされている時は、発振信号osci33がチャージポンプ回路に伝えられ、チャージポンプ回路が動作する。VSUBI電位は、負電圧検出回路で観測されており、VSUBIが-1.5V（=Vdd-Vwell）以下になると制御信号oscenbsi33をネゲートし、回路を停止する。VSUBI電位がリーク等により電荷を放電し、VSUBI電位が-1.5Vよりも上がると、再び制御信号oscenbsi33がアサートされ、チャージポンプ回路が動作を開始してVSUBI電位を下げていく。このようにして、VSUBIは-1.5Vの電位を保持する。チャージポンプ回路が電位VSUBIに供給できる電流は、発振信号osci33の信号周波数と容量CAP271あるいはCAP272で決定される。
【００８３】
負電圧発生回路CHPの出力である電位VSUBIは、アクティブ状態では基板電位変換回路SWCELLのpMOSトランジスタのゲートに基板電位制御信号Φpとして供給される。ところがスタンバイ状態では、基板電位変換回路SWCELLのnMOSトランジスタのゲートに基板電位制御信号Φnとして供給されるとともに、CMOS回路LOGのnMOSトランジスタへ、基板電位Vbnとして供給される。従って、アクティブ時とスタンバイ時で、VSUBIが電位を供給する負荷の容量が異なる。そのため、チャージポンプ回路の電流供給能力を効率よく用いて、負電圧発生回路CHPが消費する電力を抑えるためには、アクティブ、スタンバイの状態に応じてチャージポンプ回路を切り替えるとよい。このような理由により、アクティブ時にはチャージポンプ内の容量CAP272が小さなチャージポンプ回路CHP2を用いることで、供給電流を減らし、スタンバイ時にはチャージポンプ内の容量CAP271が大きなチャージポンプCHP1を用いることで、供給電流を増やして、大きな負荷容量に対応している。
【００８４】
アクティブ状態からスタンバイ状態に切り替る時、図20に示したように、VWELLI電位とVSUBI電位が容量結合等により不安定になり、VWELLI電位は低下しVSUBI電位は上昇する。この時、正電圧発生回路SWCはスイッチドキャパシタ回路を動作させてVWELLI電位を3.3Vに戻す。また負電圧発生回路CHPはチャージポンプ回路CHP1を動作させてVSUBIを-1.5Vに戻す。この時、VWELLIを供給するスイッチドキャパシタ回路が供給する電流とVSUBIを供給するチャージポンプが供給する電流は同程度なので、VWELLIの電位低下量とVSUBIの電位上昇量が均一になる。スイッチドキャパシタ回路の供給電流と、チャージポンプ回路の供給電流は、回路内部の容量の大きさで調整できる。もし、スイッチドキャパシタを用いずに電源Vwellを直接VWELLIとして用いた場合、Vwellの供給電流は大きいので、アクティブ状態からスタンバイ状態に切り替る時、VWELLI電位はほとんど低下せず、VSUBI電位だけが大きく上昇し、正電位になってしまう可能性がある。スタンバイ状態では、VSUBI電位は基板電位VbnとしてCMOS回路LOGのnMOSトランジスタの基板に供給されているため、VSUBI電位が正電位になると、CMOS回路がラッチアップを起こしてしまう危険性がある。そこで、VWELLIとVSUBIの供給電流をそろえることで、上記のようなラッチアップを防ぎ、信頼性を高めることができる。
【００８５】
図28、29は、本発明のアップコンバータ回路の実施例を示す図である。
【００８６】
アップコンバータ回路1（UPCONV1）は、Vdd/Vss振幅1.8Vの入力信号をVwell/Vss振幅3.3Vの信号として出力し、アップコンバータ回路2（UPCONV2）は、Vdd/Vss振幅1.8Vの入力信号をVdd/ VSUBI振幅3.3Vの信号として出力する。
【００８７】
【発明の効果】
以上説明したように、本発明によると次の効果がある。すなわち、高速かつ低消費電力で動作が可能な半導体集積回路において、以下に示す課題を同時に満たすCMOS回路、及びそれで構成されたCMOS LSIチップならびに半導体集積回路装置を提供できる。
【００８８】
（1）基板バイアス制御回路のテスト容易性を確保する。
【００８９】
（2）基板バイアス制御をすることによるCMOS回路の誤動作を防止する。
【００９０】
（3）基板バイアス制御をすることによる回路面積の増加を抑える。
【００９１】
（4）基板バイアスの切り替え時におけるCMOS回路の誤動作を防止する。
【００９２】
（5）電源電圧が低下した場合でも基板バイアス制御により所望の基板バイアスを印加できる。
【００９３】
（6）電源電圧が低下したことにより、基板バイアス制御でCMOS回路が誤動作を起こすことを防止する。
【図面の簡単な説明】
【図１】本発明の実施例の構成図である。
【図２】電圧変換回路の構成図である。
【図３】スイッチ制御回路の構成図である。
【図４】バッファ回路図である。
【図５】パワーオンリセット回路図である。
【図６】パワーオンリセット回路の動作波形である。
【図７】基板制御信号検出回路の構成図である。
【図８】 Vdd検出回路1の回路図である。
【図９】 Vdd検出回路2の回路図である。
【図１０】 Vss検出回路1の回路図である。
【図１１】 Vss検出回路2の回路図である。
【図１２】基板制御信号検出回路の動作波形である。
【図１３】信号生成回路の動作波形である。
【図１４】 pMOS基板用スイッチ回路である。
【図１５】 pMOS基板用スイッチ回路の動作波形である。
【図１６】 pMOS基板用スイッチ回路の動作波形である。
【図１７】 nMOS基板用スイッチ回路である。
【図１８】 nMOS基板用スイッチ回路の動作波形である。
【図１９】 nMOS基板用スイッチ回路の動作波形である。
【図２０】 pMOS及びnMOS基板用スイッチ回路の動作波形である。
【図２１】基板電位検出回路図である。
【図２２】基板電位検出回路の動作波形である。
【図２３】負電圧検出回路図である。
【図２４】負電圧検出回路の動作波形である。
【図２５】リング発振回路図である。
【図２６】正電圧発生回路図である。
【図２７】負電圧発生回路図である。
【図２８】アップコンバータ回路1の回路図である。
【図２９】アップコンバータ回路2の回路図である。
【図３０】パワーオンリセット回路の別の実施例の図である。
【符号の説明】
AMP1、AMP2、AMP3、AMP4：アンプ回路
AND：AND回路
BUF：バッファ回路
CAP、CAP61、CAP221、CAP231、CAP261、CAP271、CAP272：容量
CHP：負電圧発生回路
DEL1、DEL2：遅延回路
INIT1、INIT2：初期化回路
INV、INV51、INV52、INV53、INV54、INV55、INV56：インバータ回路
LEV1、LEV2：レベル確定回路
LOG：CMOS回路
MOS1、MOS141、MOS142、MOS143、MOS144、MOS151、MOS152、MOS153、MOS154、MOS61、MOS62、MOS63、MOS64、MOS65、MOS66、MOS67、MOS141、MOS142、MOS143、MOS144、MOS145、MOS146、MOS147、MOS148、MOS149、MOS171、MOS172、MOS173、MOS174、MOS175、MOS176、MOS177、MOS178、MOS179：MOSトランジスタ
NAND：NAND回路
nMOS1、nMOS251、nMOS252、nMOS253：nチャネル型MOSトランジスタ
NOR：NOR回路
OR：OR回路
pMOS1、pMOS251、pMOS252、pMOS253：pチャネル型MOSトランジスタ
PONRST：パワーオンリセット回路
ROSC：リング発振回路
SENSUBI：負電圧検出回路
SENVBP：基板電位検出回路
SIGGEN：信号生成回路
SWC：正電圧発生回路
SWCELL：基板電位変換回路
SWLOG：スイッチ制御回路
SWN：nMOS基板用スイッチ回路
SWP：pMOS基板用スイッチ回路
UPCONV1、UPCONV2：アップコンバータ回路
VB：基板電圧発生・制御回路
VBC：基板電位制御回路
VBBGEN：電圧変換回路
VBSEN：基板制御信号検出回路
VDDSEN1：Vdd検出回路1
VDDSEN2：Vdd検出回路2
VSSSEN1：Vss検出回路1
VSSSEN2：Vss検出回路2
XOR：排他的OR回路
Vt：しきい値電圧
VWELLI：電圧変換回路が生成する正の電位
VSUBI：電圧変換回路が生成する負の電位
Vddq：基板電圧発生・制御回路が生成する負の電位
Vwell、Vdd、Vdd1、Vdd2、Vss：電源電位
Vbp：pMOSトランジスタの基板電位
Vbn：nMOSトランジスタの基板電位
Φp、Φn：基板電位制御信号
enb33、enbi33、/reset33 、enbi、enbb、resbi、sen1i、sen2i、osci33、oscenbwi33、oscenbsi33：制御信号
node61、node62、node63、node141、node142、node143、node144、node171、node172、node173、node174、node231、node232：端子。
Claims (12)
- ｐＭＯＳトランジスタとｎＭＯＳトランジスタを有し、第１電位及び前記第１電位より小さい第２電位を動作電位とするＣＭＯＳ回路と、
前記第１電位より大きい第３電位及び前記第２電位より小さい第４電位を生成する電圧変換回路と、
アクティブ状態において、前記ｐＭＯＳトランジスタの基板に前記第１電位を供給し、前記ｎＭＯＳトランジスタの基板に前記第２電位を供給する基板電位変換回路と、
前記ＣＭＯＳ回路の動作状態を指定する第１制御信号及び第２制御信号、及び、前記電圧変換回路から供給される前記第３電位及び前記第４電位を受け取り、前記基板電位変換回路に前記第１電位及び前記第２電位を出力するか否かを示す第３制御信号及び第４制御信号を出力するとともに、スタンバイ状態において、前記第３電位から前記ｐＭＯＳトランジスタの基板に供給する第１基板電位、及び、前記第４電位から前記ｎＭＯＳトランジスタの基板に供給する第２基板電位を生成するスイッチ制御回路とを具備し、
前記電圧変換回路は、前記第１基板電位の値を検出し、前記第３電位及び前記第４電位を生成する動作を制御することを特徴とする半導体集積回路装置。 - 請求項１において、
前記第３及び第４制御信号は、前記第３電位から前記第４電位の間で振幅し、
前記スイッチ制御回路は、前記第３制御信号が前記第３電位を取る際にそのソースに前記第３電位が供給され、前記第３制御信号が前記第４電位を取る際にそのソースに前記第２電位が供給される第１ＭＯＳトランジスタと、前記第３制御信号が前記第３電位を取る際にそのソースに前記第１電位が供給され、前記第３制御信号が前記第４電位を取る際にそのソースに前記第４電位が供給される第２ＭＯＳトランジスタと、前記第４制御信号が前記第３電位を取る際にそのソースに前記第３電位が供給され、前記第４制御信号が前記第４電位を取る際にそのソースに前記第２電位が供給される第３ＭＯＳトランジスタと、前記第４制御信号が前記第３電位を取る際にそのソースに前記第１電位が供給され、前記第４制御信号が前記第４電位を取る際にそのソースに前記第４電位が供給される第４ＭＯＳトランジスタとを有し、
前記第３制御信号は、共通接続された前記第１及び第２ＭＯＳトランジスタのドレインから出力され、
前記第４制御信号は、共通接続された前記第３及び第４ＭＯＳトランジスタのドレインから出力されることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
前記電圧変換回路は、前記第１基板電位が入力され、第５制御信号を出力する基板電位検出回路と、前記第４電位が入力され、第６制御信号を出力する負電圧検出回路と、前記第５制御信号及び前記第６制御信号が入力され、第７制御信号を出力するリング発振回路と、前記第５制御信号及び第７制御信号が入力され、前記第３電位を生成する正電圧発生回路と、前記第６及び第７制御信号が入力され、前記第４電位を生成する負電圧発生回路とを有し、
前記基板電位検出回路は、前記第３電位が所定電位まで上昇していない場合に、前記第５制御信号をアサートし、
前記負電圧検出回路は、前記第４電位が所定電位まで下降していない場合に、前記第６制御信号をアサートし、
前記リング発振回路は、前記第５制御信号又は前記第６制御信号の何れか一方がアサートされている場合に動作することを特徴とする半導体集積回路装置。 - 請求項１において、
前記スイッチ制御回路は、前記第１制御信号を電位や極性の異なる信号に変換して変換 信号を出力するバッファ回路と、前記第２制御信号を受取り、前記半導体集積回路装置の起動時に電源電位が安定した事を検出して第８制御信号を出力するパワーオンリセット回路と、前記変換信号、前記第８制御信号、前記第３制御信号、及び、前記第４制御信号が入力され、第９及び第１０制御信号を出力する基板制御信号検出回路と、前記第８制御信号、第９制御信号、及び、第１０制御信号を受けて、前記第３制御信号及び前記第１基板電位を生成する第１スイッチ回路と、前記第８制御信号、第９制御信号、及び、第１０制御信号を受けて、前記第４制御信号及び前記第２基板電位を生成する第２スイッチ回路とを有し、
前記バッファ回路、前記パワーオンリセット回路、及び、前記基板制御信号検出回路は、前記第１及び前記第２電位をその動作電位とし、
前記第１スイッチ回路及び前記第２スイッチ回路は、前記第１、第２、第３及び第４電位をその動作電位とすることを特徴とする半導体集積回路装置。 - 請求項４において、
前記第３及び第４制御信号は、前記第３電位から前記第４電位の間で振幅し、
前記第１スイッチ回路は、前記第３制御信号が前記第３電位を取る際にそのソースに前記第３電位が供給され、前記第３制御信号が前記第４電位を取る際にそのソースに前記第２電位が供給される第１ＭＯＳトランジスタと、前記第３制御信号が前記第３電位を取る際にそのソースに前記第１電位が供給され、前記第３制御信号が前記第４電位を取る際にそのソースに前記第４電位が供給される第２ＭＯＳトランジスタとを有し、
前記第２スイッチ回路は、前記第４制御信号が前記第３電位を取る際にそのソースに前記第３電位が供給され、前記第４制御信号が前記第４電位を取る際にそのソースに前記第２電位が供給される第３ＭＯＳトランジスタと、前記第４制御信号が前記第３電位を取る際にそのソースに前記第１電位が供給され、前記第４制御信号が前記第４電位を取る際にそのソースに前記第４電位が供給される第４ＭＯＳトランジスタとを有し、
前記第３制御信号は、共通接続された前記第１及び第２ＭＯＳトランジスタのドレインから出力され、
前記第４制御信号は、共通接続された前記第３及び第４ＭＯＳトランジスタのドレインから出力されることを特徴とする半導体集積回路装置。 - 請求項４又は５において、
前記パワーオンリセット回路は、電源電圧の起動より遅れて前記第８制御信号をアサートし、電源電圧が低下する際には電源電圧と同時に前記第８制御信号をネゲートすることを特徴とする半導体集積回路装置。 - 請求項４乃至６の何れか１項において、
前記基板制御信号検出回路が、前記第３及び第４制御信号と前記第１電位あるいは前記第２電位とを比較して前記第９及び第１０制御信号を出力することを特徴とする半導体集積回路装置。 - 請求項３において、
前記基板電位検出回路は、前記第１基板電位と前記第１電位あるいは前記第３電位との電圧値を比較して前記第５制御信号を出力することを特徴とする半導体集積回路装置。 - 請求項３又は８において、
前記正電圧発生回路は、前記第７制御信号及び前記半導体集積回路装置の外部から前記第３電位が供給され、キャパシタを有するスイッチドキャパシタ部を有し、
前記スイッチドキャパシタ部は、前記第７制御信号の信号周期と前記キャパシタの容量に応じた時間で前記第３電位を出力に伝達することを特徴とする半導体集積回路装置。 - 請求項９において、
前記正電圧発生回路は、第１乃至第４スイッチ素子と第１乃至第２キャパシタで構成され、
前記第１スイッチ素子は、第１クロック信号を制御信号として前記半導体集積回路装置の外部から供給される第３電位を第１ノードに伝え、
前記第２スイッチ素子は、第２クロック信号を制御信号として前記半導体集積回路装置の外部から供給される第３電位を第２ノードに伝え、
前記第３スイッチ素子は、前記第２クロック信号を制御信号として前記第１ノードの電位を出力に伝え、
前記第４スイッチ素子は、前記第１クロック信号を制御信号として前記第２のノードの電位を出力に伝え、
前記第１キャパシタは、前記第１ノードと前記第２電位の間に接続されて前記第１ノードの電荷を蓄積し、
前記第２キャパシタンスは、前記第２ノードと前記第２電位の間に接続されて前記第２ノードの電荷を蓄積することを特徴とする半導体集積回路装置。 - 請求項１０において、
前記第１乃至第４スイッチ素子は、ＭＯＳトランジスタで構成されることを特徴とする半導体集積回路装置。 - 請求項１乃至１１の何れか１項において、
前記基板電位変換回路は、前記第１電位と前記ｐＭＯＳトランジスタの基板の間に接続された第３ＭＯＳトランジスタと、前記第２電位と前記ｎＭＯＳトランジスタの基板の間に接続された第４ＭＯＳトランジスタとを有し、
前記第３ＭＯＳトランジスタのゲートには、前記第３制御信号が入力され、
前記第４ＭＯＳトランジスタのゲートには、前記第４制御信号が入力され、
前記第３及び第４制御信号は、前記第３電位から前記第４電位の間で振幅することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766599A JP4270336B2 (ja) | 1999-05-27 | 1999-05-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766599A JP4270336B2 (ja) | 1999-05-27 | 1999-05-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339047A JP2000339047A (ja) | 2000-12-08 |
| JP4270336B2 true JP4270336B2 (ja) | 2009-05-27 |
Family
ID=15435513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14766599A Expired - Fee Related JP4270336B2 (ja) | 1999-05-27 | 1999-05-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4270336B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5882397B2 (ja) | 2014-06-05 | 2016-03-09 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生回路及び負基準電圧発生システム |
| JP5911614B1 (ja) | 2015-01-19 | 2016-04-27 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生回路 |
| CN112002357B (zh) * | 2020-08-13 | 2023-09-26 | 长江存储科技有限责任公司 | 用于操作半导体器件的方法及半导体器件 |
| CN115799253B (zh) * | 2021-05-25 | 2024-01-02 | 英诺赛科(苏州)科技有限公司 | 氮化物基双向切换器件及其制造方法 |
| CN115001477B (zh) * | 2022-07-19 | 2022-11-04 | 深圳芯能半导体技术有限公司 | 一种用于正负电压输入的信号接口电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
| JP3503961B2 (ja) * | 1992-06-02 | 2004-03-08 | 株式会社東芝 | 半導体装置 |
| JPH06204406A (ja) * | 1992-11-10 | 1994-07-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| WO1999010796A1 (fr) * | 1997-08-27 | 1999-03-04 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et systeme de traitement de donnees |
| JP3814385B2 (ja) * | 1997-10-14 | 2006-08-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1999
- 1999-05-27 JP JP14766599A patent/JP4270336B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000339047A (ja) | 2000-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3109641B2 (ja) | 多重電源分離を備えたフルスイングパワーダウンバッファ回路 | |
| US9479154B2 (en) | Semiconductor integrated circuit | |
| US6753697B2 (en) | Semiconductor device capable of maintaining output signal even if internal power supply potential is turned off | |
| JPH11195975A (ja) | レベル変換回路および半導体集積回路装置 | |
| US5801550A (en) | Output circuit device preventing overshoot and undershoot | |
| US5973511A (en) | Voltage tolerant input/output buffer | |
| US6259299B1 (en) | CMOS level shift circuit for integrated circuits | |
| US7675347B2 (en) | Semiconductor device operating in an active mode and a standby mode | |
| US6998668B2 (en) | Semiconductor integrated circuit device including a level shifter | |
| JP2000339042A (ja) | 電圧発生回路 | |
| KR20180028005A (ko) | 레벨 시프트 회로 및 반도체 장치 | |
| EP1999849B1 (en) | Electronic device and integrated circuit | |
| JP4270336B2 (ja) | 半導体集積回路装置 | |
| JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
| US6268759B1 (en) | Low-power 5-volt input/output tolerant circuit with power-down control for a low voltage CMOS crossbar switch | |
| US6535021B1 (en) | Logic gate circuit with low sub-threshold leakage current | |
| JP4608063B2 (ja) | 出力インターフェース回路 | |
| US10541676B2 (en) | Symmetrical dual voltage level input-output circuitry | |
| KR100642402B1 (ko) | 반도체 장치의 초기화 신호 발생회로 | |
| US6714615B2 (en) | MOS-type semiconductor integrated circuit | |
| TWI754596B (zh) | 電源控制電路 | |
| JP4422287B2 (ja) | 電位制御回路 | |
| JP2005528837A (ja) | 高電圧振幅に対する出力段の耐性 | |
| KR100715601B1 (ko) | 파워온 리셋 회로 | |
| JP3271269B2 (ja) | 出力駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051125 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |