KR100715601B1 - 파워온 리셋 회로 - Google Patents

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Abstract

파워온 리셋 회로가 개시되어 있다. 본 발명에 따른 파워온 리셋 회로는 그라운드와 제 1 노드 사이에 제공되며, 외부 전원을 게이트로 하여 상기 제 1 노드의 전압을 상기 그라운드로 인가시키는 엔모스 트랜지스터; 상기 외부 전원과 상기 제 1 노드 사이에 제공되며, 상기 제 1 노드를 게이트로 하여 상기 외부 전원을 상기 제 1 노드로 인가시키는 피모스 트랜지스터; 및 상기 제 1 노드와 연결되어 상기 제 1 노드의 전위를 반대로 검출하는 논리부를 포함한다.
파워온 리셋 회로, 피모스 트랜지스터, 엔모스 트랜지스터

Description

파워온 리셋 회로 {Power-on reset circuit}
도 1은 종래의 기술에 따른 파워온 리셋 회로의 회로도.
도 2는 본 발명의 일 실시예에 따른 파워온 리셋 회로의 회로도.
도 3은 본 발명의 또 다른 일 실시예에 따른 파워온 리셋 회로의 회로도.
도 4는 본 발명의 일 실시예에 따른 인버터의 회로도.
도 5는 외부 전원이 정상적으로 상승함에 따라 본 발명의 일 실시예에 따른 회로의 주요부분의 전위변화를 나타내는 타이밍도.
도 6은 외부 전원이 온/오프를 반복함에 따라 본 발명의 일 실시예에 따른 파워온 리셋 신호의 타이밍도.
도 7은 외부 전원이 느리게 상승함에 따라 본 발명의 일 실시예에 따른 회로의 주요부분의 전위변화를 나타내는 타이밍도.
<도면의 주요 부분에 대한 부호 설명>
210: 엔모스 트랜지스터 220: 피모스 트랜지스터
240: 인버터 ND1, ND2: 제 1 노드, 제 2 노드
본 발명은 파워온 리셋 회로에 관한 것으로, 보다 상세하게는 에너지 효율이 향상되며 외부 전원에 대하여 일정한 동작특성을 갖는 파워온 리셋 회로에 관한 것이다.
일반적으로 시스템은 외부 전원의 인가로 시동될 때 일련의 초기화 과정이 수반되어진다. 이때, 시스템내의 여러 내부 신호가 초기 상태에서 동작을 시작할 수 있도록 하는 파워 온 리셋(power on reset) 회로가 구비된다.
이러한 기능의 파워온 리셋 회로는 첫째, 시스템 시동 시에만 동작하도록 하여 대기 상태에서는 전력소모의 증가를 방지함에 의해 전력 소모를 최소화하여야 하고, 둘째, 시스템마다 전원 레벨이 정해진 전압까지 상승하는데 소요되는 시간이 다르지만 내부 회로를 안정적으로 초기화하기 위하여 외부 전원의 인가 속도에 영향을 받지 않아야 한다.
이러한 파워온 리셋 회로는 저항과 용량성 부하를 이용한 회로, 모스 트랜지스터를 다이오드 형태로 사용하는 회로 및 저항과 용량성 부하를 결합한 회로 등 다양한 기술이 제시되어 있다.
이하 도면을 이용하여 종래 기술을 설명한다.
도 1은 종래의 기술에 따른 파워온 리셋 회로를 나타내는 도면이다.
도 1을 참조하면, 소스가 외부 전원(VDD)에 접속된 피모스 트랜지스터(P1)의 게이트와 드레인을 공통 접속한다.
상기 접속점을 소스가 외부 전원(VDD)에 접속된 피모스 트랜지스터(P2)의 드레인과 게이트가 접지된 피모스 트랜지스터(P3)의 소스에 공통 접속하고, 상기 피 모스 트랜지스터(P3)의 드레인을 콘덴서(C1)를 통해 접지한다.
아울러 인버터(IN1)(IN2)(IN4)를 순차 통해 상기 피모스 트랜지스터(P2)의 게이트에 접속하며, 상기 인버터(IN2)의 출력이 입력된 인버터(IN3)에서 파워온 리셋 신호(POR)가 출력되도록 구성된다.
이와 같이 구성된 종래 회로의 동작 과정을 설명하면 다음과 같다.
전원이 온되기 전에는 모든 단자가 접지 상태에 있다고 간주할 수 있으며, 이 경우 피모스 트랜지스터(P3)와 콘덴서(C1)의 접속점(NB)도 접지 상태를 유지하게 된다. 이 후, 전원이 온 되면 외부 전원(VDD)이 피모스 트랜지스터(P1)의 문턱 전압보다 커지기 전까지는 상기 피모스 트랜지스터(P1)는 전류를 흘릴 수 없으므로 콘덴서(C1)의 충전 전위는 접지 상태를 계속 유지하게 된다.
따라서, 콘덴서(C1)의 접지 전위가 인버터(IN1~IN3)를 순차 통해 반전됨에 의해 리셋 신호(POR)는 고전위 상태로 출력하게 된다. 이때, 인버터(IN2)가 저전위를 출력하므로 인버터(IN4)의 출력이 고전위가 되어 피모스 트랜지스터(P2)는 턴오프 상태를 유지하게 된다.
이 후, 외부 전원(VDD)의 레벨이 계속 상승하여 피모스 트랜지스터(P1)의 문턱 전압보다 커지면 콘덴서(C1)는 접지 상태로부터 충전되기 시작한다. 이에 따라, 콘덴서(C1)의 충전 전위가 인버터(IN1)의 문턱 전압보다 크게 되면 상기 인버터(IN1)의 출력이 저전위로 되고 이 저전위가 인버터(IN2)(IN3)를 순차 통해 반전됨에 의해 리셋 신호(POR)는 저전위가 된다. 이때, 인버터(IN2)의 고전위 출력이 인버터(IN4)에서 저전위로 반전됨에 의해 턴 온된 피모스 트랜지스터(P2)로 흐르는 전류가 피모스 트랜지스터(P2)를 통해 콘덴서(C1)의 충전 전위를 상승시킴으로 인버터(IN1)에서의 전력 소모 가능성을 방지한다.
따라서, 종래에는 외부 전원의 인가 시작 시점에서부터 리셋 신호(POR)가 천이하는 시점까지를 파워온 리셋 구간으로 정의한다.
상술한 바와 같이 종래 기술에 따른 파워온 리셋 회로는 피모스 트랜지스터의 문턱 전압을 이용하므로 피모스 트랜지스터의 중량치가 커지는 경우 외부 전원 (VDD)의 인가 속도에 따라 파워온 리셋 회로가 안정적으로 동작하지 않을 가능성이 있다. 즉, 외부 전원 (VDD)이 매우 빠른 속도로 인가되는 경우 짧은 시간 내에 외부 전원 (VDD)의 레벨이 짧은 시간에 피모스 트랜지스터 문턱 전압보다 크게 되므로, 파워온 리셋 구간이 짧아지게 된다. 그 결과 외부 전원 (VDD)과 연결되는 시스템 내의 여러 신호등이 외부 전원(VDD)과 커플링 됨에 의해 고전위에 가까운 레벨로 상승하게 되어, 파워온 리셋 신호의 폭이 충분하지 않아 초기화가 안정적으로 수행되지 못하는 문제점이 있다.
반면에 외부 전원(VDD)이 매우 느리게 인가되는 경우 외부 전원(VDD)이 상기 피모스 트랜지스터의 문턱 전압보다 적을 경우에도 누설 전류가 존재함으로 콘덴서(C1)의 충전에 의하여 파워온 리셋 신호가 매우 낮은 전압에서 종료되는 현상이 발생할 수 있고 이러한 경우 안정적인 초기화가 이루어지지 않는 문제점이 있다.
또한 종래 기술에 따른 파워온 리셋 회로는 피모스 트랜지스터의 중량치를 크게 사용함으로써 파워온 리셋 회로를 대형화 하게, 피모스 트랜지스터의 누설 전류도 증가하는 문제가 있다. 또한 종래 기술에서 콘덴서(C1)에 충전되는 외부 전원 (VDD)가 피모스 트랜지스터(P3)에 의해 전압강하가 발생하게 되면 인버터(IN1)에 누설 전류가 발생하게 된다.
종래 기술에서는 최초 전원이 온되기 전에는 모든 단자가 접지 상태에 있다고 간주하여 피모스 트랜지스터(P3)와 콘덴서(C1)의 접속점(NB)도 접지 상태로 간주하게 되지만 최초 전원(VDD)이 온 이후 오프가 되었다 다시 온이 되는 경우 피모스 트랜지스터(P3)와 콘덴서(C1)의 접속점(NB)이 접지 상태가 아니고, 전하가 축적되어 있다면 파워온 리셋 신호가 발생하지 않게 된다.
따라서, 본 발명은 외부 전원의 상승속도와 관계없이 일정한 동작특성을 가지며, 소형화된 트랜지스터를 포함하며, 온/오프 후 즉각적으로 다시 온이 되더라도 리셋 신호를 정상적으로 발생시킬 수 있는 파워 온 리셋 회로를 제공한는데 그 목적이 있다.
본 발명의 바람직한 일 실시예에 따른 파워온 리셋 회로는 외부 전원과 제 1 노드 사이에 제공되는 콘덴서와, 제 2 노드와 제 3 노드 사이에 제공되는 제 1 엔모스 트랜지스터와, 상기 제 3 노드와 그라운드 사이에 제공되는 제 2 엔모스 트랜지스터와, 상기 제 2 노드와 상기 외부 전원 사이에 제공되는 제 1 피모스 트랜지스터, 및 상기 제 2 노드와 연결되어 상기 제 2 노드의 전위를 반대로 검출하는 인버터를 포함한다.
이하 도면을 이용하여 상기 파워온 리셋 회로를 설명한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 파워온 리셋 회로의 회로도이다.
도 2를 참조하면, 외부전원(VDD)와 제 1 노드(ND1)사이에 콘덴서(200)가 제공되며, 상기 제 1 노드(ND1)를 게이트로 하는 제 1 엔모스 트랜지스터(210)는 제 2 노드(ND2) 및 제 2 엔모스 트랜지스터(220)와 연결된다.
또한 발명에 따른 파워온 리셋 회로는 상기 제 2 노드(ND2)와 연결된 제 1 피모스 트랜지스터(230) 및 인버터(240)를 포함한다.
상기 파워온 리셋 회로의 작동을 살펴보면, 외부 전원이 서서히 상승함에 따라 상기 제 1 노드(ND1)의 전압이 인가된다. 상기 제 1 노드(ND1)의 전압이 제 1 엔모스 트랜지스터(210)의 문턱 전압 이상이 되는 경우 제 1 엔모스 트랜지스터(210)는 턴 온이 된다. 턴 온된 상기 제 1 엔모스 트랜지스터(210)은 제 2 노드(ND2)와 제 3 노드(ND3)를 연결한다.
외부 전원의 상승에 따라 제 2 엔모스 트랜지스터(220) 역시 턴 온이 된다. 턴온된 상기 제 2 엔모스 트랜지스터(220)는 상기 제 3 노드(ND3)를 그라운드로 연결한다. 따라서 턴온된 상기 제 1 엔모스 트래지스터(210) 및 제 2 엔모스 트랜지스터(220)은 상기 제 2 노드(ND2)를 그라운드(VSS)로 연결하여 상기 제 2 노드(ND2)의 전압을 로우(low)로 떨어뜨린다.
이때 상기 제 2 노드(ND2)와 연결된 인버터(240)는 상기 로우인 제 2 노드(ND2)의 전위를 하이로 바꾸어 리셋 신호를 검출하게 된다.
한편 제 2 노드(ND2)가 로우가 되면서 상기 제 2 노드(ND2)를 게이트로 하는 제 1 피모스 트랜지스터(230)를 턴 온 시켜 외부전원(VDD)을 제 2 노드(ND2)에 인가한다.
이때 상기 제 1 피모스 트랜지스터(230)에 의하여 상승하는 제 2 노드(ND2)의 전압은 제 1 엔모스 트랜지스터(210) 및 제 2 엔모스 트랜지스터(220)에 의하여 떨어지는 제 2 노드(ND2)의 전압보다 보다 크다. 그 결과 제 2 노드(ND2)의 전위는 상승하여 하이가 되고 다시 인버터(240)를 거쳐 로우의 리셋 신호(POR)이 검출된다.
본 발명의 바람직한 또다른 일 실시예에 따른 파워온 리셋 회로는 제 2 피모스 트랜지스터와 제 3 엔모스 트랜지스터 및 제 4 엔모스 트랜지스터를 더 포함한다.
본 발명의 또 다른 실시예에 따른 파워온 리셋 회로를 이하 도면을 이용하여 상세히 설명한다.
도 3은 본 발명의 또 다른 실시예에 따른 파워온 리셋 회로의 회로도이다.
도 3을 참조하면, 상기 외부 전원을 게이트로 하여 상기 제 2 노드(ND2)를 제 4 노드(ND4)로 연결하는 제 3 엔모스 트랜지스터(350) 및 상기 외부 전원(VDD)를 게이트로 하여 턴 온 시 상기 제 4 노드(ND4)를 그라운드(VSS)로 인가하는 제 2 피모스 트랜지스터(380)가 제공된다.
또한 상기 제 4 노드(ND4)를 게이트로 하여 턴 온시 상기 제1 노드(ND1)를 그라운드로 인가하는 제 4 엔모스 트랜지스터(390)가 제공된다.
상기 도면에 나타난 회로의 작동을 살펴보면, 외부 전원(VDD)이 계속 상승하 는 경우 상기 외부 전원(VDD)을 게이트로 하는 제 3 엔모스 트랜지스터(350)가 턴 온 된다. 그 결과상기 제 4 노드(ND4)의 전압이 역시 상승하여 상기 제 4 엔모스 트랜지스터(390)를 턴 온 시켜 상기 제 4 엔모스 트랜지스터(390)와 연결된 제 1 노드(ND1)의 전압은 떨어진다. 전압이 떨어진 제 1 노드(ND1)는 다시 제 1 엔모스 트랜지스터(320)를 턴 오프시켜 상기 리셋회로의 계속된 작동으로 인한 전력 낭비를 막는다.
상기 제 4 노드(ND4)와 연결된 제 2 피모스 트랜지스터(380)는 초기단계에서 전위가 급격하게 상승하는 경우 상기 제 4 노드(ND4)를 그라운드로 인가하여 제 4 노드(ND4)의 급격한 상승을 막는다.
상기 제 1 엔모스 트랜지스터(320)가 턴 오프하는 경우에도 제 2 노드(ND2)의 전위는 계속 하이를 유지할 수 있는데 이하 도면을 이용하여 설명한다.
도 4는 본 발명의 바람직한 일 실시예에 따른 인버터를 포함하는 회로의 회로도이다.
도 4를 참조하면, 상기 인버터(400)의 신호 검출부(POR)를 게이트로 하는 제 3 피모스 트랜지스터(410)가 구성된다. 제 2 노드(ND2)가 하이인 경우 인버터(400)를 거쳐 상기 출력 검출부(POR)는 로우가 된다. 그 결과 상기 제 3 피모스 트랜지스터(410)는 턴 온 되어, 소오스인 외부전원(VDD)을 제 2 노드(ND2)에 인가하고 인버터를 거친 검출 신호는 로우를 유지하게 된다.
본 발명의 일 실시예에 따른 파워온 리셋회로의 동작 특성을 도면을 이용하여 이하 상세히 설명한다.
도 5는 도 3에 따른 파워온 리셋 회로의 동작 타이밍도이다.
(a)는 A-A'-B-B'의 시간 경과에 따른 외부 전원(VDD)의 전압의 증가를 나타낸다.
(b)는 제 1 노드(ND1)의 전위를 나타낸다. A-B단계에서는 상기 제 1 노드(ND1)의 전위는 상승하여 상기 제 1 노드(ND1)를 게이트로 하는 제 1 엔모스 트랜지스터(320)가 턴 온 된다.
하지만 B시점 이후 외부 전원(VDD)의 전원은 계속 증가하여 제 3 및 제 4 엔모스 트랜지스터(390)가 턴 온되고, 그 결과 상기 제 1 노드(ND1)는 그라운드(VSS)와 연결된다. 따라서 상기 B시점 이후 그라운드와 연결된 상기 제 1 노드(ND1)의 전위는 떨어진다.
(c)는 제 2 노드(ND2)의 전위를 나타낸다. A-B단계에서 제 2 노드(ND2)는 제 1 엔모스 트랜지스터(320)와 제 2 엔모스 트랜지스터(330)를 통하여 그라운드(VSS)와 연결되므로 상기 제 2 노드(ND2)는 로우가 된다. B시점 이후 제 1 피모스 트랜지스터(360)가 턴온되고 외부전원(VDD)이 제 2 노드(ND2)로 인가되므로 상기 제 2 노드(ND2)는 하이가 된다.
(d)는 인버터를 통하여 검출되는 파워온 리셋 신호이며, 상술한 바와 같이 제 2 노드(ND3)가 하이가 되는 B시점 이후 로우가 된다.
도 6은 외부 전원의 온/오프를 반복하는 경우 리셋 신호의 타이밍도이다.
도 6을 참조하면, 온/오프를 2ms의 간격으로 반복하더라도 파워온 리셋 회로는 항상 일정한 파워온 리셋 신호를 발생시킨다.
도 7은 외부 전원을 느린 속도로 상승시키는 경우 제 1 노드, 제 2 노드 및 리셋 신호의 타이밍도이다.
도 7을 참조하면, 정상적인 속도보다 훨씬 더 느리게 외부 전원(VDD)의 전압이 상승하는 경우에도 일정한 리셋 신호(POR)가 발생하는 것을 확인할 수 있다.
본 발명의 일 실시예에 따른 파워온 리셋 회로는 외부 전압(VDD)을 검출하여 파워온 리셋 신호가 발생되면 전류 흐름을 차단하여 누설 전류를 원천적으로 차단하여 에너지 효율을 개선하며,외부 전압(VDD)가 온 후 오프가 되었다 다시 온이 되더라도 파워온에 따라 전류 흐름에 의해 항상 파워온 리셋 신호를 발생할 수 있다.
또한 전압 상승 추이가 느린 경우라도 엔모스 트랜지스터와 피모스 트랜지스터의 전류 구동 능력에 따라 외부 전원(VDD)을 검출하여 파워온 리셋 신호를 발생함으로써 외부 전원(VDD)의 상승 속도에 둔감하게 파워온 리셋 신호를 발생할 수 있다. 트랜지스터의 중량치를 크게 사용하지 않음으로써 파워온 리셋 회로를 소형화 가능하고 트랜지스터에 의한 누설 전류를 차단 할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 갖는 자에 의하여 여러 가지 변형이 가능하다.

Claims (4)

  1. 외부 전원과 제 1 노드 사이에 제공되는 콘덴서;
    상기 제 1 노드를 게이트로 하여 턴 온시 제 2 노드의 전압을 제 3 노드로 인가하는 제 1 엔모스 트랜지스터;
    상기 외부 전원을 게이트로 하여 턴온시 상기 제 3 노드의 전압을 상기 그라운드로 인가하는 제 2 엔모스 트랜지스터;
    상기 제 2 노드를 게이트로 하여 턴 온시 상기 외부 전원의 전압을 상기 제 2 노드로 인사하는 제 1 피모스 트랜지스터; 및
    상기 제 2 노드와 연결되어 상기 제 2 노드의 전위를 반대로 검출하는 인버터를 포함하는 파워온 리셋 회로.
  2. 제 1항에 있어서, 상기 외부 전원을 게이트로 하여 턴 온 시 상기 제 2 노드의 전압을 제 4 노드로 인가하는 제 3 엔모스 트랜지스터;
    상기 외부 전원을 게이트로 하여 턴 온 시 상기 제 4 노드의 전위를 그라운드로 인가하는 제 2 피모스 트랜지스터; 및
    상기 제 4 노드를 게이트로 하여 턴 온 시 상기 제 1 노드의 전압을 상기 그라운드로 인가하는 제 4 엔모스 트랜지스터를 더 포함하는 파워온 리셋 회로.
  3. 제 1항에 있어서, 상기 제 1 피모스 트랜지스터에 의하여 외부 전원으로부터 상기 제 2 노드로 인가되는 전압은 상기 제 1 엔모스 트랜지스터 및 제 2 엔모스 트랜지스터에 의하여 상기 제 2 노드로부터 그라운드로 인가되는 전압보다 더 큰 것을 특징으로 하는 파워온 리셋 회로.
  4. 제 1항에 있어서, 상기 외부 전원과 제 2 노드 사이에 제공되며 상기 인버터의 신호 검출 단자를 게이트로 하여 턴 온시 상기 외부 전원의 전압을 상기 제 2 노드로 인가하는 제 3 피모스 트랜지스터를 더 포함하는 파워온 리셋 회로.
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