JP5565252B2

JP5565252B2 - 半導体集積回路

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Publication number: JP5565252B2
Application number: JP2010224571A
Authority: JP
Inventors: 健一川▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-10-04
Filing date: 2010-10-04
Publication date: 2014-08-06
Anticipated expiration: 2030-10-04
Also published as: JP2012080380A

Description

本発明は、回路ブロック毎に電源電圧の供給が可能な半導体集積回路に関する。

半導体集積回路に搭載される内部回路を必要なときのみ動作させ、消費電力を削減するために、外部電源線と内部回路との間にトランジスタ等の電源スイッチが配置される。この種の半導体集積回路では、内部回路を動作するために電源スイッチがオンされるときに、突入電流（rush current）により外部電源線に電源ノイズが発生することを防止するために、駆動能力が小さく、順にオンする複数の電源スイッチが配置される(例えば、特許文献１−３参照。）。あるいは、電源スイッチの電流供給能力が調整される(例えば、特許文献４参照。）。さらに、複数の電源スイッチは、外部電源線と内部回路内に形成される複数の回路ブロックとの間に配置され、回路ブロック毎に順にオンされる(例えば、特許文献５参照。）。

複数の電源スイッチを有する半導体集積回路では、最初の電源スイッチがオンされた後、内部回路内の論理ゲート等の入力ノードがハイレベルでもロウレベルでもない中間電圧の期間に、電源線と接地線の間に貫通電流が流れる。この後、入力ノードはハイレベルまたはロウレベルに決まり、論理ゲート等の出力ノードは、信号の伝達経路の入力側から順に充電または放電されて初期状態に設定される。内部回路への突入電流は、貫通電流が流れている期間および出力ノードが初期状態に設定されるまでの期間に増えるため、内部回路に供給される内部電源電圧の上昇速度は、この期間に鈍る。

特開２００３−２８９２４５号公報特開２００８−６５７３２号公報特開２００８−３４６６７号公報特開２００７−１７９３４５号公報特開２００７−２６７１６２号公報

順にオンする複数の電源スイッチを有する半導体集積回路では、突入電流を減らすために、例えば、最初の電源スイッチがオンし、遅延回路の遅延時間が経過した後に、次の電源スイッチがオンされる。遅延回路の動作と内部回路の動作が同じでないため、遅延回路の遅延時間は長めに設定される。このため、内部回路の内部ノードが初期状態に設定されたことを精度よく検出できず、内部回路が動作を開始するまでの復帰時間は長くなる。

本発明の一形態では、半導体集積回路は、内部電源電圧を受けて動作する内部回路と、内部回路を動作させるための第１電源オン信号の活性化中に、外部電源線を内部電源電圧が供給される内部電源線に接続する第１電源スイッチと、第２電源オン信号の活性化中に、外部電源線を内部電源線に接続する第２電源スイッチと、第１電源スイッチのオンにより上昇する内部電源電圧を受けて動作する回路を含み、内部電源電圧が第１電圧を超えることにより、内部回路の内部ノードが初期状態に設定されたことを検出したときに第２電源オン信号を活性化する検知部とを備えている。

内部回路の動作電源である内部電源電圧により動作する検知部を用いて第２電源オン信号が生成されるため、最小限の回路で、内部回路の内部ノードが初期状態に設定されたことを精度よく検出でき、内部回路が動作を開始するまでの復帰時間を短縮できる。

一実施形態における半導体集積回路の例を示している。別の実施形態における半導体集積回路の例を示している。図２に示した検知部の例を示している。図２に示した半導体集積回路の動作の例を示している。別の実施形態における検知部の例を示している。内部回路に含まれる論理ゲートの例を示している。図５に示した検知部の動作の例を示している。図５に示した検知部を有する半導体集積回路の動作の例を示している。別の実施形態における検知部の例を示している。

以下、図面を用いて実施形態を説明する。以下の説明では、信号または電圧が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、電源端子を示す。ゲートに丸印を付いているトランジスタは、ｐＭＯＳトランジスタを示し、ゲートに丸印の付いていないトランジスタは、ｎＭＯＳトランジスタを示す。

図１は、一実施形態における半導体集積回路ＳＥＭの例を示している。半導体集積回路ＳＥＭは、電源スイッチＰＳＷ１、ＰＳＷ２、検知部ＶＤＥＴおよび内部回路ＩＮＣを有している。

電源スイッチＰＳＷ１は、内部回路ＩＮＣを動作させるための電源オン信号ＰＯＮ１の活性化中にオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶＡに接続する。電源スイッチＰＳＷ２は、検知部ＶＤＥＴから出力される電源オン信号ＰＯＮ２の活性化中にオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶＡに接続する。内部回路ＩＮＣを動作するために電源オン信号ＰＯＮ１が活性化されるときに、突入電流により外部電源線ＶＤＤに電源ノイズが発生することを防止するために、電源スイッチＰＳＷ１、ＰＳＷ２は、タイミングをずらして順にオンされる。

内部回路ＩＮＣは、電源スイッチＰＳＷ１、ＰＳＷ２を介して内部電源線ＶＤＤＶＡに供給される内部電源電圧ＶＤＤＶＡを受けて動作する。例えば、内部回路ＩＮＣは、論理ゲートやフリップフロップＦＦ等の論理回路を有している。

検知部ＶＤＥＴは、電源スイッチＰＳＷ１のオンにより上昇する内部電源電圧ＶＤＤＶＡを受けて動作する回路を含み、内部電源電圧ＶＤＤＶＡが第１電圧を超えることにより、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを検出したときに電源オン信号ＰＯＮ２を活性化する。例えば、第１電圧は、内部回路ＩＮＣに形成されるトランジスタの閾値電圧（絶対値）である。内部電源電圧ＶＤＤＶＡがトランジスタの閾値電圧（絶対値）まで上昇することで、内部回路ＩＮＣの内部ノードは、初期状態に確実に設定される。ここで、内部ノードは、論理ゲートの入力ノードおよび出力ノードである。初期状態は、論理１または論理０である。

内部電源電圧ＶＤＤＶＡは、電源オン信号ＰＯＮ１が活性化されてからしばらくの期間、電源スイッチＰＳＷ１のみを用いて内部回路ＩＮＣに供給される。このため、内部電源電圧ＶＤＤＶＡは緩やかに上昇する。検知部ＶＤＥＴは、内部回路ＩＮＣの動作電源である内部電源電圧ＶＤＤＶＡを用いて電源オン信号ＰＯＮ２を生成する。このため、検知部ＶＤＥＴは、最小限の回路で、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを精度よく検出できる。この結果、電源オン信号ＰＯＮ１が活性化されてから内部回路ＩＮＣが動作を開始するまでの時間である復帰時間を短縮できる。

図２は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

半導体集積回路ＳＥＭは、電源管理部ＰＭＵ、電源スイッチＰＳＷ１、ＰＳＷ２、ＰＳＷ３、ＰＳＷ４、内部回路ＩＮＣ、検知部ＶＤＥＴ１、容量Ｃ１、オアゲートＯＲ１、ＯＲ２、ＯＲ３およびバッファ回路ＢＵＦ１、ＢＵＦ２を有している。電源管理部ＰＭＵ、オアゲートＯＲ１、ＯＲ２、ＯＲ３およびバッファ回路ＢＵＦ１、ＢＵＦ２は、外部電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて動作する。内部回路ＩＮＣは、内部電源電圧ＶＤＤＶＡおよび接地電圧ＶＳＳを受けて動作する。検知部ＶＤＥＴ１は、外部電源電圧ＶＤＤ、内部電源電圧ＶＤＤＶＡおよび接地電圧ＶＳＳを受けて動作する。

電源管理部ＰＭＵは、内部回路ＩＮＣの動作を開始するときに、内部回路ＩＮＣを動作させるための電源オン信号ＰＯＮ１を論理０に活性化し、内部回路ＩＮＣの動作を停止するときに電源オン信号ＰＯＮ１を論理１に非活性化する。なお、内部回路ＩＮＣ１の動作の開始および停止は、例えば、ＣＰＵが実行するプログラムにより指示される。ＣＰＵは、半導体集積回路ＳＥＭの動作を制御するために、半導体集積回路ＳＥＭの内部または半導体集積回路ＳＥＭの外部に形成される。

電源スイッチＰＳＷ１は、ソースを外部電源線ＶＤＤに接続し、ドレインを内部電源線ＶＤＤＶＡに接続し、ゲートで電源オン信号ＰＯＮ１を受けるｐＭＯＳトランジスタを有している。電源スイッチＰＳＷ１は、電源オン信号ＰＯＮ１が論理０に活性化されているときにオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶＡに接続する。電源オン信号ＰＯＮ１の活性化により、外部電源線ＶＤＤから内部電源線ＶＤＤＶＡに電源電流が流れ、内部電源電圧ＶＤＤＶＡが上昇する。電源スイッチＰＳＷ１は、電源オン信号ＰＯＮ１が論理１に非活性化されているときにオフし、外部電源線ＶＤＤと内部電源線ＶＤＤＶＡとの接続を遮断する。

なお、この実施形態では、複数の電源スイッチＰＳＷ１−ＰＳＷ４のｐＭＯＳトランジスタにより内部電源電圧ＶＤＤＶＡが外部電源線ＶＤＤに接続される。このため、１つの電源スイッチＰＳＷ１を流れる電源電流は少ない。この結果、電源オン信号ＰＯＮ１のみが活性化されているときに、外部電源電圧ＶＤＤの電圧降下量を少なくでき、外部電源線ＶＤＤに発生する電源ノイズを小さくできる。

オアゲートＯＲ１は、電源オン信号ＰＯＮ１および検知部ＶＤＥＴ１からの起動信号ＳＴＡＲＴを受け、電源オン信号ＰＯＮ２を出力する。電源オン信号ＰＯＮ２は、電源オン信号ＰＯＮ１および起動信号ＳＴＡＲＴがともに論理０に活性化されているときに論理０に活性化される。電源オン信号ＰＯＮ２は、電源オン信号ＰＯＮ１または起動信号ＳＴＡＲＴの少なくとも一方が論理１に非活性化されているときに論理１に非活性化される。

電源スイッチＰＳＷ２は、ソースを外部電源線ＶＤＤに接続し、ドレインを内部電源線ＶＤＤＶＡに接続し、ゲートで電源オン信号ＰＯＮ２を受けるｐＭＯＳトランジスタを有している。電源スイッチＰＳＷ２は、電源オン信号ＰＯＮ２が論理０に活性化されているときにオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶＡに接続する。電源スイッチＰＳＷ２は、電源オン信号ＰＯＮ２が論理１に非活性化されているときにオフし、外部電源線ＶＤＤと内部電源線ＶＤＤＶＡとの接続を遮断する。

オアゲートＯＲ２は、電源オン信号ＰＯＮ１と、電源オン信号ＰＯＮ２をバッファ回路ＢＵＦ１で遅延させた信号とを受け、電源オン信号ＰＯＮ３を出力する。電源オン信号ＰＯＮ３は、電源オン信号ＰＯＮ１と電源オン信号ＰＯＮ２をバッファ回路ＢＵＦ１で遅延させた信号がともに論理０に活性化されているときに論理０に活性化される。電源オン信号ＰＯＮ３は、電源オン信号ＰＯＮ１と電源オン信号ＰＯＮ２をバッファ回路ＢＵＦ１で遅延させた信号との少なくとも一方が論理１に非活性化されているときに論理１に非活性化される。

電源スイッチＰＳＷ３は、ソースを外部電源線ＶＤＤに接続し、ドレインを内部電源線ＶＤＤＶＡに接続し、ゲートで電源オン信号ＰＯＮ３を受けるｐＭＯＳトランジスタを有している。電源スイッチＰＳＷ３は、電源オン信号ＰＯＮ３が論理０に活性化されているときにオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶＡに接続する。電源スイッチＰＳＷ３は、電源オン信号ＰＯＮ３が論理１に非活性化されているときにオフし、外部電源線ＶＤＤと内部電源線ＶＤＤＶＡとの接続を遮断する。

オアゲートＯＲ３は、電源オン信号ＰＯＮ１と、電源オン信号ＰＯＮ３をバッファ回路ＢＵＦ２で遅延させた信号とを受け、電源オン信号ＰＯＮ４を出力する。電源オン信号ＰＯＮ４は、電源オン信号ＰＯＮ１と電源オン信号ＰＯＮ３をバッファ回路ＢＵＦ２で遅延させた信号がともに論理０に活性化されているときに論理０に活性化される。電源オン信号ＰＯＮ４は、電源オン信号ＰＯＮ１と電源オン信号ＰＯＮ３をバッファ回路ＢＵＦ２で遅延させた信号との少なくとも一方が論理１に非活性化されているときに論理１に非活性化される。

電源スイッチＰＳＷ４は、ソースを外部電源線ＶＤＤに接続し、ドレインを内部電源線ＶＤＤＶＡに接続し、ゲートで電源オン信号ＰＯＮ４を受けるｐＭＯＳトランジスタを有している。電源スイッチＰＳＷ４は、電源オン信号ＰＯＮ４が活性化されているときにオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶＡに接続する。電源スイッチＰＳＷ４は、電源オン信号ＰＯＮ４が非活性化されているときにオフし、外部電源線ＶＤＤと内部電源線ＶＤＤＶＡとの接続を遮断する。

電源スイッチＰＳＷ１−ＰＳＷ４のオフ中、内部回路ＩＮＣは内部電源電圧ＶＤＤＶＡを受けないため、内部回路ＩＮＣの消費電力はゼロになる。内部回路ＩＮＣの動作が必要ない期間に、電源スイッチＰＳＷ１−ＰＳＷ４をオフすることで、いわゆる電源遮断機能（Power Gating）を実現でき、半導体集積回路ＳＥＭの消費電力を削減できる。

検知部ＶＤＥＴ１は、電源スイッチＰＳＷ１のオンにより上昇する内部電源電圧ＶＤＤＶＡを受けて動作する回路を含んでいる。検知部ＶＤＥＴ１は、内部電源電圧ＶＤＤＶＡが第１電圧を超えることにより、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを検出したときに、起動信号ＳＴＡＲＴを論理０に活性化する。例えば、第１電圧は、内部回路ＩＮＣに形成されるトランジスタの閾値電圧（絶対値）である。なお、第１電圧は、閾値電圧（絶対値）より高くてもよい。検知部ＶＤＥＴ１の例は、図３に示す。容量Ｃ１は内部電源線ＶＤＤＶＡと接地線ＶＳＳの間に配置され、内部電源電圧ＶＤＤＶＡの安定化容量として機能する。

オアゲートＯＲ１、ＯＲ２、ＯＲ３は、電源オン信号ＰＯＮ１が非活性化されるときに、電源スイッチＰＳＷ２、ＰＳＷ３、ＰＳＷ４を直ちにオフするために設けられる。内部回路ＩＮＣの動作を停止するために、電源オン信号ＰＯＮ１が非活性化されるとき、電源スイッチＰＳＷ１−ＰＳＷ４を順にオフする仕様の半導体集積回路ＳＥＭでは、オアゲートＯＲ１−ＯＲ３は不要である。このとき、電源スイッチＰＳＷ２−ＰＳＷ４は、電源オン信号ＰＯＮ２−ＰＯＮ４をそれぞれ直接受けて動作する。換言すれば、オアゲートＯＲ１が半導体集積回路ＳＥＭに形成されないとき、検知部ＶＤＥＴ１は、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを検出したときに、起動信号ＳＴＡＲＴを電源オン信号ＰＯＮ１として論理０に活性化する。

図３は、図２に示した検知部ＶＤＥＴ１の例を示している。検知部ＶＤＥＴ１は、検知回路ＤＥＴ１、ＤＥＴ２、容量Ｃ２およびバッファ回路ＢＵＦ３を有している。

検知回路ＤＥＴ１は、内部電源線ＶＤＤＶＡと接地線ＶＳＳの間にノードＰＯＵＴを介して直列に接続されるｐＭＯＳトランジスタＰ１および高抵抗Ｒ１を有している。ｐＭＯＳトランジスタＰ１のゲートは、接地線ＶＳＳに接続されている。容量Ｃ２は、ノードＰＯＵＴと接地線ＶＳＳとの間に接続されている。例えば、ｐＭＯＳトランジスタＰ１の閾値電圧は、内部回路ＩＮＣに形成されるｐＭＯＳトランジスタの閾値電圧と等しい。

検知回路ＤＥＴ２は、外部電源線ＶＤＤと接地線ＶＳＳの間にノードＮＯＵＴを介して直列に接続される高抵抗Ｒ２およびｎＭＯＳトランジスタＮ１を有している。ｎＭＯＳトランジスタＮ１のゲートはノードＰＯＵＴに接続されている。例えば、ｎＭＯＳトランジスタＮ１の閾値電圧は、内部回路ＩＮＣに形成されるｎＭＯＳトランジスタの閾値電圧と等しい。

バッファ回路ＢＵＦ３は、直列に接続された一対のＣＭＯＳインバータＩＶ１、ＩＶ２を有している。ＣＭＯＳインバータＩＶ１、ＩＶ２は、外部電源電圧ＶＤＤと接地電圧ＶＳＳを受けて動作する。ＣＭＯＳインバータＩＶ１の入力はノードＮＯＵＴに接続されている。ＣＭＯＳインバータＩＶ２は、ノードＮＯＵＴの電圧レベルに対応する論理レベルを有する起動信号ＳＴＡＲＴを出力する。

電源オン信号ＰＯＮ１が活性化され、内部電源電圧ＶＤＤＶＡがｐＭＯＳトランジスタＰ１の閾値電圧（絶対値）を超えるとｐＭＯＳトランジスタＰ１はオンする。これにより、ノードＰＯＵＴは、ロウレベルからハイレベルに変化する。但し、内部電源線ＶＤＤＶＡからノードＰＯＵＴに供給される電荷は、容量Ｃ２に充電される。このため、ノードＰＯＵＴは、緩やかに上昇する。

ノードＰＯＵＴの電圧が、ｎＭＯＳトランジスタＮ１の閾値電圧を超えるとｎＭＯＳトランジスタＮ１はオンする。これにより、ノードＮＯＵＴはハイレベルからロウレベルに変化し、起動信号ＳＴＡＲＴは論理０に非活性化される。

図４は、図２に示した半導体集積回路ＳＥＭの動作の例を示している。この例では、内部回路ＩＮＣの動作が停止しているＯＦＦ期間に、内部回路ＩＮＣの動作を開始するために電源オン信号ＰＯＮが論理０に活性化される。この後、内部回路ＩＮＣが動作しているＯＮ期間に、内部回路ＩＮＣの動作を停止するために電源オン信号ＰＯＮが論理１に非活性化され、再びＯＦＦ期間になる。

まず、電源管理部ＭＰＵは、内部回路ＩＮＣの通常動作を開始する前に、電源オン信号ＰＯＮ１を論理０に活性化する(図４（ａ））。電源オン信号ＰＯＮ１の活性化に応答して、図２に示した電源スイッチＰＳＷ１がオンし、外部電源電圧ＶＤＤが内部電源線ＶＤＤＶＡに供給される。内部電源電圧ＶＤＤＶＡが内部回路ＩＮＣに形成されるトランジスタの閾値電圧（絶対値）を超えるまで、内部回路ＩＮＣに形成されるトランジスタのゲート電圧は、ハイレベルとロウレベルの中間になる。このため、トランジスタのソース、ドレイン間に貫通電流が流れ、内部電源電圧ＶＤＤＶＡは緩やかに上昇する(図４（ｂ））。但し、この時点で他の電源スイッチＰＳＷ２−ＰＳＷ４はオフしているため、貫通電流は少ない。このため、貫通電流による外部電源電圧ＶＤＤの電圧降下量は少なく、外部電源線ＶＤＤの電源ノイズは小さい。

内部電源電圧ＶＤＤＶＡが図３に示したｐＭＯＳトランジスタＰ１の閾値電圧（絶対値）を超えると、ｐＭＯＳトランジスタＰ１はオンし、ノードＰＯＵＴは内部電源線ＶＤＤＶＡに接続され、ノードＰＯＵＴの電圧は上昇する（図４（ｃ））。ｐＭＯＳトランジスタＰ１の閾値電圧は、内部回路ＩＮＣに形成されるｐＭＯＳトランジスタの閾値電圧と等しいため、この時点で、内部回路ＩＮＣの内部ノードは、信号の伝達経路の入力側から順に充電または放電されて初期状態（論理０または論理１）に設定される。ここで、内部ノードは、論理ゲートの入力ノードおよび出力ノードである。そして、初期状態に設定された内部ノードに接続された論理ゲートは、貫通電流を流さなくなる。

さらに、ノードＰＯＵＴの電圧が図３に示したｎＭＯＳトランジスタＮ１の閾値電圧を超えると、ｎＭＯＳトランジスタＮ１はオンし、ノードＮＯＵＴは接地線ＶＳＳに接続され、ノードＮＯＵＴの電圧が下降する（図４（ｄ））。そして、ノードＮＯＵＴの論理０への変化に応答して、起動信号ＳＴＡＲＴが論理０に活性化される（図４（ｅ））。この後、電源オン信号ＰＯＮ２−ＰＯＮ４は順に活性化され、電源スイッチＰＳＷ２−ＰＳＷ４は順にオンする（図４（ｆ））。

なお、内部回路ＩＮＣを流れる貫通電流を少なくするために、起動信号ＳＴＡＲＴは、内部回路ＩＮＣのほとんどの内部ノードが初期状態に設定された後に活性化されることが望ましい。このために、容量Ｃ２の容量値は、内部回路の全ての内部ノードが初期状態に設定された後にｎＭＯＳトランジスタＮ１がオンし、ノードＮＯＵＴが論理０に変化するように設計される。換言すれば、ノードＰＯＵＴの論理１への変化およびノードＮＯＵＴの論理０への変化は、容量Ｃ２の充電により遅れる。

このように、内部回路ＩＮＣが動作を開始するときに、簡易な回路構成の検知部ＶＤＥＴ１により、内部回路ＩＮＣの全ての内部ノードが初期状態に設定されたこと確実かつ精度よく検出できる。そして、この検出に応答して、起動信号ＳＴＡＲＴを活性化できる。このため、電源オン信号ＰＯＮ１が活性化されてから内部回路ＩＮＣが通常動作を開始するタイミングＴ１までの時間（すなわち復帰時間）を短縮できる（図４（ｇ））。

一方、電源管理部ＭＰＵは、内部回路ＩＮＣの動作を停止するときに、電源オン信号ＰＯＮ１を非活性化する(図４（ｈ））。電源オン信号ＰＯＮ１の論理１への非活性化に応答して、全ての電源オン信号ＰＯＮ１−ＰＯＮ４は論理１に非活性化される(図４（ｉ））。これにより、電源スイッチＰＳＷ１−ＰＳＷ４はオフし、外部電源電圧ＶＤＤの内部電源線ＶＤＤＶＡへの供給は停止する。内部電源電圧ＶＤＤＶは徐々に低下する（図４（ｊ））。内部電源電圧ＶＤＤＶの低下に伴い、ノードＰＯＵＴは論理０に変化し、ノードＮＯＵＴは論理１に変化する（図４（ｋ、ｌ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、検出部ＶＤＥＴ１は、内部回路ＩＮＣのトランジスタと同じ閾値電圧を有するトランジスタを含み、内部電源電圧ＶＤＤＶＡが閾値電圧を超えたときに起動信号ＳＴＡＲＴを活性化する。これにより、最小限の回路で、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを精度よく検出でき、内部回路ＩＮＣが動作を開始するまでの復帰時間を短縮できる。また、検出部ＶＤＥＴ１のノードＰＯＵＴに容量Ｃ２を接続することで、ｎＭＯＳトランジスタＮ１がオンするタイミングを内部回路ＩＮＣの全ての内部ノードが初期状態に設定されるまで遅らせることができる。

図５は、別の実施形態における検知部ＶＤＥＴ２の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。検知部ＶＤＥＴ２を搭載する半導体集積回路ＳＥＭは、図２に示した検知部ＶＤＥＴ１の代わりに検知部ＶＤＥＴ２を有している。半導体集積回路ＳＥＭのその他の構成は、図２と同様である。

検知部ＶＤＥＴ２は、ダミー組み合わせ回路ＤＭＹ、検知回路ＤＥＴ３およびバッファ回路ＢＵＦ３を有している。ダミー組み合わせ回路ＤＭＹは、直列に接続された複数のＣＭＯＳインバータＩＶ０−ＩＶ６（インバータチェーン）を有している。ＣＭＯＳインバータＩＶ０−ＩＶ６は、内部電源電圧ＶＤＤＶＡおよび接地電圧ＶＳＳを受けて動作する。ダミー組み合わせ回路ＤＭＹはインバータチェーンにより形成されるため、回路規模は小さい。

初段のＣＭＯＳインバータＩＶ０の入力は、接地線ＶＳＳに接続され、接地電圧ＶＳＳに固定されている。最終段のＣＭＯＳインバータＩＶ６は、ハイアクティブの検知信号ＬＶＬＺを出力する。最終段の１つ前のＣＭＯＳインバータＩＶ５は、ロウアクティブの検知信号ＬＶＬＸを出力する。

例えば、ＣＭＯＳインバータＩＶ０−ＩＶ６のｐＭＯＳトランジスタの閾値電圧は、内部回路ＩＮＣに形成されるｐＭＯＳトランジスタの閾値電圧に等しく設計される。同様に、ＣＭＯＳインバータＩＶ０−ＩＶ６のｎＭＯＳトランジスタの閾値電圧は、内部回路ＩＮＣに形成されるｎＭＯＳトランジスタの閾値電圧に等しく設計される。

さらに、ＣＭＯＳインバータＩＶ０−ＩＶ６の数は、内部回路ＩＮＣに形成される複数の信号の伝達経路にそれぞれ含まれる論理ゲート群の段数の最大値と等しく設計される。あるいは、ＣＭＯＳインバータＩＶ０−ＩＶ６の数は、内部回路ＩＮＣに形成される複数の信号の伝達経路にそれぞれ含まれる論理ゲート群の段数の平均値以上であり、最大値以下である。内部回路ＩＮＣに含まれる論理ゲートの段数については、図６で説明する。

これにより、電源スイッチＰＳＷ１のオンに応答して内部電源電圧ＶＤＤＶＡが上昇するときの内部回路ＩＮＣの初期動作を、ダミー組み合わせ回路ＤＭＹの動作として実現できる。ここで、内部回路ＩＮＣの初期動作は、内部電源電圧ＶＤＤＶＡの供給が開始されてから、各論理ゲートの入力ノードおよび出力ノードが論理０または論理１に確定するまでの動作を示す。

検知回路ＤＥＴ３は、カレントミラー回路ＣＭを含む差動増幅器を有している。カレントミラー回路ＣＭは、ソースが外部電源線ＶＤＤに接続されたｐＭＯＳトランジスタＰ２、Ｐ３を有している。検知回路ＤＥＴ３のｎＭＯＳトランジスタＮ２、Ｎ３は、差動入力である検知信号ＬＶＬＸ、ＬＶＬＺをゲートで受け、ドレインをカレントミラー回路ＣＭに接続している。また、ｎＭＯＳトランジスタＮ３のドレインは、バッファＢＵＦ３の入力ノードであるノードＮＯＵＴに接続されている。ｎＭＯＳトランジスタＮ４は、ゲートで検知信号ＬＶＬＺを受け、ドレインがｎＭＯＳトランジスタＮ２、Ｎ３のソースに接続され、ソースが接地線ＶＳＳに接続されている。バッファＢＵＦ３は、図３と同様に、ノードＮＯＵＴのレベルに対応する論理レベルを有する起動信号ＳＴＡＲＴを出力する。

図６は、内部回路ＩＮＣに含まれる論理ゲートの例を示している。図６に示したロウレベルＬおよびハイレベルＨは、内部回路ＩＮＣが通常動作を開始するときの初期状態の論理レベルである。入力ノードＡ、Ｂ、Ｃの初期状態は、内部回路ＩＮＣに内部電源電圧ＶＤＤＶＡが供給されるときにハイレベルＨに設定されている。この例では、内部電源線ＶＤＤＶＡが上昇し、出力ノードＤがロウレベルＬに初期設定されるとき、内部回路ＩＮＣの全ての内部ノードが初期状態に設定される。

この内部回路ＩＮＣは、入力ノードＡから出力ノードＤまでの信号の伝達経路ＰＡ１、ＰＡ２と、入力ノードＢから出力ノードＤまでの信号の伝達経路ＰＡ３、ＰＡ４と、入力ノードＣから出力ノードＤまでの信号の伝達経路ＰＡ５と、入力ノードＣから出力ノードＥまでの信号の伝達経路ＰＡ６を有する。伝達経路ＰＡ１に含まれる論理ゲート群の段数は、”７”である。伝達経路ＰＡ２に含まれる論理ゲート群の段数は、”６”である。伝達経路ＰＡ３に含まれる論理ゲート群の段数は、”７”である。伝達経路ＰＡ４に含まれる論理ゲート群の段数は、”６”である。伝達経路ＰＡ５に含まれる論理ゲート群の段数は、”４”である。伝達経路ＰＡ６に含まれる論理ゲート群の段数は、”３”である。このため、図６に示した内部回路ＩＮＣの段数の最大値は”７”である。

図５に示したように、ダミー組み合わせ回路ＤＭＹのインバータチェーンの段数は、内部回路ＩＮＣの段数の最大値と同じ”７”に設定される。これにより、内部電源電圧ＶＤＤＶＡの内部回路ＩＮＣへの供給が開始されるとき、最も遅く初期状態が確定する出力ノードＤがハイレベルになるタイミングを、図５に示した検知信号ＬＶＬＺがハイレベルになるタイミングとほぼ同じに設定できる。したがって、内部回路ＩＮＣのほとんどの内部ノードが初期状態に設定されたことに応答して、起動信号ＳＴＡＲＴを論理０に活性化できる。

換言すれば、内部回路ＩＮＣの貫通電流がほぼゼロになった直後に、起動信号ＳＴＡＲＴを活性化し、電源スイッチＰＳＷ２−ＰＳＷ４をオンできる。この結果、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを確実かつ精度よく検出でき、内部回路ＩＮＣが動作を開始するまでの復帰時間を短縮できる。

なお、ダミー組み合わせ回路ＤＭＹのインバータチェーンの段数は、図６に示した内部回路ＩＮＣの段数の平均値（＝５．５）を切り上げた”６”に設定してもよい。この設定では、図５に示した検知信号ＬＶＬＺがハイレベルに変化するタイミングまでに、内部回路ＩＮＣの後段側の数段を除いて、内部ノードのレベルを初期状態に確定できる。

図７は、図５に示した検知部ＶＤＥＴ２の動作の例を示している。図７（Ａ）は、図２に示した内部回路ＩＮＣが動作を停止しており、全ての電源スイッチＰＳＷ１−ＰＳＷ４がオフしているときの状態を示している。このとき、内部電源線ＶＤＤＶＡはフローティング状態であり、検知部ＶＤＥＴ２内の全てのＣＭＯＳインバータＩＶ０−ＩＶ６の出力ノードはロウレベルＬに設定される。検知信号ＬＶＬＸ、ＬＶＬＺがともにロウレベルＬのため、図５に示した検知回路ＤＥＴ３のｎＭＯＳトランジスタＮ２、Ｎ３、Ｎ４はオフ状態になる。これにより、検知回路ＤＥＴ３の出力ノードＮＯＵＴはｐＭＯＳトランジスタＰ３のリーク電流により論理１になり、起動信号ＳＴＡＲＴは論理１に非活性化される。

図７（Ｂ）は、内部回路ＩＮＣの動作を開始するために、電源スイッチＰＳＷ１がオンされ、内部電源電圧ＶＤＤＶＡが徐々に上昇するときの状態を示している。図７（Ｂ）では、内部電源電圧ＶＤＤＶＡは、ＣＭＯＳインバータＩＶ０−ＩＶ６のｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの閾値電圧（絶対値）より低い。このため、ＣＭＯＳインバータＩＶ０−ＩＶ６の出力は、中間レベルＸになる。ここで、中間レベルＸは、論理０の入力電圧の最大値より大きく、論理１の入力電圧の最小値より小さい。図５に示した検知回路ＤＥＴ３は、中間レベルＸの検知信号ＬＶＬＸ、ＬＶＬＺを受けている間、出力ノードＮＯＵＴを論理１に維持する。このため、起動信号ＳＴＡＲＴも論理１に維持される。

図７（Ｃ）は、内部電源電圧ＶＤＤＶＡがＣＭＯＳインバータＩＶ０−ＩＶ６のｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの閾値電圧（絶対値）を超えた直後の状態を示している。内部電源電圧ＶＤＤＶＡが閾値電圧を超えると、ＣＭＯＳインバータＩＶ０は、ロウレベルＬの入力電圧を反転してハイレベルＨを出力する。ＣＭＯＳインバータＩＶ１は、ハイレベルＨの入力電圧を受けてロウレベルＬを出力する。そして、図７（Ｄ）に示すように、後段側のＣＭＯＳインバータＩＶ２−ＩＶ６の出力レベルが順に確定する。すなわち、検知信号ＬＶＬＸ、ＬＶＬＺは、ロウレベルＬおよびハイレベルＨに設定される。図５に示した検知回路ＤＥＴ３は、検知信号ＬＶＬＸ、ＬＶＬＺを受けて、出力ノードＮＯＵＴを論理１から論理０に変化する。そして、起動信号ＳＴＡＲＴは論理０に活性化される。

図８は、図５に示した検知部ＶＤＥＴ２を有する半導体集積回路ＳＥＭの動作の例を示している。電源オン信号ＰＯＮ１−ＰＯＮ４、起動信号ＳＴＡＲＴおよび内部電源電圧ＶＤＤＶＡの波形は、図４と同様である。上向きの矢印は、図５に示した偶数番号のＣＭＯＳインバータＩＶ０、ＩＶ２、ＩＶ４、ＩＶ６の出力がハイレベルに変化するタイミングを示している。下向きの矢印は、図５に示した奇数番号のＣＭＯＳインバータＩＶ１、ＩＶ４、ＩＶ５の出力がロウレベルに変化するタイミングを示している。

内部電源電圧ＶＤＤＶＡがｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの閾値電圧（絶対値）を超えたとき、図７（Ｃ）、（Ｄ）に示したように、ＣＭＯＳインバータＩＶ０−ＩＶ６の出力レベルは順に確定していく。なお、内部電源電圧ＶＤＤＶＡは、出力レベルが確定していく間も徐々に上昇する。このため、出力レベルが確定する間隔は、徐々に短くなっていく。

そして、ＣＭＯＳインバータＩＶ５、ＩＶ６から出力される検知信号ＬＶＬＸ、ＬＶＬＺのレベルが確定すると、起動信号ＳＴＡＲＴが論理０に活性化され、図２に示した電源スイッチＰＳＷ２がオンする（図８（ａ））。これ以降の動作は、図４と同様である。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、簡易なインバータチェーンにより、内部回路ＩＮＣの内部ノードが初期状態に設定されたことを確実かつ精度よく検出でき、内部回路ＩＮＣが動作を開始するまでの復帰時間を短縮できる。

図９は、別の実施形態における検知部ＶＤＥＴ３の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。検知部ＶＤＥＴ３を搭載する半導体集積回路ＳＥＭは、図２に示した検知部ＶＤＥＴ１の代わりに検知部ＶＤＥＴ３を有している。半導体集積回路ＳＥＭのその他の構成は、図２と同様である。

検知部ＶＤＥＴ３は、バッファ回路ＢＵＦ４、検知回路ＤＥＴ３およびバッファ回路ＢＵＦ３を有している。検知回路ＤＥＴ３およびバッファ回路ＢＵＦ３は、図５と同じである。検知回路ＤＥＴ３のｎＭＯＳトランジスタＮ２のゲートは、内部回路ＩＮＣの出力ノードＤからの信号を検知信号ＬＶＬＸとして直接受ける。バッファ回路ＢＵＦ４は、ＣＭＯＳインバータを有しており、内部回路ＩＮＣの出力ノードＤの論理レベルを反転し、検知信号ＬＶＬＺとして検知回路ＤＥＴ３に出力する。

内部回路ＩＮＣの出力ノードＤは、図６と同様に、論理ゲートの段数が最大の信号の伝達経路の最終ノードである。すなわち、検知部ＶＤＥＴ３のバッファ回路ＢＵＦ４は、内部回路ＩＮＣに形成される組み合わせ回路の最終段に接続される。この実施形態では、内部回路ＩＮＣの信号の伝達経路自体を利用して検知信号ＬＶＬＸ、ＬＶＬＺが生成される。このため、検知信号ＬＶＬＺがロウレベルに変化するまでに、内部回路ＩＮＣの全ての内部ノードを初期状態に確実に設定できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、内部回路ＩＮＣの信号の伝達経路を直接利用することにより、検知回路ＤＥＴ３の回路規模を小さくでき、半導体集積回路ＳＥＭのチップサイズを小さくできる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
内部電源電圧を受けて動作する内部回路と、
前記内部回路を動作させるための第１電源オン信号の活性化中に、外部電源線を前記内部電源電圧が供給される内部電源線に接続する第１電源スイッチと、
第２電源オン信号の活性化中に、前記外部電源線を前記内部電源線に接続する第２電源スイッチと、
前記第１電源スイッチのオンにより上昇する前記内部電源電圧を受けて動作する回路を含み、前記内部電源電圧が第１電圧を超えることにより、前記内部回路の内部ノードが初期状態に設定されたことを検出したときに前記第２電源オン信号を活性化する検知部と
を備えていることを特徴とする半導体集積回路。
（付記２）
前記第１電圧は、前記内部回路に形成されるトランジスタの閾値電圧（絶対値）であること
を特徴とする付記１記載の半導体集積回路。
（付記３）
前記検知部は、
ソースが内部電源線に接続され、ドレインが第１ノードに接続され、ゲートが接地線に接続されるｐＭＯＳトランジスタを含み、前記内部電源電圧が前記ｐＭＯＳトランジスタの閾値電圧の絶対値を超えたときに、前記第１ノードを前記内部電源線に接続する第１検知回路と、
ソースが前記接地線に接続され、ゲートが前記第１ノードに接続され、ドレインが第２ノードに接続されるｎＭＯＳトランジスタを含み、前記第１ノードの電圧が前記ｎＭＯＳトランジスタの閾値電圧を超えたときに前記第２ノードを前記接地線に接続する第２検知回路と、
入力が前記第２ノードに接続され、前記第２ノードが高レベルから低レベルに変化したときに前記第２電源オン信号を活性化するバッファ回路と
を備えていることを特徴とする付記２記載の半導体集積回路。
（付記４）
前記第１ノードと前記接地線の間に接続される容量を備え、
前記第１検知回路は、前記第１ノードと接地線の間に接続される第１抵抗を含み、
前記第２検知回路は、前記外部電源線と前記第２ノードの間に接続される抵抗を含むこと
を特徴とする付記３記載の半導体集積回路。
（付記５）
前記検知部は、前記内部電源電圧を受けて動作し、初段の回路の入力で固定電圧を受け、前記内部電源電圧の上昇により内部ノードの論理レベルが初期状態に確定したときに検知信号を活性化するダミー組み合わせ回路を備え、
前記検知部は、前記検知信号の活性化に応答して、前記第２電源オン信号を活性化すること
を特徴とする付記１記載の半導体集積回路。
（付記６）
前記ダミー組み合わせ回路は、前記内部回路のトランジスタの閾値電圧を同じ閾値電圧を有するトランジスタを含むインバータチェーンを備えていること
を特徴とする付記５記載の半導体集積回路。
（付記７）
前記インバータチェーンの段数は、前記内部回路に形成される複数の信号の伝達経路にそれぞれ含まれる論理ゲート群の段数の平均値以上、最大値以下であること
を特徴とする付記６記載の半導体集積回路。
（付記８）
前記検知部は、前記内部回路に形成される組み合わせ回路の最終段に接続され、前記内部電源電圧の上昇により前記組み合わせ回路の内部ノードの論理レベルが初期状態に確定したときに検知信号を活性化するバッファ回路を備え、
前記検知部は、前記検知信号の活性化に応答して、前記第２電源オン信号を活性化すること
を特徴とする付記１記載の半導体集積回路。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４‥バッファ回路；ＤＭＹ‥ダミー組み合わせ回路；ＤＥＴ１、ＤＥＴ２、ＤＥＴ３‥検知回路；ＩＮＣ‥内部回路；ＩＶ０、ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５、ＩＶ６、ＩＶａ、ＩＶｂ‥ＣＭＯＳインバータ；ＰＭＵ‥電源管理部；ＰＯＮ１、ＰＯＮ２、ＰＯＮ３、ＰＯＮ４‥電源オン信号；ＰＳＷ１、ＰＳＷ２、ＰＳＷ３、ＰＳＷ４‥電源スイッチ；ＳＥＭ‥半導体集積回路；ＳＴＡＲＴ‥起動信号；ＶＤＤ‥外部電源線；ＶＤＤＶＡ‥内部電源線；ＶＤＥＴ、ＶＤＥＴ１、ＶＤＥＴ２、ＶＤＥＴ３‥検知部

Claims

内部電源電圧を受けて動作する内部回路と、
前記内部回路を動作させるための第１電源オン信号の活性化中に、外部電源線を前記内部電源電圧が供給される内部電源線に接続する第１電源スイッチと、
第２電源オン信号の活性化中に、前記外部電源線を前記内部電源線に接続する第２電源スイッチと、
前記第１電源スイッチのオンにより上昇する前記内部電源電圧を受けて動作する回路を含み、前記内部電源電圧が第１電圧を超えることにより、前記内部回路の内部ノードが初期状態に設定されたことを検出したときに前記第２電源オン信号を活性化する検知部と
を備え、
前記検知部は、前記内部電源電圧を受けて動作し、初段の回路の入力で固定電圧を受け、前記内部電源電圧の上昇により内部ノードの論理レベルが初期状態に確定したときに検知信号を活性化するダミー組み合わせ回路を備え、
前記検知部は、前記検知信号の活性化に応答して、前記第２電源オン信号を活性化すること
を特徴とする半導体集積回路。
内部電源電圧を受けて動作する内部回路と、
前記内部回路を動作させるための第１電源オン信号の活性化中に、外部電源線を前記内部電源電圧が供給される内部電源線に接続する第１電源スイッチと、
第２電源オン信号の活性化中に、前記外部電源線を前記内部電源線に接続する第２電源スイッチと、
前記第１電源スイッチのオンにより上昇する前記内部電源電圧を受けて動作する回路を含み、前記内部電源電圧が第１電圧を超えることにより、前記内部回路の内部ノードが初期状態に設定されたことを検出したときに前記第２電源オン信号を活性化する検知部と
を備え、
前記検知部は、前記内部回路に形成される組み合わせ回路の最終段に接続され、前記内部電源電圧の上昇により前記組み合わせ回路の内部ノードの論理レベルが初期状態に確定したときに検知信号を活性化するバッファ回路を備え、
前記検知部は、前記検知信号の活性化に応答して、前記第２電源オン信号を活性化すること
を特徴とする半導体集積回路。
前記第１電圧は、前記内部回路に形成されるトランジスタの閾値電圧（絶対値）であること
を特徴とする請求項１または請求項２記載の半導体集積回路。