JP2010147835A - パワーオンリセット回路 - Google Patents

Abstract

【課題】電源電圧の立ち上がり速度が速くても所定時間以上経過してからリセット解除を示すリセット信号を出力することができるパワーオンリセット回路を提供する。
【解決手段】接地点にソース端子が接続され、電位検出ノード（Ｎ１）にゲート端子が接続された第１のトランジスタ（Ｍ５）と、電位検出ノードと接地点との間に接続された遅延用の容量素子（Ｃ１）と、電位検出ノードと接地点との間に接続された第１のインピーダンス回路（Ｒ２，Ｒ３）と、電位検出ノードと電源電圧端子との間に直列に接続された抵抗素子および電流制限手段（Ｍ３）からなる第２のインピーダンス回路と、前記第１のトランジスタのドレイン端子と電源電圧端子との間に接続された負荷素子（Ｍ４）と、第１のトランジスタのドレイン端子と負荷素子との接続ノードに入力端子が接続され当該ノードの電位を判定する電位判定手段（ＩＮＶ１）とを備えるようにした。
【選択図】図１

Description

本発明は、半導体集積回路に内蔵されるパワーオンリセット回路に関し、特に電源電圧の立ち上がり速度依存性の低いパワーオンリセット回路に関する。

半導体集積回路には、電源投入直後の回路の誤動作を防止するため、電源電圧の立ち上がりを検出してリセット解除タイミングを与えるとともに、電源電圧が低下した場合には内部状態を初期化するための信号を出力するパワーオンリセット回路が設けられることがある。パワーオンリセット回路は、電源電圧が立ち上がってから所定時間以上経過してから立ち下がる必要がある。

このようなパワーオンリセット回路として、例えば図４に示すような回路がある。この回路は、電源電圧ＶＤＤがＭＯＳＦＥＴ（電界効果トランジスタ；以下、ＭＯＳトランジスタと称する）のしきい値電圧以上になると、ＭＯＳトランジスタＭ２がオンしてコンデンサＣ１を充電することで検出ノードＮ１の電位が徐々に高くなり、後段のインバータＩＮＶの論理しきい値を越えた時点でロウレベルに変化するもので、コンデンサによるノードＮ１の電位の上昇を遅らせるようにされている。Ｍ１は電源電圧が低下したときにオンしてコンデンサＣ１の電荷を引き抜いてノードＮ１の電位を下げる放電用のトランジスタである。
特開平１１−３２４３１号公報

図４のパワーオンリセット回路は、電源電圧が遮断してリセット信号を立ち上げるべき際に、電源電圧の遮断が一時的なものであると、コンデンサＣ１に残留電圧が残ってリセット信号が立ち上がらない場合があるという不具合がある。そこで、本出願人は、図５に示すように、電源電圧ＶＤＤに比例した電圧を生成する抵抗Ｒ１，Ｒ２と、該比例電圧をゲート端子に受けるＭＯＳトランジスタＭ２と、該トランジスタの電流を電圧に変換する抵抗Ｒ３と、Ｒ３とＭ２の接続ノードの電位を判定するインバータＩＮＶ１，ＩＮＶ２と、放電用のＭＯＳトランジスタＭ１とからなるパワーオンリセット回路を検討した。

このパワーオンリセット回路は、電源電圧ＶＤＤに比例した電圧を生成する抵抗Ｒ１，Ｒ２により分圧された電圧がＭＯＳトランジスタＭ２のしきい値電圧を越えると、Ｍ２がオンして出力であるリセット信号がロウレベルに変化するというものである。この回路は、電源電圧の遮断が一時的なものであったとしても、所定の電圧以下になるとＭＯＳトランジスタＭ１がオンすることでリセット信号を立ち上げることができる。

しかしながら、このパワーオンリセット回路は、電源電圧の立ち上がり速度依存性が高いため、電源電圧の立ち上がりが速いと充分な時間を経過する前に出力であるリセット信号がロウレベルに変化してしまうおそれがある。また、分圧用の抵抗Ｒ１，Ｒ２に常時電流が流れるため回路の消費電流が多くなってしまうと一方、この抵抗Ｒ１，Ｒ２に流れる電流を減らすために抵抗値を大きくとると素子サイズが大きくなってしまうという課題がある。なお、パワーオンリセット回路に関する発明としては、例えば特許文献１に記載されているものがある。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、電源電圧の立ち上がり速度が速くても所定時間以上経過してからリセット解除を示すリセット信号を出力することができるパワーオンリセット回路を提供することにある。

この発明の他の目的は、電源電圧が一時的に所定の電圧以下に下がった場合にも、それを検出してリセット信号を立ち上げることができるパワーオンリセット回路を提供することにある。

上記目的を達成するため、この発明のパワーオンリセット回路は、接地点にソース端子が接続され、電位検出ノードにゲート端子が接続された第１のトランジスタと、前記電位検出ノードと接地点との間に接続された遅延用の容量素子と、前記電位検出ノードと接地点との間に接続された第１のインピーダンス回路と、前記電位検出ノードと電源電圧端子との間に直列に接続された抵抗素子および電流制限手段からなる第２のインピーダンス回路と、前記第１のトランジスタのドレイン端子と電源電圧端子との間に接続された負荷素子と、前記第１のトランジスタのドレイン端子と前記負荷素子との接続ノードに入力端子が接続され当該接続ノードの電位を判定する電位判定手段とを備えるようにしたものである。

上記した手段によれば、電位検出ノードには、遅延用の容量素子が接続されているため、電源電圧の立ち上がり速度が速くても所定時間以上経過してからリセット解除を示すリセット信号を出力することができる。また、電流制限手段を設けているため抵抗のみからなる分圧回路を使用する場合に比べて消費電流を低減することができる。

ここで、望ましくは、前記電流制限手段は電源電圧端子にソース端子が接続されゲート端子とドレイン端子が結合されたダイオード接続の第２のトランジスタであり、前記負荷素子は前記第１のトランジスタのドレイン端子にドレイン端子が接続され電源電圧端子にソース端子が接続された第３のトランジスタであり、該第３のトランジスタと前記第２のトランジスタとは互いのゲート端子が結合されてカレントミラー回路を構成するようにする。これにより、電源電圧の変動に対して第１のトランジスタに流れる電流を安定させ、電位判定手段の判定レベルを安定化させることができる。

また、望ましくは、前記第１のインピーダンス回路は直列形態の複数の抵抗素子からなり、前記複数の抵抗素子のいずれかの接続ノードと接地点との間に、ゲート端子が出力端子に接続されたヒステリシス用のトランジスタを接続する。これにより、電源電圧が所定電位以上に上昇して一旦リセットが解除されると、電位判定手段の相対的な判定レベルが変化（低下）し、電位検出ノードに負のノイズが飛び込んだり電源電圧が変動したりしても出力が反転して不安定になるのを回避することができる。

さらに、望ましくは、前記電位検出ノードと接地点との間には、ゲート端子が電源電圧端子に接続された放電用のトランジスタを設ける。これにより、電源電圧が所定の電圧以下になると放電用のトランジスタがオンして容量素子の電荷を引き抜いて電位検出ノードの電位を下げて出力が反転するため、電源電圧が一時的に所定の電圧以下に下がった場合にも、それを検出してリセット信号を立ち上げることができるようになる。

さらに、望ましくは、前記電位判定手段を、入力が論理しきい値よりも高いか低いかで出力が反転するインバータにより構成する。これにより、比較的簡単な回路で電位判定手段を実現することができる。

本発明によると、電源電圧の立ち上がり速度が速くても所定時間以上経過してからリセット解除を示すリセット信号を出力することができるパワーオンリセット回路を実現できる。また、電源電圧が一時的に所定の電圧以下に下がった場合にも、それを検出してリセット信号を立ち上げることができるパワーオンリセット回路を実現できるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明を適用したパワーオンリセット回路の一実施形態の概略構成を示す。

図１に示されているように、この実施形態のパワーオンリセット回路は、電源電圧ＶＤＤ（例えば３Ｖ）が印加される電源電圧端子Ｐ１と、接地電位ＶＳＳ（例えば０Ｖ）が印加される接地端子Ｐ２との間に直列形態に接続されたＭＯＳトランジスタＭ３および抵抗Ｒ１，Ｒ２，Ｒ３からなる分圧回路を備える。また、上記抵抗Ｒ１とＲ２の接続ノード（電位検出ノード）Ｎ１と接地端子Ｐ２との間に接続された遅延用コンデンサＣ１と、電位検出ノードＮ１と接地端子Ｐ２にソース端子とドレイン端子が接続され、ゲート端子が電源電圧端子Ｐ１に接続された放電用のＭＯＳトランジスタＭ１と、抵抗Ｒ２とＲ３の接続ノードＮ２と接地端子Ｐ２にドレイン端子とソース端子が接続され、ゲート端子が出力端子ＯＵＴに接続されたヒステリシス用のＭＯＳトランジスタＭ２とを備える。

さらに、本実施形態のパワーオンリセット回路は、ＭＯＳトランジスタＭ３とＭ４とからなるカレントミラー回路と、電源電圧端子Ｐ１と接地端子Ｐ２との間にＭ４と直列に接続されゲート端子が電位検出ノードＮ１に接続されたＭＯＳトランジスタＭ５と、Ｍ４とＭ５との接続ノードＮ３に入力端子が接続され入力が論理しきい値よりも高いか低いかで出力が反転するインバータＩＮＶ１および該インバータＩＮＶ１の出力を入力とするインバータＩＮＶ２とを備えている。

上記ＭＯＳトランジスタＭ３とＭ４は互いのゲート端子同士が接続され、Ｍ３はゲート端子とドレイン端子とが結合されたいわゆるダイオード接続のＭＯＳトランジスタとされることで、Ｍ４にはＭ３とのＷ／Ｌ（ゲート幅／ゲート長）のサイズ比に応じてＭ３のドレイン電流に比例したドレイン電流が流れる。なお、上記インバータは、この実施形態ではＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳインバータにより構成されているが、ＰチャネルＭＯＳＦＥＴを抵抗で置き換えたインバータであってもよい。

この実施形態のパワーオンリセット回路は、図５の回路と同様に、基本的には、抵抗を含む２つのインピーダンス回路からなる分圧回路のインピーダンスＺ１，Ｚ２の比（抵抗比）で電源電圧ＶＤＤを分圧してＶＤＤに比例した電圧を接続ノードに生成し、その電圧がＭＯＳトランジスタ（Ｍ５）のしきい値電圧を越えたか否かで電源電圧ＶＤＤの立ち上がりを判定するものである。

ただし、図５の回路とは異なり抵抗と直列にカレントミラー回路を構成するＭＯＳトランジスタＭ３，Ｍ４を設けているため、抵抗Ｒ１〜Ｒ３の抵抗値をそれほど大きくすることなく分圧回路に常時流れる電流を抑制することができる。つまり、ＭＯＳトランジスタのオン抵抗を利用することで、抵抗素子を使用する場合よりも小さな面積で分圧回路に流れる電流を抑制することができるようにしている。

さらに、この実施形態では、ヒステリシス用のＭＯＳトランジスタＭ２を設けており、Ｍ２は電源電圧ＶＤＤが立ち上がってリセット回路の出力であるリセット信号ＲＥＳがロウレベルに変化するとオフ状態となり、電位検出ノードＮ１の電位を引き上げる。つまり、ＭＯＳトランジスタＭ５の相対的なしきい値を引き下げる働きをする。これにより、一旦リセット信号ＲＥＳがロウレベルに変化してリセットが解除されると、それ以降にて電源電圧ＶＤＤが一時的に低下したり電位検出ノードＮ１に負のノイズが飛び込んだりしたとしても、Ｍ５がオフしてインバータＩＮＶ２の出力が誤ってハイレベルに立ち上がらないようにすることができる。

次に、本実施形態のパワーオンリセット回路の電源電圧立ち上がり時の動作について説明する。図２は、電源電圧ＶＤＤの立ち上がりが比較的遅い場合のノードＮ１の電位Ｖ１の変化および出力であるリセット信号ＲＥＳの変化を、また図３は、電源電圧ＶＤＤの立ち上がりが比較的速い場合のノードＮ１の電位Ｖ１の変化および出力であるリセット信号ＲＥＳの変化を示す。なお、ここでは、電源電圧ＶＤＤは例えば３Ｖであるとする。

電源電圧ＶＤＤの立ち上がりが例えば１ｍ秒のように比較的遅い場合、図２に示すように、ノードＮ１の電位Ｖ１はＶＤＤの傾きよりも小さな傾きで徐々に上昇する。このとき、ＭＯＳトランジスタＭ５はまだオフであり、インバータＩＮＶ１の出力はロウレベル（ＶＳＳ）であるため、インバータＩＮＶ２の出力であるリセット信号ＲＥＳは電源電圧ＶＤＤの立ち上がりに応じて立ち上がる。

そして、ノードＮ１の電位Ｖ１がＭＯＳトランジスタＭ５のしきい値電圧Ｖｔｈ（約０．７Ｖ）に達すると、ノードＮ３の電位がロウレベルに変化してインバータＩＮＶ１，ＩＮＶ２の出力がそれぞれ反転してリセット信号ＲＥＳはロウレベル（ＶＳＳ）まで立ち下がる。この実施例では、電源電圧ＶＤＤが２．１Ｖ（ＶＤＤの７０％）を越えてからリセット信号ＲＥＳが立ち下がるまでの時間（ＲＥＳが２．１Ｖを越えている時間）が１０μ秒以上確保されるように、回路を構成する素子の定数が設定されている。

電源電圧ＶＤＤの立ち上がりが例えば０．５μ秒のように比較的速い場合、ノードＮ１にはコンデンサＣ１が接続されているため、図３に示すように、ＶＤＤが上がってもノードＮ１の電位Ｖ１は直ぐには追従できず、徐々に加速しながら上昇する。そして、ノードＮ１の電位Ｖ１がＭＯＳトランジスタＭ５のしきい値電圧Ｖｔｈ（約０．７Ｖ）に達すると、ノードＮ３の電位がロウレベルに変化してインバータＩＮＶ１，ＩＮＶ２の出力がそれぞれ反転してリセット信号ＲＥＳはロウレベル（ＶＳＳ）まで立ち下がる。この実施例では、電源電圧ＶＤＤが３Ｖ達してからリセット信号ＲＥＳが立ち下がるまでの時間（ＲＥＳが３Ｖを維持している時間）が１０μ秒以上確保されるように、回路を構成する素子の定数が設定されている。

また、この実施形態のパワーオンリセット回路は、動作中に電源電圧ＶＤＤが２．１Ｖを例えば１０μ秒以上の間下回るとＭＯＳトランジスタＭ５がオフして、ノードＮ３の電位が上昇しそれがインバータの論理しきい値よりも高くなると、インバータＩＮＶ１，ＩＮＶ２の出力がそれぞれ反転してリセット信号ＲＥＳはハイレベル（ＶＤＤ）まで立ち上がるように設定されている。さらに、電源電圧ＶＤＤが下がってノードＮ１の電位Ｖ１よりも０．７Ｖ以上低くなると放電用のＭＯＳトランジスタＭ１がオンすることで、コンデンサＣの電荷が引き抜かれてノードＮ１の電位Ｖ１が速やかに接地電位ＶＳＳに立ち下がる。

以上、本発明の一実施形態について説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、ヒステリシス用ＭＯＳトランジスタＭ２を設けたものを示したが、このトランジスタＭ２は省略するようにしても良い。また、トランジスタＭ３，Ｍ４をカレントミラー回路として動作させる代わりに、ゲート端子に所定の定電圧を印加して定電流源として動作させるように構成することも可能である。あるいは、トランジスタＭ３は定電流源とする一方、Ｍ４はトランジスタの代わりに抵抗素子で置き換えるようにしても良い。

さらに、前記実施形態では、電位判定手段としてインバータを使用しいるが、差動増幅回路のような電圧比較回路で所定の参照電圧と比較するものであっても良い。

本発明者は、本発明をディジタル出力の温度センサ用ＩＣに適用することを想定したが、それに限定されるものではなく、内部状態を初期化したい回路を有する半導体集積回路および一般的な半導体集積回路に広く利用することができる。

本発明に係るパワーオンリセット回路の一実施形態を示す回路構成図である。 電源電圧ＶＤＤの立ち上がりが比較的遅い場合の電位検出ノードの電位の変化および出力であるリセット信号の変化を示すタイミングチャートである。 電源電圧ＶＤＤの立ち上がりが比較的速い場合の電位検出ノードの電位の変化および出力であるリセット信号の変化を示すタイミングチャートである。 従来のパワーオンリセット回路の一例を示す回路構成図である。 本発明に先立って検討したパワーオンリセット回路を示す回路構成図である。

符号の説明

Ｐ１ 電源電圧端子
Ｐ２ 接地端子
Ｎ１ 電位検出用ノード
Ｃ１ 遅延用コンデンサ
Ｍ１ 放電用トランジスタ
Ｍ２ ヒステリシス用トランジスタ
Ｍ３ 電流制限手段（ダイオード接続のトランジスタ）
Ｍ４ 負荷素子（Ｍ３とカレントミラー接続されたトランジスタ）
Ｍ５ 電位検出用トランジスタ
ＩＮＶ１ 電位判定手段（ＣＭＯＳインバータ）

Claims (5)

1. 接地点にソース端子が接続され、電位検出ノードにゲート端子が接続された第１のトランジスタと、前記電位検出ノードと接地点との間に接続された遅延用の容量素子と、前記電位検出ノードと接地点との間に接続された第１のインピーダンス回路と、前記電位検出ノードと電源電圧端子との間に直列に接続された抵抗素子および電流制限手段からなる第２のインピーダンス回路と、前記第１のトランジスタのドレイン端子と電源電圧端子との間に接続された負荷素子と、前記第１のトランジスタのドレイン端子と前記負荷素子との接続ノードに入力端子が接続され当該接続ノードの電位を判定する電位判定手段とを備えたことを特徴とするパワーオンリセット回路。
2. 前記電流制限手段は電源電圧端子にソース端子が接続されゲート端子とドレイン端子が結合されたダイオード接続の第２のトランジスタであり、前記負荷素子は前記第１のトランジスタのドレイン端子にドレイン端子が接続され電源電圧端子にソース端子が接続された第３のトランジスタであり、該第３のトランジスタと前記第２のトランジスタとは互いのゲート端子が結合されてカレントミラー回路を構成していることを特徴とする請求項１に記載のパワーオンリセット回路。
3. 前記第１のインピーダンス回路は直列形態の複数の抵抗素子からなり、前記複数の抵抗素子のいずれかの接続ノードと接地点との間に、ゲート端子が出力端子に接続されたヒステリシス用のトランジスタが接続されていることを特徴とする請求項１または２に記載のパワーオンリセット回路。
4. 前記電位検出ノードと接地点との間には、ゲート端子が電源電圧端子に接続された放電用のトランジスタが設けられていることを特徴とする請求項１〜３のいずれかに記載のパワーオンリセット回路。
5. 前記電位判定手段は、入力が論理しきい値よりも高いか低いかで出力が反転するインバータであることを特徴とする請求項１〜４のいずれかに記載のパワーオンリセット回路。

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