JPH0690154A - 低スタチック消費のパワーオンリセット回路 - Google Patents

低スタチック消費のパワーオンリセット回路

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JPH0690154A
JPH0690154A JP5184491A JP18449193A JPH0690154A JP H0690154 A JPH0690154 A JP H0690154A JP 5184491 A JP5184491 A JP 5184491A JP 18449193 A JP18449193 A JP 18449193A JP H0690154 A JPH0690154 A JP H0690154A
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JP
Japan
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current
inverter
circuit
node
transistor
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JP5184491A
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English (en)
Inventor
Alberto Gola
アルベルト・ゴラ
Giona Fucili
ジョナ・フチリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SGS THOMSON MICROELECTRONICS
STMicroelectronics SRL
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SRL
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

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  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 パワーオンリセット回路の欠点は電流の浪費
であり、該回路は無視できない電流を流し続ける。本発
明は、既知の回路と比較してスタチックな浪費が少なく
かつノイズに対する卓越した不感性を有するパワーオン
リセットを提供することを目的とする。 【構成】 電流発振器の４個のトランジスタ（Ｍ５、Ｍ
６、Ｑ１、Ｑ２）の電流ミラー比に従って第１のインバ
ーター（Ｍ３、Ｍ４）のプルアップ素子に第１のバイア
ス電流を供給し、電圧センスラインにバイアスできる第
１の素子に第２のバイアス電流を供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低スタチック浪費で擬
似の刺激に特別に感応しないパワーオンリセット回路に
関する。
【０００２】
【従来技術及びその問題点】集積回路特にマイクロロジ
ック回路では、電気が供給されているときはいつも集積
回路の全ての機能的素子をある状態へリセットすること
を確保できる特定の回路をそこに集積する必要性がしば
しは生ずる。このリセットは、機能の悪化と全体の集積
回路デバイスのラッチングを起こすことのある集積回路
の望ましくなくかつ意図されないコンフィギュレーショ
ンの発生を防止するために、サプライ電圧をグラウンド
ポテンシャルから名目サプライ電圧レベルまで上昇させ
る手法とは無関係に起こらなければならない。
【０００３】このような回路はパワーオンリセット回路
と呼ばれ、頭字語ＰＯＲにより一般的に参照される。Ｐ
ＯＲ回路は上述の機能を行う。これらの回路は集積回路
のスイッチングオンの後に予備設定された特性のリセッ
トパルスを発生することができる。
【０００４】通常これらのＰＯＲ回路はサプライ電圧ノ
ード間に電力を浪費するスタチックな電流経路を有し、
これらのスタチックな電流経路は通常比較的高いインピ
ーダンスを有するが、多くの場合無視できないスタチッ
クな電力浪費が継続すると典型的にはスタチックな浪費
が零であるＣＭＯＳ集積回路デバイスの設計仕様とは噛
み合わなくなる。この問題は、パワーオンリセット回路
により生ずるスタチックな浪費が適切であると認められ
る数μＦの電解コンデンサー中に蓄えられる電気的チャ
ージによってのみ電力が与えられる非常に短時間で機能
するよう意図されている特殊なＣＭＯＳ回路デバイスの
場合に更に感じられる。次いでこれらのパワーオンリセ
ット回路は、もしこれらが内部又は外部トランジスタに
より偶発的にトリガされやすいと、それら自身が性能悪
化の原因となることがある。
【０００５】一般にパワーオンリセット回路は図１に示
すような構造を有し、該回路は２個のインバーターを含
み、第１のインバーターは相補トランジスタ対Ｍ５及び
Ｍ４により形成され、第２のインバーターはカスケード
接続されたブロックＩにより示されている。第２のイン
バーターＩの出力は回路の出力ノードと一致している。
サプライノードに実際に存在する電圧用の電圧モニター
ライン（電圧ドライバー）はサプライノードとグラウン
ド間に接続され、互いに直列接続された少なくとも２個
の直接バイアスされた接合を実質的に含んで成り、かつ
これは２個のダイオード型のトランジスタＭ１及びＭ２
及び抵抗Ｒ１により実現される。この電圧センスライン
の中間ノードＶｘはＭ４トランジスタのゲート電極を通
して第１のインバーターを駆動する。キャパシタンスＣ
１はグラウンドポテンシャルに向かうノードＶｘの容量
的カップリングを示す。Ｍ３トランジスタは２個のイン
バーター間の中間接続ノードＡに存在する電圧により駆
動され、電圧Ｖｘが第１のインバーターのトリガリング
スレッショルドに達するときに、つまりサプライノード
の電圧が名目電圧ＶＤＤに向かうその上昇の際に十分高
い安全レベルに達する際のＰＯＲ回路により生成するリ
セットシグナルの零への降下を決定する。実際にこの時
点で、Ａノードの電圧は低くなり、これによりＭ３トラ
ンジスタをスイッチングオフし、一方Ｍ１及びＭ２はＲ
１により通電が維持される。
【０００６】このような回路の欠点は電流の浪費であ
る。実際にサプライ電圧が名目作動レベルに達すると、
Ｒ１は、Ｒ１の値が300 ＫΩでサプライ電圧（ＶＤＤ）
が５Ｖであると、約6.6 μＡになる無視できない電流を
流し続ける。多くの場合にこのような電流のスタチック
な吸収は特殊な集積回路の仕様にはないことである。
【０００７】
【発明の目的】本発明の目的は低スタチック浪費で擬似
の刺激に特別に感応しないパワーオンリセット回路（Ｐ
ＯＲ）を提供することである。この目的及び関連する他
の利点が、既知の回路と比較してスタチックな浪費が少
なくかつノイズに対する卓越した不感性を有することを
特徴とする本発明の回路により得られる。
【０００８】基本的に、パワーオンリセット回路のスタ
チックな条件下の電流吸収を減少させるためにここで提
案される方法は、サプライ電圧が比較的低く維持される
まで、サプライ電圧モニターラインで機能的に利用され
るトランジスタ対を極度に小さい電流でバイアスするこ
とを含んで成る。これは前記トランジスタを「サブ−ス
レッショルド」動作として一般に参照される条件にする
目的と効果を有している。これは、トランジスタのスレ
ッショルド電流に近いゲート−ソース電圧用に起こる電
界効果（ＭＯＳ）トランジスタに固有の特殊な動作条件
である。これらのバイアス条件下では、ＭＯＳトランジ
スタは極度に小さい電流を流し、入力−出力伝達特性は
二次関数の代わりに指数関数的になる。このような動作
条件は、1977年６月のＩＥＥＥジャーナルの固体状態回
路ＳＣ−12巻のエリック・ビトッツ及びジャン・フェル
ラスによる「弱い反転動作に基づくＣＭＯＳアナログ集
積回路」に十分記載されている。本発明によると、この
ような目的が、比δＶｂｅ／Ｒにより定義される特性を
有する参照電流発振器を使用することにより実際に達成
され、この使用により第１のバイアス電流が電流−ミラ
ー比に従って回路の第１のインバーターのプルアップ素
子に伝達され、そして第２のバイアス電流がサプライノ
ードに機能的に接続された前記サプライ電圧モニターラ
インの第１の素子に伝達されて、電流をこのセンスライ
ンを通して流す。回路の２個のインバーター間のカスケ
ード接続された中間ノードは、バイアスされることがで
きかつサプライ電圧センスラインのグラウンドに機能的
に接続された第２の素子と電流発振器のコントロールタ
ーミナルを駆動し、これを通して発振器により伝達され
た電流が修正され、集積回路の動作の間にそれを減少さ
せる。
【０００９】本発明に従って形成されたＰＯＲ回路の異
なった態様及び関連する利点が添付図面を参照して行う
幾つかの実施例の引き続き行う説明を通して良好に例示
されるであろう。図１は既述した通り、従来技術のパワ
ーオンリセット回路の回路ダイアグラムである。図２
は、本発明に従って形成されたパワーオンリセット回路
を示す。図３は、パワーオンリセット回路の第１のイン
バーターのプルダウン素子がインバーターの取りが性能
のヒステリシスを導入するためにどのようにして形成さ
れるかを示している。
【００１０】図２を参照すると、本発明の回路の主要な
態様がδＶｂｅ／Ｒタイプの動作特性を有しかつ好まし
くは１対のトランジスタＱ１及びＱ２、及び１対のＭＯ
ＳトランジスタＭ５及びＭ６により形成された電流ミラ
ーの使用により形成される電流発振器を使用して示され
ている。図示の態様では、抵抗Ｒ３により電流シグナル
に変成されるトランジスタＱ１及びＱ２のエミッタ電圧
（Ｑ１のエミッタ縮退）間のアンバランスが、トランジ
スタＱ１及びＱ２を異なったサイズに、例えばＱ１トラ
ンジスタのサイズをＱ２トランジスタのサイズの２倍の
サイズにすることにより決定される。逆に電流ミラーを
形成する１対のＭＯＳトランジスタは図示の態様の内容
では、同じディメンジョン（「横縦比」80／８で示さ
れ、ここで第１の数は任意の単位のチャンネル幅を示
し、第２の数はチャンネルの長さを示している）を有す
ることができる。トランジスタＭ５及びＭ６により形成
される電流ミラーは同じ電流をトランジスタＱ１及びＱ
２を通して流す能力のみを有している。このタイプの電
流発振器は文献で広く知られ、Ｑ１及びＱ２を流れる電
流は、ＩQ1＝ＩQ2＝（ＶT lnＡ1 ／Ａ2 ）Ｒ３で与えら
れ、ここでＶT は所謂「熱的電圧」（300 °ＫでＶT ≒
26ｍＶ）であり、Ａ1 ／Ａ2 はＱ１とＱ２の間のエリア
比である。従ってこのような電流はＩQ1＝ＩQ2＝0.6 μ
Ａで与えられる値を有する。この電流は、図２で示され
た相対値で示されたような適切なディメンジョンを有す
るようにされた相補トランジスタ対Ｍ３及びＭ４により
形成された第１のインバーターのプルアップ素子をバイ
アスするために利用される。
【００１１】実際にＭ３トランジスタは、図２の例では
Ｍ５／Ｍ３＝80／８／20／８＝４で与えられる電流ミラ
ー比に従って電流発振器をミラーすることによりバイア
スされる。従ってＭ３のバイアス電流は0.6 μＡ／４＝
0.15μＡである。更に発振器の電流は、バイアスされる
ことができる電圧センスラインの素子へバイアス電流と
してトランジスタＱ３を通して伝達され、前記素子は図
示の通りのディメンジョンを有するＭＯＳトランジスタ
Ｍ１により表すことができる。実際にＭ１トランジスタ
はトランジスタＱ１及びＱ２を通して流れる同じ電流で
トランジスタＱ３を通してバイアスされることができ、
該トランジスタＱ３のベースは電流発振器のトランジス
タＱ１及びＱ２のベースに接続されている。
【００１２】このようにバイアス配置を確認した後に、
全回路の動作を次のように説明する。サプライノードの
電圧が上昇し始めると（つまりデバイスのスイッチオン
の後）、キャパシタンスＣ１で示されているグラウンド
ポテンシャルとの容量的カップリングのため、２個の制
限抵抗Ｒ１及びＲ２間のセンス又はバイアスラインの中
間駆動ノードＶｘはある時間だけ比較的低いレベルに維
持され、第１のインバーターのプルダウン素子Ｍ４のド
レーンに高い論理レベルを持続させることを許容する。
その結果出力（ＯＵＴ）は低く維持され、トランジスタ
Ｍ２及びＭ７が通電される。
【００１３】Ｍ２の通電は実際上抵抗Ｒ２の一方のター
ミナルをグラウンドポテンシャルと結び付け、Ｍ７の通
電は実際上抵抗Ｒ４のターミナルをグラウンドに接続す
る。これは、抵抗Ｒ４が実質的にグラウンドに接続され
ている限り（従って電流発振器の回路を通して電流のバ
イパス経路を構成する）、電流発振器の変化した動作条
件を決定する電流発振器の動作条件を意図的に修正す
る。これらの条件では、発振器は、Ｒ４を通してのグラ
ウンドへの抵抗のある接続の影響を受けることのない発
振器の通常の動作条件下（つまり回路のスタンバイの期
の間）で伝達される電流と比較して比較的大きい電流を
伝達する。これらの条件下でそしてサプライノードの電
圧が３Ｖのレベルに達するとすると、発振器により伝達
される電流は、（ＶＤＤ−ＶgsM5)/R4＝1.7 Ｖ／200 Ｋ
Ω＝8.5 μＡで与えられる。従って第１のインバーター
のプルアップトランジスタＭ３を通る電流は約２μＡに
等しい。
【００１４】回路のトリガリングはサプライノードの電
圧がＩM4＝ＩM3≒２μＡの値に達したときに起こる。回
路の動作を説明する式はＶgsM4＝ＶＤＤ−ＶgsM1Ｒ２／
（Ｒ２＋Ｒ１）及びＶgsM1＝ＶTp＋√（１／ＩM1 １／
Ｋｐ（Ｌ／Ｗ）M1を考慮すると次のように書くことがで
きる。 ＩM3＝ＩM4＝Ｋｎ（Ｗ／Ｌ）M4（ＷgsM4−ＶTHn ）2 ここでＫｎ及びＫｐは技術的な定数であり（つまりデバ
イスの特別な製造プロセスの特性）、Ｗ／Ｌは横縦比つ
まりチャンネル幅とチャンネル長さ間の比であり、Ｖ
THn,p はｎ−チャンネル（ｎ）又はｐ−チャンネル
（ｐ）のいずれかのスレッショルド値である。センス
（バイアス）ラインのトランジスタＭ１を通って流れる
電流は２個の制限抵抗Ｒ１及びＲ２の値に依存する。
【００１５】比較的複雑は式は、コンピューターの助け
を借りて再通常化のプロセスを通して解くことができ、
約3.6 Ｖのトリガ電圧に導かれる。このトリガ電圧がノ
ードＶｘにより到達されたときに回路がトリガする。出
力ＯＵＴが高くなると、Ｍ２及びＭ７がスイッチオフし
電流発振器がその特徴ある電流を発生するよう復帰し、
これによりＩM3＝0.15μＡにより与えられる電流を通電
する第１のインバーターのプルアップトランジスタＭ３
のバイアスを修正し、かつサプライ電圧モニターライン
のトランジスタＭ１も抵抗Ｒ４を通るグラウンド接続ラ
インにより強制されることなく機能を免れている電圧発
振器（Ｑ１、Ｑ２）のコントロールの下でＩM1＝0.6 μ
Ａにより与えられる電流を通電するよう復帰する。
【００１６】図２に示された回路の全消費は２μＡであ
り、これは次の寄与から計算される。ＩM5が0.6 μＡ、
ＩM6が0.6 μＡ、ＩM3が0.15μＡ、ＩM1が0.6 μＡ。電
力消費のこのような条件は集積回路の通常の動作の間に
設計範囲内でのサプライ電圧の変化でも変わらずに維持
される。サプライ電圧が降下すると（例えば集積回路の
スイッチオフの後）、サプライ電圧モニターラインのコ
ントロールノードの電圧がＭ４トランジスタのトリガ電
圧未満に降下するとつまりＶＤＤ−ＶgsM1＝ＶgsM4とな
ると、回路が再度トリガする。
【００１７】回路の比較的低い電流レベルのため、Ｖ
gsM1＝ＶTH,p及びＶgsM4＝ＶTH,nと仮定し、従ってＶＤ
Ｄ−ＶTH,p≒ＶTH,nと仮定することができる。回路のト
リガリングはＶＤＤ＝ＶTH,n＋ＶTH,p≒２Ｖのときに起
こる。
【００１８】通常の論理回路はＶＤＤ＝ＶTH,n＋ＶTH,p
のときにも機能することを考慮すると、サプライノード
の電圧値が集積回路が依然として正確に機能するレベル
に達するときに、本発明のパワーオンリセット回路の作
用が生ずるため、前述のことは極度に有利な動作特性で
ある。回路の特に好ましい態様によると、回路の第１の
インバーターのプルダウントランジスタＭ４は、３個の
ｎ−チャンネルＭＯＳトランジスタＭ４Ａ、Ｍ４Ｂ及び
Ｍ４Ｃにより形成される図３に示したもののような好適
な等価構造により都合良く置換することができる。回路
の第１のインバーターのトリガリスポンス中に小さいヒ
トテレシスを導入するため、この等価のプルダウン構造
の使用は特に好ましく、これにより本発明のＰＯＲ回路
のノイズに対する不感性の特性が増加する。
【図面の簡単な説明】
【図１】従来技術のパワーオンリセット回路の回路ダイ
アグラム。
【図２】本発明に従って形成されたパワーオンリセット
回路。
【図３】図３は、パワーオンリセット回路の第１のイン
バーターのプルダウン素子がインバーターのトリガ性能
のヒステリシスを導入するためにどのようにして形成さ
れるかを示す図。
【符号の説明】
Ｑ１、Ｑ２、Ｑ３・・・トランジスタ Ｍ３、Ｍ４・・
・相補トランジスタ Ｍ５、Ｍ６・・・トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ
４・・・抵抗 Ｉ・・・インバーター
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョナ・フチリ イタリア国 マジェンタ 20013 ヴィ ア・モンス・クレスピ 20

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第２のインバーターの出力が回路の出力
    を構成するカスケード接続された第１及び第２のインバ
    ーター、その中間ノードに該第１のインバーター用の駆
    動シグナルを提供できかつサプライノードとグラウンド
    間に接続されたサプライ電圧センスライン、及び前記２
    個のインバーター間の接続ノードに存在する第２のシグ
    ナルにより駆動されかつ前記駆動シグナルが前記第１の
    インバーターのトリガスレッショルドより小さいときに
    前記サプライ電圧センスラインを通して電流を流すこと
    のできる手段を含んで成り、回路に電力を供給した後に
    それが予備設定されたレベルに到達するまでサプライノ
    ードに存在する電圧に従うリセットシグナルを発生する
    ためのパワーオンリセット回路において、 コントロールターミナルを有し、かつ第１の動作条件
    と、発生する電流が該第１の条件で発生する電流より小
    さい第２の動作条件で電流を流すことができ、ある電流
    ミラー比に従って前記第１のインバーターのプルアップ
    素子に第１のバイアス電流を供給し、前記電圧センスラ
    インにバイアスできる第１の素子に第２のバイアス電流
    を供給し、前記センスラインを通して電流を流すために
    前記サプライノードに機能的に接続されている電流発振
    器を更に含んで成り、 前記２個のインバーター間の前記接続ノードが、前記電
    流発振器の前記コントロールターミナルに及び前記電圧
    センスラインにバイアスできグラウンドに機能的に接続
    されている第２の素子のコントロールターミナルに接続
    され、 前記第１のインバーターのトリガリングが、前記電圧セ
    ンスラインにバイアスされることのできる前記第２の素
    子のスイッチングオフ及び前記電流発振器により伝達さ
    れるバイアス電流の減少を決定することを特徴とするパ
    ワーオンリセット回路。
  2. 【請求項２】 前記電圧センスラインの前記中間ノード
    が、抵抗及びダイオード接続ｐ−ＭＯＳトランジスタを
    含んで成る直列接続によりサプライノードに接続され、
    かつ第２の抵抗及びｎ−ＭＯＳトランジスタを含んで成
    る直列接続によりグラウンドに接続され、かつ回路への
    動力供給後に前記トランジスタが該トランジスタのサブ
    スレッショルド動作条件を決定するためにスレッショル
    ド電圧に近いゲート−ソース電圧でバイアスする請求項
    １に記載の回路。
  3. 【請求項３】 前記電流発振器がδＶｂｅ／Ｒタイプの
    動作特性を有し、前記コントロールターミナルが、前記
    第１のインバーターのトリガリングが生ずるまで前記第
    １の動作条件中に前記電流発振器に電流発振を行わせる
    ために、グラウンドに向かうバイパス電流経路を設定す
    るｎ−ＭＯＳトランジスタのゲート電極により構成され
    ている請求項２に記載の回路。
  4. 【請求項４】 前記第１のインバーターがｎ−ＭＯＳト
    ランジスタで形成されたプルダウン素子を有している請
    求項１に記載の回路。
  5. 【請求項５】 前記第１のインバーターが、ｎ−ＭＯＳ
    トランジスタと機能的に等価なネットワークから形成さ
    れインバーターのトリガ特性中にヒステリシスを導入で
    きるプルダウン素子を有している請求項１に記載の回
    路。
JP5184491A 1992-06-26 1993-06-28 低スタチック消費のパワーオンリセット回路 Pending JPH0690154A (ja)

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Application Number Priority Date Filing Date Title
IT92830336.1 1992-06-26
EP92830336A EP0575687B1 (en) 1992-06-26 1992-06-26 Power-on reset circuit having a low static consumption

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JPH0690154A true JPH0690154A (ja) 1994-03-29

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DE (1) DE69217209T2 (ja)

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