JPH08321758A - 半導体装置のパワーアップリセット信号発生回路 - Google Patents

半導体装置のパワーアップリセット信号発生回路

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JPH08321758A
JPH08321758A JP8121452A JP12145296A JPH08321758A JP H08321758 A JPH08321758 A JP H08321758A JP 8121452 A JP8121452 A JP 8121452A JP 12145296 A JP12145296 A JP 12145296A JP H08321758 A JPH08321758 A JP H08321758A
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Abstract

(57)【要約】 【課題】 バックバイアス電圧を使う半導体装置におい
ても正確なパワーアップリセット信号を発生し得るパワ
ーアップリセット信号発生回路を提供する。 【解決手段】 リセット信号を出力する出力ノードｎ１
２に対し、バックバイアス電圧ＶｂｂによりＯＮするＰ
ＭＯＳトランジスタ５を設ける。そしてＮＭＯＳトラン
ジスタ４ｂはチャネル長を長いものとする。トランジス
タ４ｂのチャネル長を長くするとＶｄｄが十分なレベル
になっても正確なリセット信号が発生されず、リセット
状態が維持されてしまう可能性があるが、Ｖｄｄが十分
なレベルになってＶｂｂが発生され始めるとトランジス
タ５がＯＮしてプルダウンが行われるので、問題ない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の電源
供給開始時にリセット信号を発生するためのパワーアッ
プリセット信号発生回路に関する。
【０００２】
【従来の技術】通常、半導体装置は、外部の電源供給装
置からランプ波形(ramp wave) の電源電圧Ｖｄｄが供給
される場合、この電源電圧ＶｄｄのレベルがＮＭＯＳト
ランジスタのしきい値電圧ＶｔｎとＰＭＯＳトランジス
タのしきい値電圧Ｖｔｐを加えた電圧レベル以上になる
とき動作する。従って、電源電圧Ｖｄｄの印加開始時に
おける半導体装置内の各素子誤動作を防止するために、
リセット信号を発生するパワーアップリセット信号発生
回路を内蔵するのが一般的である。このパワーアップリ
セット信号発生回路は、“Ｖｔｎ＋Ｖｔｐ”の電圧レベ
ル以下でも動作可能とされて正確なリセットパルスを発
生できるようにしてある必要がある。
【０００３】このようなパワーアップリセット信号発生
回路の先行技術としては、“AndrewM.Love ”による１
９９１年７月９日付米国特許５，０３０，８４５号に記
載のようなものがある。図１に、従来のパワーアップリ
セット信号発生回路の構成を示してある。即ち、１０，
１１，１４ａ，１５はＰＭＯＳトランジスタ、１２，１
６はＮＭＯＳトランジスタ、１３はＮＭＯＳキャパシ
タ、１４ｂはＰＭＯＳキャパシタであり、このパワーア
ップリセット信号発生回路は、パワーアップ時の電圧印
加状態を検出して論理“ハイ”レベルのリセットパルス
を発生する。
【０００４】
【発明が解決しようとする課題】図１に示すようなパワ
ーアップリセット信号発生回路は、より高集積化された
半導体装置には不向きである。何故なら、例えば高集積
のＤＲＡＭではリフレッシュ特性及びＮＭＯＳトランジ
スタのしきい値電圧の安定化を図るためバックバイアス
電圧発生器を内蔵しているからである。このバックバイ
アス電圧発生器は、約−１Ｖ〜−２Ｖのバックバイアス
電圧Ｖｂｂを発生してＮＭＯＳトランジスタのバルクへ
印加する回路であり、他の回路同様に、供給される電源
電圧Ｖｄｄのレベルが“Ｖｔｎ＋Ｖｔｐ”を越えるとき
に動作する。このため、ＮＭＯＳトランジスタのバック
バイアス電圧Ｖｂｂ発生前の電源電圧Ｖｄｄが“Ｖｄｄ
＜Ｖｔｎ＋Ｖｔｐ”のレベルにあるときには、パワーア
ップリセット信号発生回路が誤動作し得る。
【０００５】即ち、高集積ためにＮＭＯＳトランジスタ
のしきい値電圧Ｖｔｎを低める際にはＮＭＯＳトランジ
スタのバルクにバックバイアス電圧Ｖｂｂを提供して安
定化させるものであるが、このための結果として、バッ
クバイアス電圧Ｖｂｂ発生前のＶｄｄ＜Ｖｔｎ＋Ｖｔｐ
のレベルに電源電圧Ｖｄｄがあるときに、しきい値電圧
Ｖｔｎは、バックバイアス電圧Ｖｂｂ発生後におけるし
きい値電圧Ｖｔｎよりも低くなる現象が生じる。このラ
ンプ波形の電源電圧Ｖｄｄが供給される電源立上げ時に
おいて、電源電圧ＶｄｄがＰＭＯＳトランジスタ１０，
１１のしきい値電圧Ｖｔｐの和よりも高くなると、内部
ノードＮ１の電圧Ｖｎ１は、電源電圧ＶｄｄからＰＭＯ
Ｓトランジスタ１０，１１の各しきい値電圧Ｖｔｐ10，
Ｖｔｐ11の和をひいた電圧Ｖｄｄ−Ｖｔｐ11−Ｖｔｐ10
になる。この内部ノードＮ１にゲートが接続されたＮＭ
ＯＳトランジスタ１６は、バックバイアス電圧Ｖｂｂ発
生前でしきい値電圧Ｖｔｈが低い状態にあるので、この
ときの内部ノードＮ１の電圧Ｖｎ１によりオンになる可
能性がある。つまり、出力ＯＵＴ＝リセット信号が論理
“ロウ”レベルに維持され、パワーアップ時に論理“ハ
イ”レベルのリセットパルスが発生されない事態が生じ
得る。
【０００６】この事態を防ぐためには、ＮＭＯＳトラン
ジスタ１６のチャネル長を通常使用するＮＭＯＳトラン
ジスタの場合より長くすれば解決可能であるが、これは
一方で、電源電圧Ｖｄｄが十分に立上がってもリセット
信号が続いて論理“ハイ”に維持される可能性を生むこ
とになり、半導体装置内の回路がいつまでもリセット状
態で動作開始しないという不具合をもつ。即ち、ＮＭＯ
Ｓトランジスタ１６のチャネル長制御だけに頼ったので
は、工程条件に敏感であること等から、リセット信号を
正確に発生させることは難しい。
【０００７】以上のような解決課題に鑑みて本発明で
は、高集積化のために半導体装置内のＮＭＯＳトランジ
スタのしきい値電圧が低くなる場合でも正確なリセット
信号を発生できるように改善したパワーアップリセット
信号発生回路を提供する。更に言えば、バックバイアス
電圧発生器を有するような高集積の半導体装置におい
て、パワーアップ初期の電源印加状態を検出して正確な
リセット信号を発生し得るパワーアップリセット信号発
生回路を提供する。即ち、ＮＭＯＳトランジスタのバル
クにバックバイアス電圧が印加されない低電源電圧領域
でＮＭＯＳトランジスタのしきい値電圧Ｖｔｎが低くな
る場合でも正確なパワーアップリセット信号を発生する
ことの可能なパワーアップリセット信号発生回路を提供
する。また、製造工程の条件変化等によるＮＭＯＳトラ
ンジスタのしきい値電圧Ｖｔｎの変化に鈍感なパワーア
ップリセット信号発生回路を提供する。
【０００８】
【課題を解決するための手段】この目的のために本発明
によれば、バックバイアス電圧を発生するバックバイア
ス電圧発生器をもつ半導体装置のパワーアップリセット
信号発生回路において、電源電圧と基準電圧との間に設
けられ、電源電圧の上昇に応じてパワーアップ制御信号
を提供するプルアップ手段と、このパワーアップ制御信
号に応じて導通し、電源電圧からリセット信号を出力す
る第１ＭＯＳトランジスタと、このリセット信号を出力
する出力端に接続され、バックバイアス電圧に従ってリ
セット信号の出力を抑止するリセット信号出力制御手段
と、を備えることを特徴としている。プルアップ手段
は、電源電圧から基準電圧へ、ダイオード接続の第２Ｍ
ＯＳトランジスタと抵抗とを直列接続したもとすること
ができる。また、リセット信号出力制御手段は、リセッ
ト信号を出力する出力端に接続され、バックバイアス電
圧をゲートに受けて動作し前記出力端をプルダウンする
第３ＭＯＳトランジスタを備えた構成とすることができ
る。この場合、第３ＭＯＳトランジスタに並列接続さ
れ、プルアップ手段によるパワーアップ制御信号をゲー
トに受けて動作する第４ＭＯＳトランジスタを更に含め
ることができ、また第３ＭＯＳトランジスタ及び第４Ｍ
ＯＳトランジスタと基準電圧との間に設けられ、プルア
ップ手段によるパワーアップ制御信号をゲートに受けて
動作する第５ＭＯＳトランジスタを更に含めることがで
きる。
【０００９】或いは、本発明によれば、バックバイアス
電圧を利用する半導体装置のパワーアップリセット信号
発生回路において、リセット信号出力端に、電源電圧の
上昇に応じて導通するチャネル長の長いＮＭＯＳトラン
ジスタと、バックバイアス電圧に応じて導通するＰＭＯ
Ｓトランジスタと、を並列に設けてプルダウンすること
を特徴とする。
【００１０】
【発明の実施の形態】以下、図２及び図３を参照して実
施形態を詳細に説明する。図２の回路図に示すように、
本例のパワーアップリセット信号発生回路では、電源電
圧Ｖｄｄ端と基準電圧Ｖｓｓ端との間に、電源電圧Ｖｄ
ｄの上昇に比例して上昇するプルアップ制御信号を発生
するプルアップ手段が接続されている。このプルアップ
手段は、電源電圧Ｖｄｄをソースに受ける第１チャネル
形としてのＰＭＯＳトランジスタ１と、このＰＭＯＳト
ランジスタ１のドレインから接地へ接続した抵抗２と、
を備えている。ＰＭＯＳトランジスタ１のゲート及びド
レインは内部ノードｎ１１に接続されており、抵抗２
は、内部ノードｎ１１から基準電圧Ｖｓｓへつながれて
いる。
【００１１】この回路で、電源電圧Ｖｄｄが図３に示す
ようにランプ波形で増加する場合、ＰＭＯＳトランジス
タ１のソース−ドレイン間電流Ｉｐ１により内部ノード
ｎ１１の電圧が設定される。つまり、内部ノードｎ１１
の電圧をＶｎ１１とすれば、次の式で表すことができ
る。尚、式中“Ｒ”は、抵抗２の抵抗値である。
【数１】Ｖｎ１１＝Ｉｐ１×Ｒ
【００１２】このとき、待機時の消費電流を抑制するた
めには、通常使用されるＰＭＯＳトランジスタのチャネ
ル長よりもＰＭＯＳトランジスタ１のチャネルを約１０
倍以上長くし、抵抗２は数百ｋΩ以上のものを使用する
とよい。尚、プルアップ手段としてしはこの他の形態も
可能である。
【００１３】プルアップ手段のＰＭＯＳトランジスタ１
及び抵抗２により、数式１で表される内部ノードｎ１１
の電圧Ｖｎ１１、即ちプルアップ制御信号がＰＭＯＳト
ランジスタ３のゲートに印加される。このＰＭＯＳトラ
ンジスタ３はソースに電源電圧Ｖｄｄを受け、ドレイン
が出力ノードｎ１２に接続される。
【００１４】リセット信号出力端となる出力ノードｎ１
２には更に、第２チャネル形のＮＭＯＳトランジスタ４
ｂ，４ａとＰＭＯＳトランジスタ５とから構成されたリ
セット信号出力制御手段におけるＮＭＯＳトランジスタ
４ｂのドレインが接続される。ＮＭＯＳトランジスタ４
ｂのソースには基準電圧ＶｓｓへソースをつないだＮＭ
ＯＳトランジスタ４ａのドレインが接続されており、こ
れらＮＭＯＳトランジスタ４ａ，４ｂの各ゲートは、プ
ルアップ手段の内部ノードｎ１１に接続される。また、
リセット信号出力制御手段のＰＭＯＳトランジスタ５
は、そのソースがＮＭＯＳトランジスタ４ｂのドレイン
に、そのドレインがＮＭＯＳトランジスタ４ｂのソース
にそれぞれ接続されており、即ち、出力ノードｎ１２と
ＮＭＯＳトランジスタ４ａとの間にＮＭＯＳトランジス
タ４ｂとＰＭＯＳトランジスタ５とが並列に入れられて
いる。ＰＭＯＳトランジスタ５のゲートには、バックバ
イアス電圧発生器（図示せず）によるバックバイアス電
圧Ｖｂｂが供給される。ＮＭＯＳトランジスタ４ｂは、
通常のＮＭＯＳトランジスタのチャネル長より約１５倍
長いチャネル長とし、ＮＭＯＳトランジスタ４ａ及びＰ
ＭＯＳトランジスタ５は通常通りのチャネル長とする。
【００１５】このようなパワーアップリセット信号発生
回路において、図３に示すように、電源電圧Ｖｄｄの上
昇に伴ってプルアップ手段の内部ノードｎ１１における
電圧Ｖｎ１１が増加すれば、これに応じてＰＭＯＳトラ
ンジスタ３が制御されるので、そのドレインの出力ノー
ドｎ１２における電圧Ｖｎ１２も電源電圧Ｖｄｄの増加
に伴って増加する。そして、電源電圧Ｖｄｄが０Ｖから
“Ｖｔｎ＋Ｖｔｐ”までのレベルにあるうちは、電圧Ｖ
ｎ１１及び電圧Ｖｎ１２が増加しても、ＮＭＯＳトラン
ジスタ４ｂのチャネル長を長くしてある故に、該ＮＭＯ
Ｓトランジスタ４ｂはオフの状態を維持する。即ち、出
力ノードｎ１２に接続されたＮＭＯＳトランジスタ４ｂ
のチャネルは通常のＮＭＯＳトランジスタのチャネルよ
りも１５倍以上長くしてあるので、電源電圧Ｖｄｄに伴
って電圧Ｖｎ１１が十分に高くならなければ出力ノード
ｎ１２をプルダウンさせることはない。
【００１６】しかしながら一方で今度は、ＮＭＯＳトラ
ンジスタ４ｂのチャネル長を長くしたことにより、工程
条件の変化等によっては電源電圧Ｖｄｄが十分に上昇し
てもリセットが解除されない可能性が出てくる。そこ
で、ゲートにバックバイアス電圧Ｖｂｂを受けるＰＭＯ
Ｓトランジスタ５を設けてその弊害を解消している。即
ち、パワーアップ初期で電源電圧Ｖｄｄレベルが“Ｖｄ
ｄ＜Ｖｔｎ＋Ｖｔｐ”のレベルにあるうちはバックバイ
アス電圧発生器が動作せず、従ってＰＭＯＳトランジス
タ５はオフの状態にあるが、電源電圧Ｖｄｄが動作可能
レベルまで上がればバックバイアス電圧Ｖｂｂが発生さ
れるので、こにれよりＰＭＯＳトランジスタ５がオン
し、出力ノードｎ１２のプルダウンを行う。
【００１７】以上の結果、パワーアップ初期において出
力ノードｎ１２のレベルは電源電圧Ｖｄｄレベルと同じ
論理“ハイ”に正確にセットされ、この出力ノードｎ１
２からつながれたインバータチェーン６ａ，６ｂ，６ｃ
によりリセット信号が論理“ロウ”レベルで出力され、
半導体装置内回路をリセットする。勿論、リセット信号
の論理はインバータ数の調整等により適宜変更可能であ
る。
【００１８】その後、パワーアップの状態が継続し、電
源電圧Ｖｄｄのレベルが“Ｖｔｎ＋Ｖｔｐ”以上へ上昇
してバックバイアス電圧Ｖｂｂが発生すれば、ＮＭＯＳ
トランジスタ４ｂないしはＰＭＯＳトランジスタ５がオ
ンし、出力ノードｎ１２の論理“ハイ”レベルは、ＮＭ
ＯＳトランジスタ４ａを介してプルダウンされる。この
出力ノードｎ１２の論理“ロウ”により、インバータチ
ェーン６ａ，６ｂ，６ｃから論理“ハイ”レベル（電源
電圧Ｖｄｄレベル）のリセット信号が半導体装置内回路
に提供され、リセット状態が解除される。
【００１９】付け加えておくと、各インバータ６ａ，６
ｂ，６ｃはＮＭＯＳトランジスタ及びＰＭＯＳトランジ
スタで構成され、出力ノードｎ１２の信号を半導体装置
内各回路へバッファリング出力するためのものである。
このとき、消費電流を抑制するために、インバータ６
ａ，６ｂ，６ｃ内のＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのチャネルは、通常のものより数十倍長く
しておくとよい。
【００２０】
【発明の効果】本発明によれば、高集積半導体装置で使
用されるバックバイアス電圧を利用してリセット信号の
出力制御を行うようにしたことにより、安定した正確な
リセット信号を発生することが可能となる。
【図面の簡単な説明】
【図１】従来のパワーアップリセット信号発生回路の回
路図。
【図２】本発明によるパワーアップリセット信号発生回
路の回路図。
【図３】図２に示したパワーアップリセット信号発生回
路に係る電圧波形図。
【符号の説明】
１，２ プルアップ手段 ３ ＰＭＯＳトランジスタ（第１ＭＯＳトランジスタ） ４ａ，４ｂ，５ リセット信号出力制御手段 ｎ１２ 出力ノード（リセット信号出力端）

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 バックバイアス電圧を発生するバックバ
    イアス電圧発生器をもつ半導体装置のパワーアップリセ
    ット信号発生回路において、 電源電圧と基準電圧との間に設けられ、電源電圧の上昇
    に応じてパワーアップ制御信号を提供するプルアップ手
    段と、このパワーアップ制御信号に応じて導通し、電源
    電圧からリセット信号を出力する第１ＭＯＳトランジス
    タと、このリセット信号を出力する出力端に接続され、
    バックバイアス電圧に従ってリセット信号の出力を抑止
    するリセット信号出力制御手段と、を備えることを特徴
    とするパワーアップリセット信号発生回路。
  2. 【請求項２】 プルアップ手段は、電源電圧から基準電
    圧へ、ダイオード接続の第２ＭＯＳトランジスタと抵抗
    とを直列接続してなる請求項１記載のパワーアップリセ
    ット信号発生回路。
  3. 【請求項３】 リセット信号出力制御手段は、リセット
    信号を出力する出力端に接続され、バックバイアス電圧
    をゲートに受けて動作し前記出力端をプルダウンする第
    ３ＭＯＳトランジスタを備えてなる請求項１又は請求項
    ２記載のパワーアップリセット信号発生回路。
  4. 【請求項４】 リセット信号出力制御手段は、第３ＭＯ
    Ｓトランジスタに並列接続され、プルアップ手段による
    パワーアップ制御信号をゲートに受けて動作する第４Ｍ
    ＯＳトランジスタを更に含む請求項３記載のパワーアッ
    プリセット信号発生回路。
  5. 【請求項５】 リセット信号出力制御手段は、第３ＭＯ
    Ｓトランジスタ及び第４ＭＯＳトランジスタと基準電圧
    との間に設けられ、プルアップ手段によるパワーアップ
    制御信号をゲートに受けて動作する第５ＭＯＳトランジ
    スタを更に含む請求項４記載のパワーアップリセット信
    号発生回路。
  6. 【請求項６】 第４ＭＯＳトランジスタのチャネル長
    が、第５ＭＯＳトランジスタのチャネル長の１５倍以上
    とされる請求項５記載のパワーアップリセット信号発生
    回路。
  7. 【請求項７】 リセット信号を出力する出力端に、１以
    上のインバータが接続される請求項１〜６のいずれか１
    項に記載のパワーアップリセット信号発生回路。
  8. 【請求項８】 バックバイアス電圧を利用する半導体装
    置のパワーアップリセット信号発生回路において、 リセット信号出力端に、電源電圧の上昇に応じて導通す
    るチャネル長の長いＮＭＯＳトランジスタと、バックバ
    イアス電圧に応じて導通するＰＭＯＳトランジスタと、
    を並列に設けてプルダウンするようにしたことを特徴と
    するパワーアップリセット信号発生回路。
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