JPH04351791A - 半導体メモリー装置のデータ入力バッファー - Google Patents
半導体メモリー装置のデータ入力バッファーInfo
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- JPH04351791A JPH04351791A JP3235677A JP23567791A JPH04351791A JP H04351791 A JPH04351791 A JP H04351791A JP 3235677 A JP3235677 A JP 3235677A JP 23567791 A JP23567791 A JP 23567791A JP H04351791 A JPH04351791 A JP H04351791A
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- 230000005669 field effect Effects 0.000 claims abstract description 10
- 230000000694 effects Effects 0.000 description 5
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- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のデ
ータ入力バッファーに関するもので、特に電源電圧の変
動に影響を受けないデータ入力バッファーに関するもの
である。
ータ入力バッファーに関するもので、特に電源電圧の変
動に影響を受けないデータ入力バッファーに関するもの
である。
【０００２】
【従来の技術】半導体メモリー装置においては、外部か
ら入力されるＴＴＬレベルの信号を半導体メモリーチッ
プ内部で使用可能のＣＭＯＳレベルの信号に変換するデ
ータ入力バッファーが各ピン（ｐｉｎ） 毎に具備され
ている。半導体メモリーチップの外部から印加されるア
ドレス信号および各種の制御信号の十分なバッファー作
用のためにはデータ入力バッファーの動作安定性が要求
される。一般に、データ入力バッファーにおいては外部
から入ってくるＴＴＬレベルの信号から所定の論理状態
を決定するために入力トリップレベルが設定されている
。これはバッファーを構成するＣＭＯＳトランジスタの
サイズにより決定されるが、この入力トリップレベルを
不安定にする要因、例えば電源電圧の変動が、バッファ
ーの信頼性の低下を招く原因となる。
ら入力されるＴＴＬレベルの信号を半導体メモリーチッ
プ内部で使用可能のＣＭＯＳレベルの信号に変換するデ
ータ入力バッファーが各ピン（ｐｉｎ） 毎に具備され
ている。半導体メモリーチップの外部から印加されるア
ドレス信号および各種の制御信号の十分なバッファー作
用のためにはデータ入力バッファーの動作安定性が要求
される。一般に、データ入力バッファーにおいては外部
から入ってくるＴＴＬレベルの信号から所定の論理状態
を決定するために入力トリップレベルが設定されている
。これはバッファーを構成するＣＭＯＳトランジスタの
サイズにより決定されるが、この入力トリップレベルを
不安定にする要因、例えば電源電圧の変動が、バッファ
ーの信頼性の低下を招く原因となる。
【０００３】図５は従来使用されてきたデータ入力バッ
ファーの一般的な回路を示す。図示のように、従来のデ
ータ入力バッファーはバッファーエネイブル信号ＥＮに
よって制御されるＰＭＯＳトランジスタ１を通じて電源
電圧Ｖｃｃと連結される。ＴＴＬレベルの外部信号とし
て印加される入力電圧ＶｉｎはＰＭＯＳトランジスタ２
、ＮＭＯＳトランジスタ４および５のゲートに共通に接
続されている。ＰＭＯＳトランジスタ２のドレインとＮ
ＭＯＳトランジスタ４のドレインを連結する感知ノード
３の電位はインバーター６を通じてデータ入力バッファ
ーの最終の出力である出力電圧Ｖｏｕｔ になって内部
のチップに供給される。
ファーの一般的な回路を示す。図示のように、従来のデ
ータ入力バッファーはバッファーエネイブル信号ＥＮに
よって制御されるＰＭＯＳトランジスタ１を通じて電源
電圧Ｖｃｃと連結される。ＴＴＬレベルの外部信号とし
て印加される入力電圧ＶｉｎはＰＭＯＳトランジスタ２
、ＮＭＯＳトランジスタ４および５のゲートに共通に接
続されている。ＰＭＯＳトランジスタ２のドレインとＮ
ＭＯＳトランジスタ４のドレインを連結する感知ノード
３の電位はインバーター６を通じてデータ入力バッファ
ーの最終の出力である出力電圧Ｖｏｕｔ になって内部
のチップに供給される。
【０００４】図５の回路で電源電圧Ｖｃｃの変動による
ＰＭＯＳトランジスタ２のソース端１０の電圧Ｖ１０の
変化を示す図６のグラフと、電源電圧ＶｃｃとＰＭＯＳ
トランジスタ２の入力トリップレベルの関係を示す図７
のグラフを参照すると、入力電圧Ｖｉｎのレベルが０．
８Ｖ以下である状態で入力されると、ＰＭＯＳトランジ
スタ２はターンオンされ、出力電圧Ｖｏｕｔ は“ロウ
”状態になる。回路の動作時にはバッファーエネイブル
信号ＥＮが“ロウ”状態にあるのでＰＭＯＳトランジス
タ２のソース端１０の電圧Ｖ１０はＶｃｃ−α（αはＰ
ＭＯＳトランジスタ１による電圧降下）となっている状
態である。
ＰＭＯＳトランジスタ２のソース端１０の電圧Ｖ１０の
変化を示す図６のグラフと、電源電圧ＶｃｃとＰＭＯＳ
トランジスタ２の入力トリップレベルの関係を示す図７
のグラフを参照すると、入力電圧Ｖｉｎのレベルが０．
８Ｖ以下である状態で入力されると、ＰＭＯＳトランジ
スタ２はターンオンされ、出力電圧Ｖｏｕｔ は“ロウ
”状態になる。回路の動作時にはバッファーエネイブル
信号ＥＮが“ロウ”状態にあるのでＰＭＯＳトランジス
タ２のソース端１０の電圧Ｖ１０はＶｃｃ−α（αはＰ
ＭＯＳトランジスタ１による電圧降下）となっている状
態である。
【０００５】このようにＰＭＯＳトランジスタ２がター
ンオンされて電流が流れると、電圧Ｖ１０は降下する。 しかし、図６に図示のように、電源電圧Ｖｃｃが上昇す
ると電圧Ｖ１０は最初の値Ｖｃｃ−αから上昇する。ソ
ース端１０の電圧Ｖ１０が上昇することに因ってＰＭＯ
Ｓトランジスタ２のゲート−ソース間の電圧｜Ｖｉｎ−
Ｖ１０｜が大きくなり、その結果感知ノード３に現れる
電圧（または入力トリップレベル）は、図７のグラフに
図示のように、電源電圧Ｖｃｃの上昇により上昇する。 即ち、電源電圧Ｖｃｃの上昇によるＶ１０の上昇に伴っ
てＰＭＯＳトランジスタ２のゲート−ソース電圧ＶＧＳ
＝｜Ｖｉｎ−Ｖ１０｜が大きくなるので、入力トリップ
レベルのマージンも拡張することになる。
ンオンされて電流が流れると、電圧Ｖ１０は降下する。 しかし、図６に図示のように、電源電圧Ｖｃｃが上昇す
ると電圧Ｖ１０は最初の値Ｖｃｃ−αから上昇する。ソ
ース端１０の電圧Ｖ１０が上昇することに因ってＰＭＯ
Ｓトランジスタ２のゲート−ソース間の電圧｜Ｖｉｎ−
Ｖ１０｜が大きくなり、その結果感知ノード３に現れる
電圧（または入力トリップレベル）は、図７のグラフに
図示のように、電源電圧Ｖｃｃの上昇により上昇する。 即ち、電源電圧Ｖｃｃの上昇によるＶ１０の上昇に伴っ
てＰＭＯＳトランジスタ２のゲート−ソース電圧ＶＧＳ
＝｜Ｖｉｎ−Ｖ１０｜が大きくなるので、入力トリップ
レベルのマージンも拡張することになる。
【０００６】結果的に、上記のような従来の回路におい
ては、入力電圧が０．８Ｖ以下であるときには勿論のこ
と、０．８Ｖより高い電圧においても出力電圧は“ロウ
”状態を示すようになってしまう。
ては、入力電圧が０．８Ｖ以下であるときには勿論のこ
と、０．８Ｖより高い電圧においても出力電圧は“ロウ
”状態を示すようになってしまう。
【０００７】また、電源電圧が低くなってしまう場合に
も、上記の電源電圧が上昇する場合と同様に、ＰＭＯＳ
トランジスタ２の入力トリップレベルのマージンが拡張
してしまう。この場合には入力電圧が２．４Ｖ以下にな
った場合においても“ハイ”状態が出力されてしまう。
も、上記の電源電圧が上昇する場合と同様に、ＰＭＯＳ
トランジスタ２の入力トリップレベルのマージンが拡張
してしまう。この場合には入力電圧が２．４Ｖ以下にな
った場合においても“ハイ”状態が出力されてしまう。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、データ入力バッファーにおいて、電源電圧の変動
とは無関係で、安定した入力トリップレベルをもつデー
タ入力バッファーを提供することにある。また、データ
入力バッファーにおいて、電源電圧の変化による入力か
ら出力までの速度の変化が小さいデータ入力バッファー
を提供することにある。
的は、データ入力バッファーにおいて、電源電圧の変動
とは無関係で、安定した入力トリップレベルをもつデー
タ入力バッファーを提供することにある。また、データ
入力バッファーにおいて、電源電圧の変化による入力か
ら出力までの速度の変化が小さいデータ入力バッファー
を提供することにある。
【０００９】
【課題を解決するための手段】上述のような目的を達成
するために本発明は、電源電圧端に連結され、ＣＭＯＳ
インバーター回路をもつデータ入力バッファーにおいて
、ＰＭＯＳトランジスタのソースと電源電圧端との間の
ノードにチャネルの一端が接続され、接地電圧端にチャ
ネルの他端が接続され、電源電圧のレベルに従う電圧に
よって伝導性が制御される絶縁ゲート電界効果トランジ
スタと、電源電圧に連結され、各々異なるクランプ電圧
を発生する複数個のクランプ回路をもっており、前記絶
縁ゲート電界効果トランジスタのゲートに出力端が接続
された電圧発生回路とを具備したことを特徴とする。
するために本発明は、電源電圧端に連結され、ＣＭＯＳ
インバーター回路をもつデータ入力バッファーにおいて
、ＰＭＯＳトランジスタのソースと電源電圧端との間の
ノードにチャネルの一端が接続され、接地電圧端にチャ
ネルの他端が接続され、電源電圧のレベルに従う電圧に
よって伝導性が制御される絶縁ゲート電界効果トランジ
スタと、電源電圧に連結され、各々異なるクランプ電圧
を発生する複数個のクランプ回路をもっており、前記絶
縁ゲート電界効果トランジスタのゲートに出力端が接続
された電圧発生回路とを具備したことを特徴とする。
【００１０】
【作用】このような構造とすることで、具備した絶縁ゲ
ート電界効果トランジスタを放電用として用い、電源電
圧が上昇すると、このトランジスタが電源電圧の上昇分
を放電するように作用することで、電源電圧の変動を調
節でき、入力トリップレベルを一定に維持できるように
なる。そしてそれにより、データ入力バッファーの動作
の安定性と信頼性を確保できる効果がある。
ート電界効果トランジスタを放電用として用い、電源電
圧が上昇すると、このトランジスタが電源電圧の上昇分
を放電するように作用することで、電源電圧の変動を調
節でき、入力トリップレベルを一定に維持できるように
なる。そしてそれにより、データ入力バッファーの動作
の安定性と信頼性を確保できる効果がある。
【００１１】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明によるデータ入力バッファーを
示す。図示のように、本発明の回路におけるＰＭＯＳト
ランジスタ１１および１３、ＮＭＯＳトランジスタ１５
および１６、そしてインバーター１９は図７の回路と同
様に構成されている。しかし、ＰＭＯＳトランジスタ１
３のソースノード１２と接地電圧端Ｖｓｓとの間に、ゲ
ートが基準電圧発生回路１８の出力端に連結されたＮＭ
ＯＳトランジスタ１７のチャネルが形成されている。こ
の基準電圧発生回路１８は基準電圧Ｖｒｅｆ を出力す
る。
説明する。図１は本発明によるデータ入力バッファーを
示す。図示のように、本発明の回路におけるＰＭＯＳト
ランジスタ１１および１３、ＮＭＯＳトランジスタ１５
および１６、そしてインバーター１９は図７の回路と同
様に構成されている。しかし、ＰＭＯＳトランジスタ１
３のソースノード１２と接地電圧端Ｖｓｓとの間に、ゲ
ートが基準電圧発生回路１８の出力端に連結されたＮＭ
ＯＳトランジスタ１７のチャネルが形成されている。こ
の基準電圧発生回路１８は基準電圧Ｖｒｅｆ を出力す
る。
【００１２】このような本発明によるデータ入力バッフ
ァーの動作におけるＰＭＯＳトランジスタ１３のソース
ノード電圧Ｖ１２とＮＭＯＳトランジスタ１７のチャネ
ル電流Ｉ１７、そして基準電圧Ｖｒｅｆ が重要な要素
である。
ァーの動作におけるＰＭＯＳトランジスタ１３のソース
ノード電圧Ｖ１２とＮＭＯＳトランジスタ１７のチャネ
ル電流Ｉ１７、そして基準電圧Ｖｒｅｆ が重要な要素
である。
【００１３】図２は図１の基準電圧発生回路１８の本発
明による実施例である。電源電圧Ｖｃｃと基準電圧ノー
ド３４との間にはダイオード接続されたＰＭＯＳトラン
ジスタ３１、３２、３３が直列連結されている。基準電
圧ノード３４と接地電圧端Ｖｓｓとの間には、基準電圧
ノード３４から直列にダイオード接続されたＰＭＯＳト
ランジスタ３５および３６とゲートが電源電圧Ｖｃｃに
接続されたＮＭＯＳトランジスタ３７とから構成された
第１クランプ回路４２と、ゲートが電源電圧Ｖｃｃに接
続されたＮＭＯＳトランジスタ３８とＮＭＯＳトランジ
スタ３８のソースから直列にダイオード接続されたＮＭ
ＯＳトランジスタ３９、４０および４１とから構成され
た第２クランプ回路４３とが各々並列に連結されている
。
明による実施例である。電源電圧Ｖｃｃと基準電圧ノー
ド３４との間にはダイオード接続されたＰＭＯＳトラン
ジスタ３１、３２、３３が直列連結されている。基準電
圧ノード３４と接地電圧端Ｖｓｓとの間には、基準電圧
ノード３４から直列にダイオード接続されたＰＭＯＳト
ランジスタ３５および３６とゲートが電源電圧Ｖｃｃに
接続されたＮＭＯＳトランジスタ３７とから構成された
第１クランプ回路４２と、ゲートが電源電圧Ｖｃｃに接
続されたＮＭＯＳトランジスタ３８とＮＭＯＳトランジ
スタ３８のソースから直列にダイオード接続されたＮＭ
ＯＳトランジスタ３９、４０および４１とから構成され
た第２クランプ回路４３とが各々並列に連結されている
。
【００１４】電源電圧Ｖｃｃと基準電圧ノード３４との
間に直列連結されたＰＭＯＳトランジスタ３１、３２、
３３は、電源電圧Ｖｃｃのレベルに従って基準電圧ノー
ド３４に電位を示すようにする電圧フォロア（ｖｏｌｔ
ａｇｅｆｏｌｌｏｗｅｒ）の機能をもっている。尚、こ
れらの個数は必要により調整することができ、あるいは
、ＰＭＯＳトランジスタを採用せずとも他の一般的な抵
抗またはダイオードでも構成することができる。また、
第１および第２クランプ回路４２、４３に対しても上記
のように他の素子で構成することができることはこの分
野の通常の技術常識をもつものなら容易に理解すること
ができるであろう。
間に直列連結されたＰＭＯＳトランジスタ３１、３２、
３３は、電源電圧Ｖｃｃのレベルに従って基準電圧ノー
ド３４に電位を示すようにする電圧フォロア（ｖｏｌｔ
ａｇｅｆｏｌｌｏｗｅｒ）の機能をもっている。尚、こ
れらの個数は必要により調整することができ、あるいは
、ＰＭＯＳトランジスタを採用せずとも他の一般的な抵
抗またはダイオードでも構成することができる。また、
第１および第２クランプ回路４２、４３に対しても上記
のように他の素子で構成することができることはこの分
野の通常の技術常識をもつものなら容易に理解すること
ができるであろう。
【００１５】あるいは、ＮＭＯＳトランジスタ３７およ
び３８のゲートには電源電圧の代りに所定のクロックを
供給して、第１および第２クランプ回路４２、４３のク
ランプ動作をエネイブル、またはディスエイブルさせる
こともできる。
び３８のゲートには電源電圧の代りに所定のクロックを
供給して、第１および第２クランプ回路４２、４３のク
ランプ動作をエネイブル、またはディスエイブルさせる
こともできる。
【００１６】図３のグラフは電源電圧Ｖｃｃと基準電圧
（またはＮＭＯＳトランジスタ１７のゲート電圧）Ｖｒ
ｅｆ との相関関係を示しており、図４のグラフは図１
に図示のＰＭＯＳトランジスタ１３のソースノード１２
の電圧Ｖ１２とＮＭＯＳトランジスタ１７のチャネル電
流Ｉ１７との相関関係を示す。
（またはＮＭＯＳトランジスタ１７のゲート電圧）Ｖｒ
ｅｆ との相関関係を示しており、図４のグラフは図１
に図示のＰＭＯＳトランジスタ１３のソースノード１２
の電圧Ｖ１２とＮＭＯＳトランジスタ１７のチャネル電
流Ｉ１７との相関関係を示す。
【００１７】では、図３、図４のグラフと図１および図
２を参照して本発明によるデータ入力バッファーの動作
を説明する。説明の便宜のために図２の基準電圧発生回
路１８に図記されているＰＭＯＳのしきい電圧Ｖｔｐお
よびＮＭＯＳトランジスタのしきい電圧Ｖｔｎは絶対値
として、すべてその値を１とする。
２を参照して本発明によるデータ入力バッファーの動作
を説明する。説明の便宜のために図２の基準電圧発生回
路１８に図記されているＰＭＯＳのしきい電圧Ｖｔｐお
よびＮＭＯＳトランジスタのしきい電圧Ｖｔｎは絶対値
として、すべてその値を１とする。
【００１８】基準電圧発生回路１８は電源電圧Ｖｃｃの
変動に相応するレベルの電圧を図１のＮＭＯＳトランジ
スタ１７のゲートに供給する（図３参照）。図２でＰＭ
ＯＳトランジスタ３１、３２および３３で構成された電
圧フォロア（ｖｏｌｔａｇｅ Ｆｏｌｌｏｗｅｒ）３０
は｜Ｖｃｃ−３Ｖｔｐ｜の電圧を基準電圧ノード３４に
発生し、第１クランプ回路４２は２Ｖｔｐの大きさに、
第２クランプ回路４３は３Ｖｔｎの大きさに、基準電圧
Ｖｒｅｆ をクランプする。電源電圧Ｖｃｃが５Ｖであ
るとすると、電圧フォロア３０の発生電圧は２Ｖ、第１
クランプ回路４２の発生電圧は２Ｖ、第２クランプ回路
４３の発生電圧は３Ｖになる。
変動に相応するレベルの電圧を図１のＮＭＯＳトランジ
スタ１７のゲートに供給する（図３参照）。図２でＰＭ
ＯＳトランジスタ３１、３２および３３で構成された電
圧フォロア（ｖｏｌｔａｇｅ Ｆｏｌｌｏｗｅｒ）３０
は｜Ｖｃｃ−３Ｖｔｐ｜の電圧を基準電圧ノード３４に
発生し、第１クランプ回路４２は２Ｖｔｐの大きさに、
第２クランプ回路４３は３Ｖｔｎの大きさに、基準電圧
Ｖｒｅｆ をクランプする。電源電圧Ｖｃｃが５Ｖであ
るとすると、電圧フォロア３０の発生電圧は２Ｖ、第１
クランプ回路４２の発生電圧は２Ｖ、第２クランプ回路
４３の発生電圧は３Ｖになる。
【００１９】電源電圧Ｖｃｃのレベルが最初の５Ｖから
それ以下に低くなると、基準電圧ノード３４はその低く
なった電源電圧Ｖｃｃに連結されることとなる。この場
合、低くなった基準電圧Ｖｒｅｆ がＮＭＯＳトランジ
スタ１７のゲートに印加されるので、ＮＭＯＳトランジ
スタ１７の伝導度を減少させ、電圧Ｖ１２が減少するこ
とを防止する。
それ以下に低くなると、基準電圧ノード３４はその低く
なった電源電圧Ｖｃｃに連結されることとなる。この場
合、低くなった基準電圧Ｖｒｅｆ がＮＭＯＳトランジ
スタ１７のゲートに印加されるので、ＮＭＯＳトランジ
スタ１７の伝導度を減少させ、電圧Ｖ１２が減少するこ
とを防止する。
【００２０】一方、電源電圧Ｖｃｃが５Ｖ以上に上昇す
ると、基準電圧ノード３４は第１クランプ回路４２を通
じて接地電圧端Ｖｓｓに連結される。この場合には基準
電圧Ｖｒｅｆ が２Ｖ程度のレベルとなり、これがＮＭ
ＯＳトランジスタ１７の伝導度を向上させることによっ
てチャネル電流Ｉ１７が増加するため、電源電圧Ｖｃｃ
の上昇による電圧Ｖ１２のレベル上昇を防止する。
ると、基準電圧ノード３４は第１クランプ回路４２を通
じて接地電圧端Ｖｓｓに連結される。この場合には基準
電圧Ｖｒｅｆ が２Ｖ程度のレベルとなり、これがＮＭ
ＯＳトランジスタ１７の伝導度を向上させることによっ
てチャネル電流Ｉ１７が増加するため、電源電圧Ｖｃｃ
の上昇による電圧Ｖ１２のレベル上昇を防止する。
【００２１】電源電圧Ｖｃｃがもっと上昇して６Ｖ程度
を超過すると、基準電圧ノード３４は第２クランプ回路
４３によって３Ｖ程度のレベルにクランプされる。これ
はＮＭＯＳトランジスタ１７の伝導度を上述の場合より
大きくするので、より多いチャネル電流Ｉ１７を流す。
を超過すると、基準電圧ノード３４は第２クランプ回路
４３によって３Ｖ程度のレベルにクランプされる。これ
はＮＭＯＳトランジスタ１７の伝導度を上述の場合より
大きくするので、より多いチャネル電流Ｉ１７を流す。
【００２２】以上より分かるとおり、図４に図示のよう
に、電源電圧Ｖｃｃが変動するような場合に対してＮＭ
ＯＳトランジスタ１７の電流駆動の能力（または伝導度
）を電源電圧Ｖｃｃの変動に従って調節することによっ
て、図１のＰＭＯＳトランジスタ１２のソースノード電
圧Ｖ１２が一定に維持される。
に、電源電圧Ｖｃｃが変動するような場合に対してＮＭ
ＯＳトランジスタ１７の電流駆動の能力（または伝導度
）を電源電圧Ｖｃｃの変動に従って調節することによっ
て、図１のＰＭＯＳトランジスタ１２のソースノード電
圧Ｖ１２が一定に維持される。
【００２３】
【発明の効果】以下に本発明による回路の効果を表にし
てまとめる。
てまとめる。
【００２４】
【表１】
【表２】
表１を参照すると、従来の回路では電源電圧が変動する
ことにより影響される入力トリップレベルのマージン（
ΔＶ）は０．３５Ｖあるが、本発明の回路によれば０．
１８Ｖであることを把握することができる。尚、表１中
、条件の欄は電源電圧とそのときの温度を、従来、本発
明の欄は入力トリップレベルを表示している。
ことにより影響される入力トリップレベルのマージン（
ΔＶ）は０．３５Ｖあるが、本発明の回路によれば０．
１８Ｖであることを把握することができる。尚、表１中
、条件の欄は電源電圧とそのときの温度を、従来、本発
明の欄は入力トリップレベルを表示している。
【００２５】表２を参照すると、従来の回路では電源電
圧の最小値および最大値間での入力から出力までの速度
の差異（ΔＳ）が１．０ｎｓであるが、本発明の回路で
は０．３ｎｓに改善されていることが分かる。
圧の最小値および最大値間での入力から出力までの速度
の差異（ΔＳ）が１．０ｎｓであるが、本発明の回路で
は０．３ｎｓに改善されていることが分かる。
【００２６】表１および表２に示した対比結果は回路の
現実的な構成およびシュミレーション環境により若干の
差異はあるが、本発明による改善効果は根本的に同じで
あろう。
現実的な構成およびシュミレーション環境により若干の
差異はあるが、本発明による改善効果は根本的に同じで
あろう。
【００２７】上述のように、本発明はデータ入力バッフ
ァーにおける電源電圧の変動が入力トリップレベルに影
響しないようにすることによって、データ入力バッファ
ーの動作の安定性と信頼性を確保できる効果がある。
ァーにおける電源電圧の変動が入力トリップレベルに影
響しないようにすることによって、データ入力バッファ
ーの動作の安定性と信頼性を確保できる効果がある。
【図１】本発明によるデータ入力バッファーの回路図で
ある。
ある。
【図２】図１に示した基準電圧発生回路の回路図である
。
。
【図３】本発明による回路の電圧特性を示すグラフであ
る。
る。
【図４】本発明による回路の電圧および電流特性を示す
グラフである。
グラフである。
【図５】従来のデータ入力バッファーの回路図である。
【図６】従来の回路の電圧特性を示すグラフである。
【図７】従来の回路の電圧特性を示すグラフである。
１１……ＰＭＯＳトランジスタ
１２……ソースノード
１３……ＰＭＯＳトランジスタ
１４……感知ノード
１７……ＮＭＯＳトランジスタ
１８……基準電圧発生回路
３０……電圧フォロア
４２……第１クランプ回路
４３……第２クランプ回路
Claims (6)
- 【請求項１】 半導体メモリー装置における電源電圧
に連結されたデータ入力バッファーにおいて、電源電圧
と感知ノードの間に連結され、入力電圧のレベルにより
電流の量が調節される導電性通路と、導電性通路にチャ
ネルの一端が接続され、チャネルの他端が接地電圧端に
接続されて、ゲートが電源電圧のレベルに従う電圧の印
加を受ける絶縁ゲート電界効果トランジスタとを具備し
たことを特徴とする半導体メモリー装置のデータ入力バ
ッファー。 - 【請求項２】 導電性通路が、上記絶縁ゲート電界効
果トランジスタのチャネルの一端と感知ノードとの間に
チャネルが連結され、入力電圧にゲートが接続されたＰ
チャネルＭＯＳトランジスタを具備している請求項１記
載の半導体メモリー装置のデータ入力バッファー。 - 【請求項３】 感知ノードと接地電圧端との間にチャ
ネルが連結され、入力電圧にゲートが接続されたＮチャ
ネルＭＯＳトランジスタを具備している請求項１記載の
半導体メモリー装置のデータ入力バッファー。 - 【請求項４】 上記絶縁ゲート電界効果トランジスタ
のゲートが、各々異なるクランプ電圧を発生する複数個
のクランプ回路をもった電圧発生回路の出力端に接続さ
れている請求項１記載の半導体メモリー装置のデータ入
力バッファー。 - 【請求項５】 半導体メモリー装置における、電源電
圧端に連結され、ＣＭＯＳインバーター回路をもつデー
タ入力バッファーにおいて、ＰＭＯＳトランジスタのソ
ースと電源電圧端との間のノードにチャネルの一端が接
続され、接地電圧端にチャネルの他端が接続され、電源
電圧のレベルに従う電圧によって伝導性が制御される絶
縁ゲート電界効果トランジスタと、電源電圧に連結され
、各々異なるクランプ電圧を発生する複数個のクランプ
回路をもっており、前記絶縁ゲート電界効果トランジス
タのゲートに出力端が接続された電圧発生回路とを具備
したことを特徴とする半導体メモリー装置のデータ入力
バッファー。 - 【請求項６】 電源電圧が第１状態にある場合には上
記ノードが充電され、電源電圧が第２状態にある場合に
は上記ノードが上記絶縁ゲート電界効果トランジスタの
チャネルを通じて接地電圧端に放電をする請求項５記載
の半導体メモリー装置のデータ入力バッファー。
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| EP0752175B1 (de) * | 1994-03-24 | 1999-02-17 | Siemens Aktiengesellschaft | Verlustarme integrierte schaltung mit reduziertem takthub |
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| US5589783A (en) * | 1994-07-29 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Variable input threshold adjustment |
| US5537065A (en) * | 1994-09-15 | 1996-07-16 | Lsi Logic Corporation | Programmable voltage detection system |
| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| US5534789A (en) * | 1995-08-07 | 1996-07-09 | Etron Technology, Inc. | Mixed mode output buffer circuit for CMOSIC |
| US6104229A (en) * | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| JP3686174B2 (ja) * | 1996-07-30 | 2005-08-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5872464A (en) * | 1996-08-12 | 1999-02-16 | Cypress Semiconductor Corp. | Input buffer with stabilized trip points |
| US6040708A (en) * | 1997-01-02 | 2000-03-21 | Texas Instruments Incorporated | Output buffer having quasi-failsafe operation |
| US6023174A (en) | 1997-07-11 | 2000-02-08 | Vanguard International Semiconductor Corporation | Adjustable, full CMOS input buffer for TTL, CMOS, or low swing input protocols |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| KR100301809B1 (ko) * | 1998-11-24 | 2001-09-06 | 김영환 | 데이터 입출력 버퍼 제어회로_ |
| JP2000244322A (ja) * | 1999-02-23 | 2000-09-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6897702B2 (en) * | 2002-05-30 | 2005-05-24 | Sun Microsystems, Inc. | Process variation compensated high voltage decoupling capacitor biasing circuit with no DC current |
| US20050068077A1 (en) * | 2003-09-30 | 2005-03-31 | Intel Corporation | Local bias generator for adaptive forward body bias |
| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
| US8564252B2 (en) * | 2006-11-10 | 2013-10-22 | Cypress Semiconductor Corporation | Boost buffer aid for reference buffer |
| US8035401B2 (en) | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
| KR100996186B1 (ko) * | 2008-11-06 | 2010-11-24 | 주식회사 하이닉스반도체 | 내부 전압 생성회로 |
| US8364870B2 (en) | 2010-09-30 | 2013-01-29 | Cypress Semiconductor Corporation | USB port connected to multiple USB compliant devices |
| US9667240B2 (en) | 2011-12-02 | 2017-05-30 | Cypress Semiconductor Corporation | Systems and methods for starting up analog circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103223A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | 定電圧発生回路 |
| JPS63305616A (ja) * | 1987-06-08 | 1988-12-13 | Sony Corp | 信号レベル変換回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464587A (en) * | 1980-10-14 | 1984-08-07 | Tokyo Shibaura Denki Kabushiki Kaisha | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section |
| US4687954A (en) * | 1984-03-06 | 1987-08-18 | Kabushiki Kaisha Toshiba | CMOS hysteresis circuit with enable switch or natural transistor |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| KR910005609B1 (ko) * | 1988-07-19 | 1991-07-31 | 삼성전자 주식회사 | 복수전압 ic용 입력신호 로직 판별회로 |
| US5034623A (en) * | 1989-12-28 | 1991-07-23 | Texas Instruments Incorporated | Low power, TTL level CMOS input buffer with hysteresis |
-
1991
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103223A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | 定電圧発生回路 |
| JPS63305616A (ja) * | 1987-06-08 | 1988-12-13 | Sony Corp | 信号レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5355033A (en) | 1994-10-11 |
| KR930008661B1 (ko) | 1993-09-11 |
| KR920022678A (ko) | 1992-12-19 |
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