KR0126254B1 - 반도체 메모리 장치의 데이터 입력 버퍼 - Google Patents

Abstract

본 발명은 TTL 레벨의 입력 신호를 입력하여 CMOS 레벨의 입력 신호로 출력하는 데이터 입력 버퍼에 관한 것으로, 외부에서 인가되는 전원전압 레벨을 감지하여 전원전압 감지 신호를 발생하는 전원전압 감지 회로와, 내부 전원전압과 소정의 레벨 감지 노드 사이에 연결되며 상기 전원전압 감지 신호에 대응하여 전류의 양이 제어되는 제1도전성 통로와, 상기 레벨 감지 노드와 접지전압 사이에 연결되고 상기 전원전압 감지신호에 대응하여 전류의 양이 제어되는 제2도전성 통로를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼에 관한 것이다. 이때, 제1도전성 통로는 게이트 단자로 입력 신호가 인가되는 P-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 클럭이 각각 인가되며 채널이 공통으로 접속하는 한쌍의 P-채널 모오스 트랜지스터를 구비하며, 제2도전성 통로는 게이트 단자로 상기 입력 신호가 인가되는 N-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되며 채널이 공통으로 접속하는 한쌍의 N-채널 모오스 트랜지스터를 구비하고 있다. 본 발명에 의하여 전원전압의 변동이 따라 입력 트립 레벨이 가변되는 데이타 입력 버퍼를 구성함으로써 데이타 입력 버퍼의 동작 안정성과 신뢰성이 확보된다.

Description

반도체 메모리의 데이터 입력 버퍼.

제1도는 종래의 기술에 의한 데이타 입력 버퍼의 회로도.

제2도는 본 발명에 의한 데이타 입력 버퍼의 회로도.

제3도는 제3도에 따른 전원전압 감지회로의 상세 회로도.

제4도는 제3도에 따른 전원전압 감지 회로의 인에이블 신호 발생 회로의 회로도.

본 발명은 반도체 메모리 장치의 데이타 입력 버퍼에 관한 것으로, 특히 전원전압의 변화에 대하여 안정하게 동작하는 데이타 입력 버퍼에 관한 것이다.

반도체 메모리 장치에서는 외부로부터 입력되는 TTL(transistor-transistor logic) 레벨의 입력 신호를 내부에서 사용할 수 있는 씨모오스(CMOS) 레벨의 신호로 변환시키기 위한 데이타 입력 버퍼들이 핀(pin)마다 구비되어 있다. 반도체 메모리칩의 외부에서 인가되는 어드레스 신호 및 각종 제어 신호들을 정확하게 버퍼링하기 위해서는 데이타 입력 버퍼의 동작 안정성이 요구된다.

일반적으로 데이타 입력 버퍼에서는 외부에서 들어오는 TTL 레벨의 신호로부터 소정의 논리 상태를 결정하기 위한 입력 트립 포인트 레벨(trip point level, switching point level 이라고도함)이 설정되어 있다. 이는 버퍼를 구성하는 씨모오스 트랜지스터의 채널 사이즈(size)에 따라 결정된다. 그러나 이러한 입력 트립 레벨을 불안정하게 하는 요인, 예를 들면 전원전압이 변동 등으로 인하여 버퍼의 신뢰성을 저하시키는 결과를 초래할 수 있다.

오늘날 고집적 반도체 메모리 장치의 전원전압은 점점 저하되는 추세에 있다. 반도에 메모리 장치의 동작 전압이 저하되는 상황일지라도 반도체 메모리 장치 내의 입출력 관련 회로들은 고속으로 동작하여야 한다. 특, TTL 레벨의 입력 신호를 반도체 메모리 장치의 내부에서 사용될 수 있는 CMOS 레벨의 신호로 변환시키는 데이타 입력 버퍼의 동작 안정성 및 동작의 고속화는 전체 반도체 메모리 장치의 동작에 중요한 역할을 하게 한다.

제1도는 종래의 기술에 의한 반도체 메모리 장치의 데이타 입력 버퍼에 관한 것이다. 제1도의 구성에 의한 데이타 입력 버퍼의 구성은 TTL 레벨을 가지는 입력 신호 VIN의 상태를 감지하는 감지부 200와, 감지부 200의 출력 신호를 구동하기 위한 구동부 210으로 구성되어 있다.

제1도의 데이타 입력 버퍼에 있어서, 감지부 200은 저항 5와, 항상 턴온 상태에 있는 PMOS 트랜지스터 10과, TTL 레벨의 입력 신호가 각각의 게이트로 입력되는 PMOS 트랜지스터 15 및 NMOS 트랜지스터 20, 25를 구비하고 있다. NMOS 트랜지스터 30은 데이타 입력 버퍼의 스위칭 속도를 증가하기 위해 사용된다. 감지부 200의 구성에 있어서, 직렬로 연결된 PMOS 트랜지스터 15 및 NMOS 트랜지스터 20, 25는 통상적으로 쉬미트 트리거(Schimit trigger) 회로로 불리운다. 한편, PMOS 트랜지스터 15 및 NMOS 트랜지스터 20, 25의 채널의 사이즈비(size ratio, Wp/Wn 또는 Ln/Lp)에 의해 데이타 입력 버퍼의 트립 포인트 레벨이 결정된다. 구동부 105는 인버터 35, 40로 구성되어 레벨 감지 노드 N1에 설정되는 신호를 구동하여 최종 출력 신호 VOUT을 내부의 칩으로 공급한다.

입력 신호 VIN이 전위가 충분히 높은 경우, NMOS 트랜지스터 20 및 25가 완전하게 턴온되어, 레벨 감지 노드 N1에는 논리 로우 상태의 전위가 설정된다. 레벨 감지 노드 N1에 설정된 논리 로우 상태의 출력 신호는 구동부 210을 통하여 반도체 메모리 장치의 각 회로로 제공된다. 입력 신호 VIN이 전위가 충분히 낮은 경우, PMOS 트랜지스터 15가 턴오프되어, 레벨 감지 노프 N1에는 논리 하이 상태의 전위가 설정된다.

이를 더욱 상세히 설명하면 다음과 같다. 입력 전압 VIN의 전압이 0.8V 이하의 상태로 입력되는 경우, PMOS 트랜지스터 15는 턴온되고 출력 신호 VOUT은 논리 하이 상태를 가진다. 데이타 입력 버퍼가 동작하는 경우에 있어서 PMOS 트랜지스터 10은 항상 턴온 상태에 있으므로, PMOS 트랜지스터 15의 소오스 단자 S1에 설정되는 전압 VS1은 저항 5 및 PMOS 트랜지스터 10에 의하여 소정값만큼 하강되어 있다. PMOS 트랜지스터 15가 턴온되어 전류가 흐르면, PMOS 트랜지스터 15의 소오스 단자 S1에 설정되는 전압 VS1은 더욱더 낮아진다. 그러나, 전원전압 VCC가 상승하여 내부 전원전압 Vint가 증가하게 되면, PMOS 트랜지스터 15의 소오스 단자 S1에 설정되는 전압 VS1은 상승하게 된다. PMOS 트랜지스터 15의 소오스 단자 S1에 설정되는 전압 VS1이 증가하므로 인하여 PMOS 트랜지스터 15의 게이트-소오스간 전압 ｜VIN-VS1｜이 커지고, 그 결과 레벨 감지 노드 N1에 나타나는 전압(입력 트립마진)은 전원전압 VCC의 상승에 따라 상승한다. 즉, 전원전압 VCC의 상승에 따른 PMOS 트랜지스터 15의 게이트-소오스간 전압 ｜VIN-VS1｜이 커지므로, 입력 레벨의 트립 마진이 확장되는 것이다. 결과적으로, 제1도에 도시된 데이타 입력 버퍼에 있어서는 입력 레벨이 0.8V 이하일 때는 물론이고, 그보다 높은 레벨에서도 논리 로우 상태의 출력 신호 VOUT이 출력된다. 전원전압 VCC이 비정상적으로 낮아지는 경우에 있어서도, 상기한 전원전압 VCC가 상승하는 경우와 마찬가지로 PMOS 트랜지스터 15의 입력 트립 마진이 커지는 것은 마찬가지이다. 기본적으로 PMOS 트랜지스터 15 및 NMOS 트랜지스터 20의 채널의 사이즈비(size ratio, Wp/Wn 또는 Ln/Lp)에 의해 데이타 입력 버퍼의 입력 트립 마진이 결정되나, 전원전압 VCC가 변동하는 경우, PMOS 트랜지스터 15 및 NMOS 트랜지스터 20의 게이트-소오스간 전압 및 드레인-소오스간 전압이 변화되어 동작이 불안정해지는 문제점이 있었다. 즉, 저전원전압이 인가되는 경우에 있어서, 로우 입력 트립 마진 VIL이 부족하게 되고, 고전원전압에서는 하이 입력 트립 마진 VIH가 부족하게 된다.

따라서, 본 발명의 목적은 데이타 입력 버퍼에 있어서, 전원전압의 변동과는 무관하게 안정된 입력 트립 마진을 가질 수 있는 데이타 입력 버퍼를 제공함에 있다.

이러한 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 메모리 장치의 데이타 입력 버퍼에 있어서, 외부에서 인가되는 전원전압 레벨을 감지하여 전원전압 감지 신호를 발생하는 전원전압 감지 회로와, 내부 전원전압과 소정의 레벨 감지 노드 사이에 연결되며 상기 전원전압 감지 신호에 대응하여 전류의 양이 제어되는 제1도전성 통로와, 상기 레벨 감지 노드와 접지전압 사이에 연결되고 상기 전원전압 감지신호에 대응하여 전류의 양이 제어되는 제2도전성 통로를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼를 구비함으로써 달성된다. 이러한 데이타 입력 버퍼의 구성에 있어서는, 제1도전성 통로는 게이트 단자로 입력 신호가 인가되는 P-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되는 한쌍의 P-채널 모오스 트랜지스터를 구비하며, 상기 제2도전성 통로는 게이트 단자로 상기 입력 신호가 인가되는 N-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 감지 신호가 각각 인가되는 한쌍의 N-채널 모오스 트랜지스터를 구비함을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참고로 하여 상세히 설명한다.

제2도는 본 발명에 의한 데이타 출력 버퍼를 보이는 도면이다. 제2도의 데이타 출력 버퍼의 각 소자가 제1도에 도시된 데이타 입력 버퍼에 사용되는 각 소자와 동일한 경우에는 동일한 참조 번호를 사용하였다. 제2도의 데이타 출력 버퍼는 외부에서 인가되는 전원전압 VCC를 감지하여 감지 클럭 CLK를 발생하는 전원전압 감지 회로 220과, 전원전압 감지회로 220으로부터 출력되는 감지 클럭 CLK에 의해 제어되며 TTL 레벨의 입력 신호 VIN의 전압 레벨을 감지하는 감지부 225와, 감지부 225의 레벨 감지 노드 N2의 전위를 구동하는 구동부 210으로 구성되어 있다. 구동부 210은 인버터 35 및 40으로 구성되어 있다.

제3도는 본원 발명에 따른 전원전압 감지회로 220의 상세 회로도이다. 전원전압 감지 회로는 220은 기준전압 VREF와 전원전압 VCC를 입력하여 전원전압 VCC 및 기준전압의 전압 레벨을 비교하여 감지 클럭 CLK를 발생한다. 전원전압 감지 회로 220은 게이트 단자로 기준전압 VREF가 입력되는 PMOS 트랜지스터 75와, 게이트 단자로 입력되는 기준전압 VREF의 전압 레벨에 대응하여 전류를 제어하는 PMOS 트랜지스터 105와, PMOS 트랜지스터 105의 드레인 단자에 게이트 단자가 접속하는 PMOS 트랜지스터 85와, PMOS 트랜지스터 75의 드레인 단자에 게이트 단자가 교차 접속하는 NMOS 트랜지스터 100과, PMOS 트랜지스터의 드레인 단자에 게이트 단자가 교차 접속하고 있는 NMOS 트랜지스터 95를 구비하고 있다. 또한 전원전압 감지 회로 220은 PMOS 트랜지스터 105의 드레인 단자에 소오스 단자가 접속하며, 게이트 단자로 기준전압 VREF가 입력되는 NMOS 트랜지스터 110과, NMOS 트랜지스터 110의 드레인 단자에 소오스 단자가 접속하고 있는 NMOS 트랜지스터 115를 구비하고 있다. 이때, NMOS 트랜지스터 120 및 NMOS 트랜지스터 115의 게이트 단자에는 전원전압 감지회로를 구동시키기 위한 인에이블 신호 ΦDET가 입력된다. 인에이블 신호 ΦDET가 논리 하이 상태를 가지게 되면 전원전압 감지 회로 220은 구동되고, 인에이블 신호 ΦDET가 논리 로우 상태를 가지게 되면 전원전압 감지 회로 220은 동작하지 않는다.

제4도는 제3도에 따른 전원전압 감지 회로의 인에이블 신호 발생 회로를 보이는 도면이다. 전원전압 감지 회로의 인에이블 신호 발생 회로는 다수의 인버터로 구성된 인버터 체인 125, 130, 135과 NAND 게이트 140으로 구성되어 있다. 전원전압 감지회로의 인에이블 신호 발생 회로는 칩 인에이블 클럭 CECLK를 입력으로 하여 전원전압 감지 회로 ΦDET를 발생하게 된다.

본 발명에 의한 데이타 입력 버퍼를 첨부한 제3도, 제4도를 참고로 하여 상세히 설명한다. 감지부 225는 저항 5와, 항상 도통 상태에 있는 PMOS 트랜지스터 10을 구비하고 있다. 또한, 감지부 225는 서로 병렬로 연결된 PMOS 트랜지스터 55, 55와, NMOS 트랜지스터 65를 구비하고 있다. 도시된 바와 같이 PMOS 트랜지스터 15, 50과 NMOS 트랜지스터 60, 70의 각각의 게이트 단자는 입력 신호 VIN과 공통으로 접속되어 있다. 한편, PMOS 트랜지스터 55 및 NMOS 트랜지스터의 65의 게이트 단자는 전원전압 감지회로 220으로부터 출력되는 감지 클럭 CLK가 입력된다. NMOS 트랜지스터 30은 데이타 입력 버퍼의 스위칭 속도를 증가하기 위해 사용된다. 구동부 210은 인버터 35 및 40을 구성되며 레벨 감지 노드 N2에 설정되는 전압을 구동한다. 이때 점선으로 표시된 부분은 쉬미트 트리거 스테이지로 불리우며, 이러한 쉬미트 트리거 스테이즈를 구성하고 있는 PMOS 트랜지스터 대 NMOS 트랜지스터의 채널 사이즈비 Wp/Wn 또는 Ln/Lp에 따라 트립 마진이 결정됨은 당해 분야에 통상적인 지식을 가진 자는 용이하게 이해할 수 있을 것이다.

본 발명은 전원전압이 변동하는 경우에 있어서, 이러한 쉬미트 트리거 스테이지를 구성하고 있는 NMOS 트랜지스터 및 PMOS 트랜지스터의 채널 사이즈비(size ratio, Wp/Wn 또는Ln/Lp)를 전원전압 VCC을 기준전압과 비교한 후 발생되는 감지 클럭 CLK로 가변적으로 제어하여 안정된 입력 트립 마진을 확보하는데 있다.

전원전압 감지회로 220에 입력되는 전원전압 VCC의 기준전압 Vref보다 낮은 경우, 전원전압 감지회로로부터는 논리 로우 상태의 감지 클럭 CLK가 발생된다. 논리 로우 상태의 감지 클럭 CLK은 감지부 225의 PMOS 트랜지스터 55 및 NMOS 트랜지스터 65의 게이트 단자로 각각 입력되며, 이에 의해 PMOS 트랜지스터 55 및 NMOS 트랜지스터 65는 각각 턴온, 턴오프된다. 이와 같은 동작으로 인하여 쉬미트 트리거 스테이지의 채널의 사이즈비(size ratio, Wp/Wn 또는 Ln/Lp)가 상대적으로 증가되어 로우 입력 트립 마진 VIL을 개선되는 효과가 있다. 이는 감지 클럭 CLK가 논리 로우 상태로 입력되는 경우, 쉬미트 트리거 스테이지의 NMOS 트랜지스터는 직렬로 연결된 두개의 트랜지스터의 효과를 발생하며, 이때 PMOS 트랜지스터 또한 직렬 연결된 두개의 트랜지스터의 효과를 가지게 된다.

전원전압 감지회로 220에 입력되는 전원전압 VCC의 기준전압 Vref보다 높은 경우, 전원전압 감지회로 220으로부터 논리 하이 상태의 감지 클럭 CLK가 발생된다. 논리 하이 상태의 감지 클릭 CLK은 감지부 225의 PMOS 트랜지스터 55 및 NMOS 트랜지스터 65의 게이트 단자로 각각 입력되며, 이에 의해 PMOS 트랜지스터 55 및 NMOS 트랜지스터 65는 각각 턴오프, 턴온된다. 이와 같은 동작은 쉬미트 트리거 스테이지의 채널의 사이즈비(size ratio, Wp/Wn 또는 Ln/Lp)가 상대적으로 증가되어 하이 입력 트립 마진 VIL이 개선되는 효과가 있다. 이는 클럭이 논리 하이 상태로 입력되는 경우, 쉬미트 트리거 스테이지의 NMOS 트랜지스터는 1개의 트랜지스터의 효과를 발생하며, PMOS 트랜지스터는 직렬 연결된 3개의 트랜지스터의 효과를 가지게 된다.

종래의 기술 및 본 발명에 의한 입력 신호의 입력 트립 마진을 비교하면 다음과 같다. 다음표에서 저전원전압의 레벨은 4V이고, 고전원전압의 레벨은 8V이다. 이러한 경우에 있어서, 저전원전압이 인가되는 경우 내부전원전압의 레벨은 3V이고, 고전원전압이 인가되는 경우의 내부전원전압의 레벨은 5V이다.

본 발명의 구성에 있어서, 전원전압 감지회로에 사용되는 기준 전압의 레벨은 본 발명에 의한 데이타 입력 버퍼의 동작 특성에 대응하여 원하는 레벨로 조절 가능하며 전원전압 감지 회로의 감지도는 대기 전류를 감소하기 위하여 어느 정도 낮아도 무방함은 당해 분야에 통상적인 지식을 가진 자가 용이하게 이해 할 수 있을 것이다.

상술한 바와 같이, 본 발명은 데이타 입력 버퍼에 있어서, 전원전압의 변동에 따라 입력 트립 레벨이 가변되는 데이타 입력 버퍼를 구성함으로서 데이타 입력 버퍼의 동작 안정성과 신뢰성이 확보된다.

Claims (5)

1. 입력 트립레벨을 가변하기 위한 반도체 메모리 장치의 데이타 입력 버퍼에 있어서, 외부에서 인가되는 전원전압 레벨을 감지하여 전원전압 감지 신호를 발생하는 전원전압 감지 회로와, 내부 전원전압과 소정의 레벨 감지 노드 사이에 연결되며 상기 전원전압 감지 신호에 대응하여 전류의 양이 제어되는 제1도전성 통로와, 상기 레벨 감지 노드와 접지전압 사이에 연결되고 상기 전원전압 감지신호에 대응하여 전류의 양이 제어되는 제2도전성 통로를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼.
2. 제1항에 있어서, 상기 제1도전성 통로는 게이트 단자로 입력 신호가 인가되는 P-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되며 채널이 공통으로 접속하는 한쌍의 P-채널 모오스 트랜지스터를 구비하며, 상기 제2도전성 통로는 게이트 단자로 상기 입력 신호가 인가되는 N-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되며 채널이 공통으로 접속하는 한쌍의 N-채널 모오스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼.
3. 제1항에 있어서, 상기 데이타 입력 버퍼는 상기 레벨 감지 노드에 설정되는 출력 신호를 구동하기 위한 구동 수단을 더 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼.
4. 반도체 메모리 장치의 데이타 입력 버퍼에 있어서, 외부에서 인가되는 전원전압의 레벨과 기준전압의 전압 레벨을 비교하여 상기 전원전압의 레벨을 감지하는 감지 신호를 발생하는전원전압 감지 회로와, 채널의 일단으로 내부전원전압이 인가되며 게이트 단자로 입력 신호가 입력되는 제1트랜지스터와, 상기 제1트랜지스터의 채널의 타단과 레벨 감지 노드 사이에 접속하며 게이트 단자로 상기 입력신호가 입력되는 제2트랜지스터와, 상기 제1트랜지스터의 상기 채널의 타단과 상기 레벨 감지 노드 사이에 접속하고, 상기 제2 트랜지스터의 채널과 채녈이 공통으로 접속하며, 게이트 단자로 상기 감지 신호가 입력되는 제3트랜지스터와, 채널의 일단이 상기 레벨 감지 노드와 접속하고 게이트 단자로 상기 입력 신호가 입력되는 제4트랜지스터와, 채널의 일단이 상기 레벨 감지 노드와 접속하고, 채널이 상기 제4트랜지스터의 채널과 공통으로 접속하며, 게이트 단자로 상기 감지 신호가 입력되는 제5트랜지스터와, 상기 제4 및 제5 트랜지스터의 채널의 타단과 접지전압 사이에 접속하고, 게이트 단자로 상기 입력 신호가 입력되는 제6 트랜지스터를 구비함을 특징으로 하는 데이타 입력 버퍼.
5. 제4항에 있어서, 상기 제1, 제2 및 제3 트랜지스터는 P-채널 모오스 트랜지스터이며, 상기 제4, 제5 및 제6 트랜지스터는 N-채널 모오스 트랜지스터임을 특징으로 하는 데이타 입력 버퍼.