TWI762317B - 感測電路以及測試裝置 - Google Patents

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Abstract

一種感測電路，其依據非揮發式記憶體的讀取電壓來產生感測結果。感測電路包括四個電晶體以及開關組。第一電晶體耦接於工作電壓與第一節點之間。第二電晶體耦接於第一節點與第二節點之間。第三電晶體耦接於第二節點與參考接地電壓之間。第一電晶體的控制端、第二電晶體的控制端以及第三電晶體的控制端皆接收讀取電壓。第四電晶體耦接於工作電壓與第一節點之間。開關組依據控制信號形成或斷開第四電晶體的控制端與第二節點之間的導通路徑，並由第一節點獲取感測結果。

Description

感測電路以及測試裝置
本發明是有關於一種記憶體的感測電路，其特色是可操作在多個測試模式下的感測電路。
近年來，微控制器(Microcontroller，MCU)被大量應用於可持式電子產品以及白色家電。非揮發性記憶體(Non-Volatile Memory，NVM)，特別是一次性可編程(One-time programmable，OTP)記憶體以及多次性可編程(Multi-time programmable，MTP)記憶體，是微控制器當中的關鍵元件。OTP記憶體以及MTP記憶體用以儲存相關的應用程式的程式碼，使得微控制器能夠應用於各種不同的電子相關產品上。
然而，OTP記憶體以及MTP記憶體有可能因為製程擾動的變異(process variation)而產生一些缺陷。在這其中，最嚴重的缺陷當屬OTP記憶體以及MTP記憶體中的電晶體漏電現象。特別是，N型金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的汲極(drain)到源極(source)的漏電流現象。由於電晶體存在漏電路徑，OTP記憶體(或MTP 記憶體)可能產生靜態電流增加以及讀取位元錯誤等問題，從而導致晶片的功耗異常增加，嚴重亦可能導致微控制器無法正常運作。一般來說，具有低阻抗特性的漏電流路徑的OTP記憶體(或MTP記憶體)可以在晶圓針測(Chip Probing，CP)測試階段被檢測出來，以避免不良品進入封裝階段而增加製造成本。然而，若漏電路徑具有高阻抗特性則難以被檢出。
圖1繪示為OTP記憶體(或MTP記憶體)的基本電路結構示意圖。請見圖1，OTP記憶體(或MTP記憶體)100可包括電流源101、負載102以及電晶體Mc。感測放大器103可接收OTP記憶體(或MTP記憶體)100的讀取電壓Vsen以產生感測結果。在理想狀態下，當電晶體Mc在CP檢測階段被相當於位元值“0”的寫入電壓進行編程時，電晶體Mc關斷並且讀取電壓Vsen處於高電壓準位(接近工作電壓)。此時，可以經由感測放大器103獲得相當於位元值“0”的感測結果。然而，當電晶體Mc被相當於位元值“0”的寫入電壓進行編程且電晶體Mc存在具有低阻抗特性的漏電流路徑(請見圖1所示虛線)時，讀取電壓Vsen處於相對較低的電壓準位(介於接地電位與半工作電壓之間)，而使感測放大器103獲得相當於位元值“1”的感測結果。透過上述檢測方式，可以篩檢出存在具有低阻抗特性的漏電流路徑的OTP記憶體(或MTP記憶體)100。
但是，當電晶體Mc被相當於位元值“0”的寫入電壓進行編程且電晶體Mc存在具有高阻抗特性的漏電流路徑(請見圖1 所示虛線)時，讀取電壓Vsen處於相對較高的電壓準位(大於半工作電壓)，導致感測放大器103反而獲得與理想狀態相同的感測結果，即相當於位元值“0”的感測結果。也就是說，上述檢測方式無法檢測出存在具有高阻抗特性的漏電流路徑的OTP記憶體(或MTP記憶體)100，而誤通過CP測試階段。進而，在後端產品實際進行應用時，OTP記憶體(或MTP記憶體)100的漏電流路徑可能在系統低電壓操作下由高感測電壓特性轉為低感測電壓特性，而使OTP記憶體(或MTP記憶體)100產生一般性失效。這種狀況將使產品可靠度下降並產生客訴風險。
因此，本發明提出一種解決方案，以使存在具有高阻抗特性的漏電流路徑的OTP記憶體(或MTP記憶體)在CP測試階段得以被檢測出來。
本發明提供一種感測電路以及包含前述感測電路的測試裝置，可以使存在具有高阻抗特性的漏電流路徑的非揮發式記憶體在CP測試階段得以被檢測出來。
本發明的感測電路用以依據非揮發式記憶體的讀取電壓以產生感測結果。感測電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體以及開關組。第一電晶體耦接於工作電壓與第一節點之間。第二電晶體耦接於第一節點與第二節點之間。第三電晶體耦接於第二節點與參考接地電壓之間。第一電晶體的控 制端、第二電晶體的控制端以及第三電晶體的控制端皆接收讀取電壓。第四電晶體耦接於工作電壓與第一節點之間。開關組依據控制信號形成或斷開第四電晶體的控制端與第二節點之間的導通路徑，以由第一節點獲取該感測結果。
本發明的測試裝置用以依據非揮發式記憶體的讀取電壓以產生測試結果。測試裝置包括非揮發式記憶體、前述的感測電路以及測試控制器，其中非揮發式記憶體被以相應於一位元值的電壓值編程。測試控制器用以產生控制信號，以使開關組依據控制信號斷開導通路徑以進入第一測試模式，並在執行第一測試模式所獲得的感測結果為前述位元值時，使開關組依據控制信號導通導通路徑以進入第二測試模式。測試控制器並用以在執行第二測試模式所獲得的感測結果不為前述位元值時，產生測試結果
Figure 110117683-A0305-02-0007-3
Figure 110117683-A0305-02-0007-4
表示非揮發式記憶體存在高阻抗漏電流路徑。
本發明的測試裝置用以依據非揮發式記憶體的讀取電壓以產生測試結果。測試裝置包括非揮發式記憶體、前述的感測電路以及測試控制器，其中非揮發式記憶體被以相應於一位元值的電壓值進行擦除。測試控制器用以產生控制信號，以使開關組依據控制信號斷開導通路徑以進入第一測試模式，並在執行第一測試模式所獲得的感測結果不為前述位元值時，使開關組依據控制信號導通導通路徑以進入第二測試模式。測試裝置並用以在執行第二測試模式所獲得的感測結果為前述位元值時，產生測試結果表示感測結果已針對非揮發式記憶體存在高阻抗讀取路徑而導致 的讀取位元值錯誤進行修正。並在應用終端產品階段，將感測電路切換至第二測試模式感測以修正結果，進而提升良率。
本發明的感測電路用以依據非揮發式記憶體的讀取電壓以產生感測結果。感測電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體以及開關組。第一電晶體耦接於第一節點與第二節點之間，其中第一電晶體的控制端接收讀取電壓。第二電晶體耦接於第二節點與參考接地電壓之間。第三電晶體耦接於工作電壓與第一節點之間，其中第三電晶體的控制端耦接於第二電晶體的控制端並接收讀取電壓。第四電晶體耦接於第二節點與參考接地電壓之間。開關組依據控制信號形成或斷開第一節點與第四電晶體的控制端之間的導通路徑，以由第二節點獲取該感測結果。
本發明的測試裝置用以依據非揮發式記憶體的讀取電壓以產生測試結果。測試裝置包括非揮發式記憶體、前述感測電路以及測試控制器，其中非揮發式記憶體被以相應於一位元值的電壓值進行擦除。測試控制器用以產生控制信號，以使開關組依據控制信號斷開導通路徑以進入第一測試模式，並在執行第一測試模式所獲得的感測結果為前述位元值時，使開關組依據控制信號導通導通路徑以進入第二測試模式。測試控制器並用以在執行第二測試模式所獲得的感測結果不為前述位元值時，產生測試結果表示非揮發式記憶體存在高阻抗漏電流路徑。
本發明的測試裝置用以依據非揮發式記憶體的讀取電壓 以產生測試結果。測試裝置包括非揮發式記憶體、前述感測電路以及測試控制器，其中非揮發式記憶體被以相應於一位元值的電壓值編程。測試控制器用以產生控制信號，以使開關組依據控制信號斷開導通路徑以進入第一測試模式，並在執行第一測試模式所獲得的感測結果不為前述位元值時，使開關組依據控制信號導通導通路徑以進入第二測試模式。測試控制器並用以在執行第二測試模式所獲得的感測結果為前述位元值時，產生測試結果表示感測結果已針對非揮發式記憶體存在高阻抗讀取路徑而導致的讀取位元值錯誤進行修正。並在應用終端產品階段，將感測電路切換至第二測試模式感測以修正結果，進而提升良率。
基於上述，本發明通過控制感測電路內的開關的動作，可以進行第一測試模式以及第二測試模式。本發明可藉由依序進行第一測試模式以及第二測試模式，來檢測非揮發式記憶體是否存在具有高阻抗特性的漏電流路徑。如此可以避免存在具有高阻抗特性的漏電流路徑的非揮發式記憶體通過檢測，但在後續使用產生一般性失效的問題。因此，產品的可靠性可獲得提升，同時也可針對高阻抗的讀取路徑所產生的誤判，使感測電路切換至第二測試模式並保持此模式應用在終端產品中，藉此修正感測結果並提升良率。
100、100’:OTP記憶體(或MTP記憶體)
101:電流源
102:負載
103:感測放大器
200:感測電路
300:測試控制器
B:緩衝器
Dout:感測結果
M1~M8:電晶體
Mc:電晶體
Ms:電晶體
Msel:電晶體
N1~N6:節點
S:控制信號
S410~S490、S610~S680、S810~S890、S910~980:步驟
SW1~SW4:開關
VDD:工作電壓
Vsen:讀取電壓
圖1繪示為OTP記憶體(或MTP記憶體)的基本電路結構示意圖。
圖2A與圖2B繪示為本發明第一實施例的感測電路的電路結構示意圖。
圖3繪示為本發明的測試電路的方塊示意圖。
圖4繪示為在本發明第一實施例下的檢測是否存在具有高阻抗特性的漏電流路徑的步驟流程圖。
圖5繪示為OTP記憶體(或MTP記憶體)的基本電路結構示意圖。
圖6繪示為在本發明第一實施例下的檢測是否存在具有高阻抗特性的讀取路徑的步驟流程圖。
圖7繪示為本發明第二實施例的測試電路的電路示意圖。
圖8繪示為在本發明第二實施例下的檢測是否存在具有高阻抗特性的漏電流路徑的步驟流程圖。
圖9繪示為在本發明第二實施例下的檢測是否存在具有高阻抗特性的讀取路徑的步驟流程圖。
圖2A與圖2B繪示為本發明第一實施例的感測電路的電路結構示意圖。圖2A所示感測電路的電路結構與圖2B所示感測電路的電路結構完全相同，兩者的差異僅在開關組(開關SW1與開關SW2)的做動方式不同。請同時參見圖2A與圖2B，OTP記 憶體(或MTP記憶體)100可包括電晶體Ms、負載102、電晶體Msel以及電晶體Mc。電晶體Ms做為一電流源，相當於圖1的電流源101。負載102與電晶體Mc的作用可參酌圖1中的同名元件的說明，於此不再贅述。電晶體Msel被開啟時，OTP記憶體(或MTP記憶體)100可被進行寫入與讀取操作，因此電晶體Msel又稱為選擇電晶體。在本實施例中，電晶體Ms可以是P型金氧半場效電晶體，並且電晶體Msel與電晶體Mc可以是N型金氧半場效電晶體。
感測電路200用以依據OTP記憶體(或MTP記憶體)100的讀取電壓Vsen以產生感測結果Dout。感測電路200包括電晶體M1~M4、開關SW1、開關SW2以及緩衝器B。電晶體M1的第一端接收工作電壓VDD。電晶體M1的第二端耦接節點N1。電晶體M1的控制端接收讀取電壓Vsen(即電晶體M1的做動受控於讀取電壓Vsen)。電晶體M2的第一端耦接節點N1。電晶體M2的第二端耦接節點N2。電晶體M2的控制端接收讀取電壓Vsen(即電晶體M2的做動受控於讀取電壓Vsen)。在本實施例中，電晶體M1與M2構成一反向器。電晶體M3的第一端耦接節點N2。電晶體M3的第二端耦接參考接地電壓。電晶體M3的控制端接收讀取電壓Vsen(即電晶體M3的做動受控於讀取電壓Vsen)。電晶體M4的第一端耦接工作電壓VDD。電晶體M4的第二端耦接節點N1。電晶體M4的控制端耦接開關SW1的第一端。在本實施例中，電晶體M1與電晶體M4可以是P型金氧半場效電晶體，並且電晶 體M2與電晶體M3可以是N型金氧半場效電晶體。
開關SW1的第一端耦接電晶體M4的控制端，開關SW1的第二端依據控制信號選擇性地耦接至工作電壓VDD與節點N3兩者之一。開關SW2的第一端耦接節點N2。開關SW2的第二端依據控制信號選擇性地耦接至參考接地電壓與節點N3兩者之一。開關SW1與開關SW2受控於控制信號以同步地動作，藉此構成一開關組。此開關組依據控制信號形成或斷開電晶體M4的控制端到節點N2之間的一導通路徑。舉例來說，當控制信號處於第一電壓準位(例如高電壓準位)時，開關SW1與開關SW2同步地做動以形成前述導通路徑。當控制信號處於第二電壓準位(例如低電壓準位)時，開關SW1與開關SW2同步地做動以斷開前述導通路徑。緩衝器B的輸入端耦接節點N1，以接收節點N1的電壓信號。緩衝器B的作用在於將節點N1的類比的電壓信號數位化，以輸出數位的感測結果Dout。在一實施例中，緩衝器B可以串接的兩個反向器來實現。
請見圖2A，當感測電路200的開關組依據控制信號斷開電晶體M4的控制端與節點N2之間的導通路徑時，電晶體M3與電晶體M4不作用。詳細來說，由於電晶體M2會經由開關SW2直接接地，因此電晶體M3被旁路(by pass)，相當於不作用。另外，由於電晶體M4的控制端通過開關SW1接到工作電壓VDD，因此電晶體M4不導通，相當於不作用。在電晶體M3與電晶體M4都不作用的情況下，感測電路200等效通過反向器(僅電晶體 M1與電晶體M2作用)與緩衝器B來獲取感測結果Dout。
請見圖2B，當感測電路200的開關組依據控制信號形成電晶體M4的控制端與節點N2之間的導通路徑時，電晶體M1~M4皆作用。電晶體M1與電晶體M2仍發揮反向器作用。電晶體M2與電晶體M3串接在一起，並且電晶體M1與電晶體M4為並聯關係。在讀取電壓Vsen處在相對高電壓的情況下，電晶體M3的存在可使電晶體M2的臨界電壓(threshold voltage)提高。此時，電晶體M3可能完全導通，而電晶體M2為部分導通。如此一來，電晶體M2對地的導通路徑就不會全開，而使節點N1的電壓維持在相當於工作電壓VDD的電壓準位。也就是說，電晶體M3的作用在於提高感測電路200對於高讀取電壓Vsen的耐受度(容許度)，而可做為使N1的電壓準位維持在高電壓準位的第一道防線。
在讀取電壓Vsen的電壓值非常高的情況下，電晶體M2與電晶體M3可能都會完全導通。此時，節點N2與節點N3等於或接近參考接地電壓而使電晶體M4導通。工作電壓VDD通過電晶體M4以補償電流至節點N1，使節點N1的電壓準位被拉高並維持在相當於工作電壓VDD的電壓準位。因此，電晶體M4可以做為使N1的電壓準位維持在高電壓準位的第二道防線。簡單來說，在高讀取電壓Vsen的情況下，透過電晶體M3與電晶體M4，可以將的節點N1的掉落電壓補償到一高電壓準位。
圖3繪示為本發明的測試電路的方塊示意圖。圖3所示測試電路可應用於例如CP階段，以檢測非揮發式記憶體中的電晶 體是否存在具有低阻抗特性的漏電流路徑，或存在具有高阻抗特性的漏電流路徑。請同時參見圖2A、圖2B與圖3，測試電路包括待檢的非揮發式記憶體100’、感測電路200以及測試控制器300。非揮發式記憶體100’可以是如圖1及圖2所示OTP記憶體(或MTP記憶體)100。感測電路200的架構可以參考圖2所示感測電路200的說明，於此不再贅述。測試控制器300用以產生控制信號S。感測電路200依據控制信號S以形成或斷開電晶體M4的控制端與節點N2之間的導通路徑。其中，測試控制器300例如是微處理器(Microprocessor)、中央處理單元(central processing unit,CPU)，或是其他可程式化之一般用途或特殊用途的微處理器(Microprocessor)、數字訊號處理器(Digital Signal Processor,DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits,ASIC)、可程式化邏輯裝置(Programmable Logic Device,PLD)或其他類似裝置或這些裝置的組合。
圖3所示測試裝置可操作在第一測試模式或第二測試模式。第一測試模式又稱正常測試模式，並且第二測試模式又稱高阻抗路徑測試模式。當測試裝置操作在第一測試模式時，測試控制器300經由控制信號S使感測電路200斷開電晶體M4的控制端與節點N2之間的導通路徑。電晶體M3與電晶體M4因前述導通路徑斷開而不作用。此時，感測電路200等效通過反向器(由電晶體M1與電晶體M2構成)與緩衝器B來獲取感測結果Dout。
在第一測試模式下且非揮發式記憶體100’被相當於位元 值“0”的寫入電壓進行編程時，若獲得相當於位元值“0”的感測結果Dout，表示非揮發式記憶體100’不存在具有低阻抗特性的漏電流路徑。但若獲得相當於位元值“1”的感測結果Dout，表示非揮發式記憶體100’存在具有低阻抗特性的漏電流路徑。在第二測試模式下且非揮發式記憶體100’被相當於位元值“0”的寫入電壓進行編程時，若獲得相當於位元值“0”的感測結果Dout，表示非揮發式記憶體100’不存在具有高阻抗特性的漏電流路徑。但若獲得相當於位元值“1”的感測結果Dout，表示非揮發式記憶體100’存在具有高阻抗特性的漏電流路徑。
圖4繪示為在本發明第一實施例下的檢測是否存在具有高阻抗特性的漏電流路徑的步驟流程圖。請同時參見圖2A、圖2B、圖3與圖4，流程始於步驟S410。在步驟S420中，以相當於位元值“0”的電壓值編程非揮發式記憶體100’的所有記憶胞(Memory Cell)，並針對各記憶胞執行圖4的剩餘步驟。在步驟S430中，使測試裝置操作於第一測試模式(電晶體M3與電晶體M4因導通路徑斷開而不作用)，並執行步驟S440。在步驟S440中，確認感測結果Dout是否為位元值“0”。若否(感測結果Dout為位元值“1”)，表示非揮發式記憶體100’因存在具有低阻抗特性的漏電流路徑而導致編程失敗(步驟S450)。若是(感測結果Dout為位元值“0”)，表示非揮發式記憶體100’不存在具有低阻抗特性的漏電流路徑，但尚無法排除非揮發式記憶體100’是因為存在具有高阻抗特性的漏電流路徑而錯誤地獲得與理想狀態相同 的感測結果(感測結果Dout為位元值“0”)的可能性。因此，需要繼續執行步驟S460。
在步驟S460中，使測試裝置切換到第二測試模式(電晶體M3與電晶體M4因導通路徑形成而作用)，並執行步驟S470。在步驟S470中，確認感測結果Dout是否為位元值“0”。若在第二測試模式下獲得的感測結果Dout仍為位元值“0”，表示成功地編程了非揮發式記憶體100’(步驟S480)。若在第二測試模式下獲得的感測結果Dout為位元值“1”，表示非揮發式記憶體100’存在具有高阻抗特性的漏電流路徑(步驟S490)。通過執行第一測試模式，可以確認非揮發式記憶體100’是否存在具有低阻抗特性的漏電流路徑。通過執行第二測試模式，可以進一步地確認非揮發式記憶體100’是否存在具有高阻抗特性的漏電流路徑。如此一來，可以避免存在具有高阻抗特性的漏電流路徑的不良品誤通過CP測試。進而，可以避免非揮發式記憶體100’在後續產品實際應用階段由於漏電流路徑可能在系統低電壓操作下，由高感測電壓特性轉為低感測電壓特性而造成產生一般性失效(讀取錯誤)的可能性。
此外，即便不存在高/低阻抗特性的漏電流路徑，但當非揮發式記憶體100’存在高阻抗特性的讀取路徑(例如因為線路寬度較窄的等製程變異所形成的高阻抗訊號雜訊，)時，也可能會發生讀取錯誤的問題。在CP檢測階段，存在高阻抗特性的讀取路徑的非揮發式記憶體100’將因為讀取錯誤而被檢出並當成不良 品。然而，這個讀取錯誤是由高阻抗特性的讀取路徑所引起的，而非此非揮發式記憶體100’本身問題所引起。實際上，非揮發式記憶體100’是可用的。因此在這種狀況下，將會造成額外的產品良率的損失。
圖5繪示為OTP記憶體(或MTP記憶體)的基本電路結構示意圖。圖5所示電路結構與圖1所示電路結構基本相同，其差異僅在於圖5所示OTP記憶體(或MTP記憶體)100所存在的是高阻抗特性的讀取路徑，而非高/低阻抗特性的漏電流路徑。
請見圖5，在電晶體Mc被相當於位元值“1”的寫入電壓進行擦除時(電晶體Mc被導通而使讀取電壓Vsen被拉低)，OTP記憶體(或MTP記憶體)100理想地應獲得位元值“1”的感測結果。但是，由於存在高阻抗特性的讀取路徑(請見圖5所示虛線)時，讀取電壓Vsen將處於相對較高的電壓準位(大於半工作電壓)，導致感測放大器103錯誤地獲得位元值“0”的感測結果，而發生讀取錯誤的問題。
在本發明中，還可以通過圖2A與圖2B所示感測電路200來進一步檢測非揮發式記憶體是否存在具有高阻抗特性的讀取路徑。並可在應用終端產品階段，將感測電路切換至第二測試模式感測以修正結果，進而提升良率。圖6繪示為在本發明第一實施例下的檢測是否存在具有高阻抗特性的讀取路徑的步驟流程圖。請同時參見圖2A、圖2B、圖3與圖6，流程始於步驟S610。在步驟S620中，將擦除(Erase)非揮發式記憶體100’的所有記憶 胞(Memory Cell)，使其儲存狀態相當於位元值“1”，並針對各記憶胞執行圖6的剩餘步驟。在步驟S630中，使測試裝置操作於第一測試模式(電晶體M3與電晶體M4因導通路徑斷開而不作用)，並執行步驟S640。在步驟S640中，確認感測結果Dout是否為位元值“1”。若是，表示擦除成功(步驟S650)。若否(感測結果Dout為位元值“0”)，則表示有因存在高阻抗特性的讀取路徑而產生讀取錯誤的可能性，因此需要進一步執行步驟S660。在步驟S660中，使測試裝置操作於第二測試模式(電晶體M3與電晶體M4因導通路徑形成而作用)，以確認非揮發式記憶體100’是因為存在高阻抗特性的讀取路徑而導致讀取失敗，還是因為非揮發式記憶體100’本身的結構問題導致擦除失敗。在步驟S670中，確認感測結果Dout是否為位元值“1”。若是(感測結果Dout已經過修正/補償)，表示擦除成功(步驟S650)。若否(感測結果Dout為位元值“0”)，則表示擦除失敗(步驟S680)。
如此一來，即便非揮發式記憶體100’因存在高阻抗特性的讀取路徑，也可以通過如圖2A與圖2B所示架構來修改/補償感測結果Dout，以避免非揮發式記憶體100’無法通過CP檢測階段而被當作不良品。並且，透過將第二測試模式並保持此模式應用在終端產品中，可使產品的良率獲得提升。
表(一)記載了各種狀態的非揮發式記憶體100’在第一測試模式與第二測試模式下的感測結果。
表(一)
Figure 110117683-A0305-02-0019-2
請同時參見圖2A、圖2B以及表(一)，在擦除狀態下，非揮發式記憶體100’被寫入位元值“1”且電晶體Mc導通。此時，經由第一測試模式得到的感測結果Dout為位元值“1”。另外，在第二測試模式下，由於電晶體M1導通以及電晶體M2與M3皆關斷，因此得到的感測結果Dout也會是位元值“1”(對應電壓值3.3V)。在存在高阻抗特性的路徑(無論是漏電流路徑或是讀取路徑)的情況下，經由第一測試模式得到的感測結果Dout反而會是位元值“0”。另外，在第二測試模式下，由於電晶體M1關斷、電晶體M2部分導通(或完全導通)以及電晶體M3與電晶體M4皆導通，因此得到的感測結果Dout會是位元值“1”(對應電壓值3.3V)。在編程狀態下，非揮發式記憶體100’被寫入位元值“0”且電晶體Mc關斷。此時，經由第一測試模式得到的感測結果Dout為位元值“0”。另外，在第二測試模式下，由於電晶體M1關斷以及電晶體M2與M3皆導通，因此得到的感測結果Dout 也會是位元值“0”(對應電壓值0V)。在編程餘量(margin)不足的狀態下，非揮發式記憶體100’被寫入位元值“0”但電晶體Mc不會關斷。此時，經由第一測試模式得到的感測結果Dout為位元值“1”。另外，在第二測試模式下，由於電晶體M1導通以及電晶體M2與M3皆關斷，因此得到的感測結果Dout也會是位元值“1”(對應電壓值3.3V)。
由此可知，除了存在高阻抗特性的路徑(無論是漏電流路徑或是讀取路徑)的情況下，在其餘狀態下，經由第一測試模式與經由第二測試模式所得到的感測結果Dout皆會相同。因此，可以通過依序執行第一測試模式與第二測試模式來確認非揮發式記憶體100’是否存在具有高阻抗特性的路徑(無論是漏電流路徑或是讀取路徑)。
圖2A與圖2B所示感測電路200是針對非揮發式記憶體的電晶體Mc為N型金氧半場效電晶體所設計。本發明亦在相同的概念下，針對電晶體Mc為P型金氧半場效電晶體的狀況設計另一種感測電路。
圖7繪示為本發明第二實施例的測試電路的電路示意圖。圖7所示感測電路200’為針對電晶體Mc為P型金氧半場效電晶體的情況所設計。請見圖7，感測電路200’用以依據非揮發式記憶體的讀取電壓Vsen以產生感測結果Dout。感測電路200’包括電晶體M5~M8、開關SW3、開關SW4以及緩衝器B。電晶體M5的第一端耦接節點N4。電晶體M5的第二端耦接節點N5。 電晶體M5的控制端接收讀取電壓Vsen(即電晶體M5的做動受控於讀取電壓Vsen)。電晶體M6的第一端耦接電晶體M5的第二端(即節點N5)。電晶體M6的第二端耦接參考接地電壓。電晶體M7的第一端接收工作電壓VDD。電晶體M7的第二端耦接節點N4。並且，電晶體M7的控制端、電晶體M6的控制端以及電晶體M5的控制端耦接在一起。電晶體M5與電晶體M6構成一反向器。電晶體M8的第一端耦接節點N5。電晶體M8的第二端耦接參考接地電壓。並且，電晶體M8的控制端透過一導通路徑耦接至節點N4。在本實施例中，電晶體M5與電晶體M7可以是P型金氧半場效電晶體，並且電晶體M6與電晶體M8可以是N型金氧半場效電晶體。
開關SW3的第一端耦接至節點N4。開關SW3的第二端依據控制信號選擇性地耦接至工作電壓VDD與節點N6兩者之一。開關SW4的第一端耦接電晶體M8的控制端。開關SW4的第二端依據控制信號選擇性地耦接至參考接地電壓與節點N6兩者之一。開關SW3與開關SW4受控於控制信號以同步地動作，藉此構成一開關組。此開關組依據控制信號形成或斷開電晶體M8的控制端到節點N4之間的一導通路徑。舉例來說，當控制信號處於第一電壓準位(例如高電壓準位)時，開關SW3與開關SW4同步地做動以形成前述導通路徑。當控制信號處於第二電壓準位(例如低電壓準位)時，開關SW3與開關SW4同步地做動以斷開前述導通路徑。緩衝器B的輸入端耦接節點N5，以接收節點 N5的電壓信號。緩衝器B的作用在於將節點N5的類比的電壓信號數位化，以輸出數位的感測結果Dout。在一實施例中，緩衝器B可以串接的兩個反向器來實現。
由於圖7所示感測電路200’可視為圖2A與圖2B所示感測電路200的互補型電路架構，故在此省略對於圖7的電路動作的詳細說明。簡單來說，在非揮發式記憶體具有高阻抗漏電流路徑/讀取路徑的情況下，圖2A與圖2B所示感測電路200的作用在於透過電晶體M3、電晶體M4以及兩者之間的負回授路徑來維持節點N1的電壓為高電壓準位。相對於互補型電路結構，圖2A與圖2B所示感測電路200的作用在於透過電晶體M7、電晶體M8以及兩者之間的負回授路徑來維持節點N5的電壓為低電壓準位。
圖7所示感測電路200’可被應用於圖3所示測試電路。換句話說，圖3的感測電路200的架構可如圖7的感測電路200’所示。類似地，當圖3所示測試電路操作在第一測試模式時，測試控制器300透過產生控制信號S，以控制感測電路200’斷開電晶體M8的控制端與節點N4之間的導通路徑。當圖3所示測試電路操作在第二測試模式時，測試控制器300透過產生控制信號S，以控制感測電路200’形成電晶體M8的控制端與節點N4之間的導通路徑。
圖8繪示為在本發明第二實施例下的檢測是否存在具有高阻抗特性的漏電流路徑的步驟流程圖。請同時參見圖圖3、圖7與圖8，流程始於步驟S810。在步驟S820中，將非揮發式記憶體 100’的所有記憶胞(Memory Cell)擦除至位元值“1”，並針對各記憶胞執行圖8的剩餘步驟。在步驟S830中，使測試裝置操作於第一測試模式(電晶體M7與電晶體M8因導通路徑斷開而不作用)，並執行步驟S840。在步驟S840中，確認感測結果Dout是否為位元值“1”。若否(感測結果Dout為位元值“0”)，表示非揮發式記憶體100’擦除失敗(步驟S850)。若是(感測結果Dout為位元值“1”)，表示非揮發式記憶體100’不存在具有低阻抗特性的漏電流路徑，但尚無法排除非揮發式記憶體100’是因為存在具有高阻抗特性的漏電流路徑而錯誤地獲得與理想狀態相同的感測結果(感測結果Dout為位元值“1”)的可能性。因此，需要繼續執行步驟S860。
在步驟S860中，使測試裝置切換到第二測試模式(電晶體M7與電晶體M8因導通路徑形成而作用)，並執行步驟S870。在步驟S870中，確認感測結果Dout是否為位元值“1”。若在第二測試模式下獲得的感測結果Dout仍為位元值“1”，表示成功地擦除了非揮發式記憶體100’(步驟S880)。若在第二測試模式下獲得的感測結果Dout為位元值“0”，表示非揮發式記憶體100’存在具有高阻抗特性的漏電流路徑(步驟S890)。通過執行第一測試模式，可以確認非揮發式記憶體100’是否存在具有低阻抗特性的漏電流路徑。通過執行第二測試模式，可以進一步地確認非揮發式記憶體100’是否存在具有高阻抗特性的漏電流路徑。如此一來，可以避免存在具有高阻抗特性的漏電流路徑的不良品誤通過 CP測試。進而，可避免非揮發式記憶體100’在後續產品實際應用階段由於漏電流路徑可能在系統低電壓操作下，由高感測電壓特性轉為低感測電壓特性而造成產生一般性失效(讀取錯誤)的可能性。
此外，在CP檢測階段，存在高阻抗特性的讀取路徑的非揮發式記憶體100’將因為讀取錯誤而被檢出並當成不良品為避免此問題，還可以通過圖7所示感測電路200’來進一步檢測非揮發式記憶體是否存在具有高阻抗特性的讀取路徑，並在應用終端產品階段，使感測電路切換至第二測試模式感測以修正結果，進而提升良率。
圖9繪示為在本發明第二實施例下的檢測是否存在具有高阻抗特性的讀取路徑的步驟流程圖。請同時參見圖3、圖7與圖9，流程始於步驟S910。在步驟S920中，以相當於位元值“0”的電壓編程非揮發式記憶體100’的所有記憶胞(Memory Cell)，並針對各記憶胞執行圖9的剩餘步驟。在步驟S930中，使測試裝置操作於第一測試模式(電晶體M7與電晶體M8因導通路徑斷開而不作用)，並執行步驟S940。在步驟S940中，確認感測結果Dout是否為位元值“0”。若是，表示編程成功(步驟S950)。若否(感測結果Dout為位元值“1”)，則表示有因存在高阻抗特性的讀取路徑而產生讀取錯誤的可能性，因此需要進一步執行步驟S960。在步驟S960中，使測試裝置操作於第二測試模式(電晶體M7與電晶體M8因導通路徑形成而作用)，以確認非揮發式記憶體100’ 是因為存在高阻抗特性的讀取路徑而導致讀取失敗，還是因為非揮發式記憶體100’本身的結構問題導致擦除失敗。在步驟S970中，確認感測結果Dout是否為位元值“0”。若是(感測結果Dout已經過修正/補償)，表示編程成功(步驟S950)。若否(感測結果Dout為位元值“1”)，則表示編程失敗(步驟S980)。
如此一來，即便非揮發式記憶體100’因存在高阻抗特性的讀取路徑，也可以通過如圖7所示架構來修改/補償感測結果Dout，以避免非揮發式記憶體100’無法通過CP檢測階段而被當作不良品，並且使用第二測試模式直接應用終端產品，使產品的良率可以獲得提升。
需說明的是，雖然上述實施例皆是基於OTP記憶體(或MTP記憶體)進行舉例，然而本發明不以此為限。在其他實施例中，本發明的感測電路以及測試裝置可應用於任何非揮發式記憶體，包括唯讀記憶體(Read-only memory，ROM)、快閃記憶體(Flash memory)以及非揮發性隨機存取記憶體(NVRAM)。其中，唯讀記憶體又包括可規化唯讀記憶體(Programmable read-only memory，PROM)、電可改寫唯讀記憶體(Electrically alterable read only memory，EAROM)、可抹除程式化唯讀記憶體(Erasable programmable read only memory，EPROM)、電子可抹除程式化唯讀記憶體(Electrically erasable programmable read only memory，EEPROM)、罩幕式程式化唯讀記憶體(Mask-programmed read-only memory，Mask ROM)以及熔絲程式化唯讀記憶體 (Fuse-programmed read only memory，Fuse ROM)。
綜上所述，本發明通過控制感測電路(如圖2A、圖2B以及圖7所示)內的開關的動作，可以進行第一測試模式以及第二測試模式。本發明可藉由依序進行第一測試模式以及第二測試模式，來檢測非揮發式記憶體是否存在具有高阻抗特性的漏電流路徑。進一步地，本發明還可藉由依序進行第一測試模式以及第二測試模式，來檢測非揮發式記憶體是否存在具有高阻抗特性的讀取路徑並自動地對感測結果進行補償。
如此一來，可以避免存在具有高阻抗特性的漏電流路徑的非揮發式記憶體通過檢測，但在後續使用時產生一般性失效(讀取錯誤)的問題。此外，也可以因應存在具有高阻抗特性的讀取路徑的狀況，通過補償感測結果以提升產品良率。因此，產品的可靠性以及良率皆可獲得提升。
100:OTP記憶體(或MTP記憶體)
102:負載
200:感測電路
B:緩衝器
Dout:感測結果
M1~M4:電晶體
Mc:電晶體
Ms:電晶體
Msel:電晶體
N1~N3:節點
SW1、SW2:開關
VDD:工作電壓
Vsen:讀取電壓

Claims (24)

  1. 一種感測電路，用以依據一非揮發式記憶體的一讀取電壓以產生一感測結果，包括：一第一電晶體，耦接於一工作電壓與一第一節點之間；一第二電晶體，耦接於該第一節點與一第二節點之間；一第三電晶體，耦接於該第二節點與一參考接地電壓之間，其中該第一電晶體的控制端、該第二電晶體的控制端以及該第三電晶體的控制端皆接收該讀取電壓；一第四電晶體，耦接於該工作電壓與該第一節點之間；以及一開關組，依據一控制信號形成或斷開該第四電晶體的控制端與該第二節點之間的一導通路徑，以由該第一節點獲取該感測結果。
  2. 如請求項1所述的感測電路，其中該開關組包括：一第一開關，被設置在該第四電晶體的控制端與一第三節點之間；以及一第二開關，被設置在該第二節點與該第三節點之間，其中，當該控制信號處於一第一電壓準位時，該第一開關與該第二開關形成該導通路徑，其中，當該控制信號處於一第二電壓準位時，該第一開關與該第二開關做動以分別耦接至該工作電壓以及該參考接地電壓，以斷開該導通路徑。
  3. 如請求項1所述的感測電路，其中該第一電晶體與該第四電晶體為P型金氧半場效電晶體，並且該第二電晶體與該第三電晶體為N型金氧半場效電晶體。
  4. 如請求項1所述的感測電路，還包括：一緩衝器，耦接該第一節點，用以將類比的該感測結果數位化。
  5. 如請求項4所述的感測電路，其中該緩衝器包括串接的兩個反向器。
  6. 如請求項1所述的感測電路，其中該非揮發式記憶體為一次性可編程記憶體或為多次性可编程記憶體。
  7. 一種測試裝置，用以依據一非揮發式記憶體的一讀取電壓以產生一測試結果，包括：一非揮發式記憶體，被以相應於一位元值的電壓值編程；如請求項1所述的感測電路；以及一測試控制器，用以：產生該控制信號，以使該開關組依據該控制信號斷開該導通路徑以進入一第一測試模式，並在執行該第一測試模式所獲得的該感測結果為該位元值時，使該開關組依據該控制信號導通該導通路徑以進入一第二測試模式；以及在執行該第二測試模式所獲得的該感測結果不為該位元值時，產生該測試結果以指示該非揮發式記憶體存在一高阻抗漏電流路徑。
  8. 如請求項7所述的測試裝置，其中該測試控制器還用以：在執行該第一測試模式所獲得的該感測結果不為該位元值時，產生該測試結果以指示因為該非揮發式記憶體存在一低阻抗漏電流路徑而導致編程結果失敗。
  9. 如請求項7所述的測試裝置，其中該測試控制器還用以：在執行該第二測試模式所獲得的該感測結果為該位元值時，產生該測試結果以指示編程結果成功。
  10. 一種測試裝置，用以依據一非揮發式記憶體的一讀取電壓以產生一測試結果，包括：一非揮發式記憶體，被以相應於一位元值的電壓值進行擦除；如請求項1所述的感測電路；以及一測試控制器，用以：產生該控制信號，以使該開關組依據該控制信號斷開該導通路徑以進入一第一測試模式，並在執行該第一測試模式所獲得的該感測結果不為該位元值時，使該開關組依據該控制信號導通該導通路徑以進入一第二測試模式；以及在執行該第二測試模式所獲得的該感測結果為該位元值時，產生該測試結果以指示該感測結果已針對該非揮發式記憶體存在一高阻抗讀取路徑而導致的讀取位元值錯誤進行修正。
  11. 如請求項10所述的測試裝置，其中該測試控制器還用以：在執行該第一測試模式所獲得的該感測結果為該位元值時，產生該測試結果以指示擦除結果成功。
  12. 如請求項10所述的測試裝置，其中該測試控制器還用以：在執行該第二測試模式所獲得的該感測結果不為該位元值時，產生該測試結果以指示擦除結果失敗。
  13. 一種感測電路，用以依據一非揮發式記憶體的一讀取電壓以產生一感測結果，包括：一第一電晶體，耦接於一第一節點與一第二節點之間，其中該第一電晶體的控制端接收該讀取電壓；一第二電晶體，耦接於該第二節點與一參考接地電壓之間；一第三電晶體，耦接於一工作電壓與該第一節點之間，其中該第三電晶體的控制端耦接於該第二電晶體的控制端並接收該讀取電壓；一第四電晶體，耦接於該第二節點與該參考接地電壓之間；以及一開關組，依據一控制信號形成或斷開該第一節點與該第四電晶體的控制端之間的一導通路徑，以由該第二節點獲取該感測結果。
  14. 如請求項13所述的感測電路，其中該開關組包括：一第一開關，被設置在該第一節點與一第三節點之間；以及一第二開關，被設置在該第三節點與該第四電晶體的控制端之間，其中，當該控制信號處於一第一電壓準位時，該第一開關與該第二開關形成該導通路徑，其中，當該控制信號處於一第二電壓準位時，該第一開關與該第二開關做動以分別耦接至該工作電壓以及該參考接地電壓，以斷開該導通路徑。
  15. 如請求項13所述的感測電路，其中該第一電晶體與該第三電晶體為P型金氧半場效電晶體，並且該第二電晶體與該第四電晶體為N型金氧半場效電晶體。
  16. 如請求項13所述的感測電路，還包括：一緩衝器，耦接該第二節點，用以將類比的該感測結果數位化。
  17. 如請求項16所述的感測電路，其中該緩衝器包括串接的兩個反向器。
  18. 如請求項13所述的感測電路，其中該非揮發式記憶體為一次性可編程記憶體或為多次性可编程記憶體。
  19. 一種測試裝置，用以依據一非揮發式記憶體的一讀取電壓以產生一測試結果，包括： 一非揮發式記憶體，被以相應於一位元值的電壓值進行擦除；如請求項13所述的感測電路；以及一測試控制器，用以：產生該控制信號，以使該開關組依據該控制信號斷開該導通路徑以進入一第一測試模式，並在執行該第一測試模式所獲得的該感測結果為該位元值時，使該開關組依據該控制信號導通該導通路徑以進入一第二測試模式；以及在執行該第二測試模式所獲得的該感測結果不為該位元值時，產生該測試結果以指示該非揮發式記憶體存在一高阻抗漏電流路徑。
  20. 如請求項19所述的測試裝置，其中該測試控制器還用以：在執行該第一測試模式所獲得的該感測結果不為該位元值時，產生該測試結果以指示擦除結果失敗。
  21. 如請求項19所述的測試裝置，其中該測試控制器還用以：在執行該第二測試模式所獲得的該感測結果為該位元值時，產生該測試結果以指示擦除結果成功。
  22. 一種測試裝置，用以依據一非揮發式記憶體的一讀取電壓以產生一測試結果，包括：一非揮發式記憶體，被以相應於一位元值的電壓值編程；如請求項13所述的感測電路；以及 一測試控制器，用以：產生該控制信號，以使該開關組依據該控制信號斷開該導通路徑以進入一第一測試模式，並在執行該第一測試模式所獲得的該感測結果不為該位元值時，使該開關組依據該控制信號導通該導通路徑以進入一第二測試模式；以及在執行該第二測試模式所獲得的該感測結果為該位元值時，產生該測試結果以指示該感測結果已針對該非揮發式記憶體存在一高阻抗讀取路徑而導致的讀取位元值錯誤進行修正。
  23. 如請求項22所述的測試裝置，其中該測試控制器還用以：在執行該第一測試模式所獲得的該感測結果為該位元值時，產生該測試結果以指示編程結果成功。
  24. 如請求項22所述的測試裝置，其中該測試控制器還用以：在執行該第二測試模式所獲得的該感測結果不為該位元值時，產生該測試結果以指示編程結果失敗。
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