KR20090084531A - 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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KR20090084531A
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Abstract

신뢰성 향상을 위하여 제 1 프로그램부, 제 2 프로그램부 및 센싱 회로를 포함하는 퓨즈 회로가 개시된다. 제 1 프로그램부는 퓨즈프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호를 출력한다. 제 2 프로그램부는 상기 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호를 출력한다. 센싱 회로는 상기 제 1 신호 및 상기 제 2 신호에 기초하여 프로그램 여부를 나타내는 센싱 출력 신호를 발생한다. 제 1 및 제 2 프로그램부들을 동시에 프로그램함으로써 퓨즈 회로의 신뢰성이 향상된다.
E-퓨즈(e-fuse, electrical fuse), 안티퓨즈(antifuse)

Description

퓨즈 회로 및 이를 포함하는 반도체 메모리 장치{Fuse circuit and semiconductor memory device including the same}
본 발명은 전기적인 퓨징에 관한 것으로서, 더욱 상세하게는 신뢰성 향상을 위한 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리의 고집적화에 따라 메모리의 용량은 매우 빠른 속도로 증가하고 있다. 반도체 기술의 발전에 따른 메모리 용량의 증가는 한 칩이 포함하는 메모리 셀의 개수의 증가를 의미한다. 메모리 셀의 개수가 많아질수록 불량 메모리 셀의 개수 또한 증가하게 된다. 반도체 메모리 장치에서는 한 개의 메모리 셀의 불량도 허용되지 않기 때문에 이러한 불량이 발생할 경우를 대비해서 리던던트(redundant) 메모리 셀들을 구비하게 되고, 퓨즈 정보(fuse inform)에 기초하여 불량이 발생한 메모리 셀들을 리던던트 메모리 셀들로 대체한다. 퓨즈는 그 프로그램 상태에 따라 불량이 발생한 메모리 셀의 어드레스가 입력된 경우 정상 경로(normal path)를 차단하고 리던던시 경로(redundancy path)를 활성화시키는 역할을 하게 된다.
일반적으로 가장 쉽게 사용할 수 있는 레이저 퓨즈(laser fuse)는 레이저를 이용하여 금속 라인으로 구성된 퓨즈를 컷팅(cutting)하는 방식이며, 퓨즈를 컷팅하기 위한 별도의 회로가 따로 존재할 필요가 없기 때문에 간단하게 구현될 수 있는 장점을 갖는다. 그러나 레이저 퓨즈에 의한 손상을 막기 위해서 퓨즈와 퓨즈 사이에 일정한 간격이 보장되어야 하므로 금속 산화물 반도체(MOS, metal oxide semiconductor) 공정과 같은 메모리 제조 공정 기술의 발전과 상관없이 집적도의 증가에 한계가 있고, 메모리 칩이 패키징 되고 나면 사용할 수 없다는 단점을 갖는다. 이러한 단점들을 극복하기 위한 퓨즈로서 E-퓨즈(electrical fuse)와 안티퓨즈(anti-fuse)가 제안되어 사용되고 있는데, 이러한 방법들은 전기적 신호를 이용하여 퓨즈를 프로그램하는 방식이다. 즉 전기적 신호에 의해 퓨즈를 활성화 또는 비활성화시키기 때문에 패키징 후에도 사용을 할 수 있고, 공정 스케일의 축소에 따라 퓨즈 회로의 크기가 함께 축소될 수 있는 장점이 있다.
도 1은 하나의 E-퓨즈를 포함하는 종래의 퓨즈 회로를 나타내는 블록도이다.
도 1을 참조하면, 퓨즈 회로(10)는 E-퓨즈로 구현된 프로그램부(20), 기준 전압 발생부(30) 및 비교기(40)를 포함한다.
프로그램부(20)에 포함된 E-퓨즈는 프로그램 전에는 기준 전압 발생부(30)의 저항보다 충분히 작은 저항 값을 갖지만 프로그램이 수행되어 컷팅된 경우 개방 회로(open circuit)로 동작하여 상기 기준 전압 발생부(30)의 저항보다 큰 저항 값을 갖게 된다. 프로그램부(20)와 기준 전압 발생부(30)는 전원 전압(VDD)에서 각 저항에 비례하여 강하된 전압들을 출력하고 비교기(40)는 프로그램부(20)와 기준 전압 발생부(30)의 출력 전압들을 비교하여 프로그램부(20)에 포함된 E-퓨즈의 프로그램 여부, 즉 컷팅 여부를 나타내는 출력 신호(SO)를 발생한다.
도2는 하나의 안티퓨즈를 포함하는 종래의 퓨즈 회로를 나타내는 블록도이다.
도 2를 참조하면, 퓨즈 회로(50)는 안티퓨즈로 구현된 프로그램부(60), 기준 전압 발생부(70) 및 비교기(80)를 포함한다.
프로그램부(60)에 포함된 안티퓨즈는 프로그램 전에는 개방 회로로 동작하여 기준 전압 발생부(70)의 저항보다 충분히 큰 저항 값을 갖지만 프로그램이 수행되어 쇼트된(shorted) 경우 상기 기준 전압 발생부(70)의 저항보다 작은 저항 값을 갖게 된다. 프로그램부(60)와 기준 전압 발생부(70)는 전원 전압(VDD)에서 각 저항에 비례하여 강하된 전압들을 출력하고 비교기(80)는 프로그램부(60)와 기준 전압 발생부(70)의 출력 전압들을 비교하여 프로그램부(60)에 포함된 안티퓨즈의 프로그램 여부, 즉 쇼트 여부를 나타내는 출력 신호(SO)를 발생한다.
도 2의 E-퓨즈를 포함하는 프로그램부(20)는 프로그램이 수행되면 저항이 증가하여 출력 전압이 프로그램 전보다 감소하지만, 도 3의 안티퓨즈를 포함하는 프로그램부(60)는 프로그램이 수행되면 저항이 감소하여 출력 전압이 프로그램 전보다 증가한다. 프로그램부(20, 60)의 출력 전압은 프로그램 전과 후에 변동되며, 비교기는 기준 전압 발생부(30, 70)의 기준 전압과 프로그램부(20, 60)의 출력 전압을 비교하여 프로그램 여부를 판별한다.
이와 같이 종래기술은 기준 전압 발생부(30, 70)가 고정된 기준 전압을 출력하고, E-퓨즈 또는 안티퓨즈를 포함하는 프로그램부(20, 60)의 출력 전압을 상기 고정된 기준 전압과 비교하여 프로그램 여부를 판별한다. 그러나 E-퓨즈의 경우 컷팅된 주위에 불순물(residue)이 남아 저항 값이 충분히 증가하지 못하고 일정한 저항 값을 갖는 도전 경로를 형성하며, 안티퓨즈의 경우 쇼트가 불완전하여 저항 값이 충분히 감소하지 못하고 일정한 크기의 값을 유지할 수 있다. 이 경우 프로그램에 의한 저항 값의 변화가 충분하지 못하여 프로그램 여부의 판별이 불명확해지고 퓨즈 회로의 신뢰성이 저하된다.
E-퓨즈는 제어 신호에 따라 퓨즈에 높은 전류를 흘려서 컷팅하는 방식으로 프로그램된다. E-퓨즈는 패키징 후에도 외부에서 제어 신호를 인가하면 컷팅이 가능하지만, E-퓨즈에 많은 양의 전류를 흘리기 위해서 큰 사이즈의 드라이버가 필요하게 되고 따라서 퓨즈 회로의 크기가 상대적으로 크다는 단점이 있다.
한편 안티퓨즈는 E-퓨즈와는 반대로 제어 신호에 따라 퓨즈의 양단에 높은 전압을 인가하는 방식으로 프로그램된다. 일반적으로 안티퓨즈는 커패시터로 구현되어 높은 전압이 양단에 인가하면 커패시터 내부의 유전체가 손상되어 전기를 통하게 되는 방식이다. E-퓨즈와 마찬가지로 안티퓨즈는 패키징 후에도 외부에서 제어 신호를 인가하면 퓨즈의 양단이 연결되는 방식으로 프로그램될 수 있지만, 가해지는 전압의 크기에 따라 안티퓨즈의 신뢰성이 결정되므로 높은 전압을 필요로 한다.
이와 같이 E-퓨즈와 안티퓨즈는 각각 장단점을 가지고 있지만 공통적으로 레이저 퓨즈에 비해서 신뢰성이 작다는 단점을 가지고 있다. 이는 전기적으로 퓨즈의 프로그램 여부를 결정하는 방식이기 때문에 공정의 변화에 따르는 전기적 특성 변 화에 의하여 크게 영향을 받기 때문이며, E-퓨즈와 안티퓨즈의 신뢰성의 증가를 위해 여러 가지 방식이 제안되어 왔지만, 신뢰성을 확실하게 보장할 만한 방식은 아직까지 없는 상황이다.
도 3은 신뢰성을 향상시키기 위한 안티퓨즈의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 복수의 안티퓨즈들(62, 64, 66, 68)이 제 1 단자(2) 및 제 2 단자(4) 사이에 병렬로 연결된다. 제 1 단자(2) 및 제 2 단자(4)에 프로그램을 위한 높은 전압을 인가함으로써 유전체(9)의 손상(breakdown)을 유발하여 양단(6, 8)을 쇼트시킨다. 도 3의 예에 따르면, 복수의 안티퓨즈를 동시에 프로그램함으로써 유전체(9)의 손상에 의해 안티퓨즈들(62, 64, 66, 68)의 양단(6, 8)이 쇼트될 가능성을 높일 수 있고, 이는 곧 안티퓨즈의 신뢰성 향상을 의미한다.
그러나 복수의 안티퓨즈들(62, 64, 66, 68) 중 하나에 포함된 유전체(9)가 상대적으로 큰 결함을 가진 경우 먼저 쇼트되고, 하나의 안티퓨즈가 쇼트되면 안티퓨즈들의 양단의 전압은 급격히 감소되므로 나머지 안티퓨즈들이 추가로 쇼트되기는 곤란하다. 즉 도 3의 안티퓨즈는 쇼트될 가능성을 높일 수는 있으나, 불완전한 프로그램에 의한 신뢰성 저하의 문제점을 여전히 내포하고 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 프로그램 동작에 의하여 각각 변화하는 신호들을 비교하여 프로그램 여부를 판별함으로써 신뢰성이 향상된 퓨즈 회로를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 신뢰성이 향상된 퓨즈 회로를 이용한 반도체 메모리 장치를 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 퓨즈 회로는 제 1 프로그램부, 제 2 프로그램부 및 센싱 회로를 포함한다.
제 1 프로그램부는 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호를 출력한다. 제 2 프로그램부는 상기 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호를 출력한다. 센싱 회로는 상기 제 1 신호 및 상기 제 2 신호에 기초하여 프로그램 여부를 나타내는 센싱 출력 신호를 발생한다.
일 실시예에 있어서, 상기 제 1 프로그램부는 프로그램된 경우 저항이 증가하고, 상기 제 2 프로그램부는, 프로그램된 경우 저항이 감소할 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 E-퓨즈(Electrical Fuse)를 포함하고, 상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합 된 기준 저항 및 안티퓨즈(Anti-Fuse)를 포함하여 구현될 수 있다.
센싱 동작시, 상기 제 1 전압 단자와 상기 제 2 전압 단자에는 동일한 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 E-퓨즈, 및 상기 제 1 신호의 출력 노드와 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 1 프로그램 트랜지스터를 포함할 수 있다.
상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 기준 저항, 상기 제 2 전압 단자에 제 1단이 결합된 안티퓨즈, 상기 안티퓨즈의 제 2단과 상기 제 2 신호의 출력 노드 사이에 결합되고, 상기 프로그램 신호의 반전 신호가 게이트로 인가되는 스위칭 트랜지스터, 및 상기 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 2 프로그램 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부 및 상기 제 2 프로그램부는 각각 안티퓨즈를 포함하여 구현될 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 센싱 트랜지스터 및 프로그램된 경우 상기 센싱 트랜지스터의 게이트와 상기 제 1 전압 단자를 전기적으로 연결하는 제 1 안티퓨즈를 포함하고, 상기 제 2 프로그램부는 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 제 2 안티퓨즈를 포함할 수 있다.
센싱 동작시, 상기 제 1 전압 단자와 상기 제 2 전압 단자에는 동일한 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 센싱 트랜지스터, 상기 제 1 전압 단자에 제 1단이 결합된 제 1 안티퓨즈, 상기 제 1 안티퓨즈의 제 2단과 상기 센싱 트랜지스터의 게이트 사이에 결합되고, 센싱 인에이블 신호가 게이트로 인가되는 제 1 스위칭 트랜지스터, 상기 센싱 트랜지스터의 게이트와 접지 사이에 결합되고, 상기 센싱 출력 신호의 반전 신호가 게이트로 인가되는 제 2 스위칭 트랜지스터, 상기 센싱 트랜지스터의 게이트와 접지 사이에 결합되고, 파워-업 신호의 반전 신호가 게이트로 인가되는 제 3 스위칭 트랜지스터, 및 상기 제 1 안티퓨즈의 제 2 단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 1 프로그램 트랜지스터를 포함할 수 있다.
상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 기준 저항, 상기 제 2 전압 단자에 제 1단이 결합된 제 2 안티퓨즈, 상기 제 2 안티퓨즈의 제 2단과 상기 제 2 신호의 출력 노드 사이에 결합되고, 상기 프로그램 신호의 반전 신호가 게이트로 인가되는 제 4 스위칭 트랜지스터, 및 상기 제 2 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 2 프로그램 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 제 1 안티퓨즈를 포함하고, 상기 제 2 프로그램부 는 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 제 2 안티퓨즈를 포함하여 구현될 수 있다.
센싱 동작시, 상기 제 1 전압 단자에는 접지 전압이 인가되고, 상기 제 2 전압 단자에는 전원 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는, 제 1 전압 단자에 제 1 단이 결합된 제 1 안티퓨즈, 상기 제 1 안티퓨즈의 제 2단과 상기 제 1 신호의 출력 노드 사이에 결합되고, 센싱 인에이블 신호가 게이트로 인가되는 제 1 스위칭 트랜지스터, 및 상기 제 1 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 1 프로그램 트랜지스터를 포함할 수 있다.
상기 제 2 프로그램부는, 제 2 전압 단자에 제 1 단이 결합된 제 2 안티퓨즈, 상기 제 2 안티퓨즈의 제 2단과 상기 제 2 신호의 출력 노드 사이에 결합되고, 상기 센싱 인에이블 신호가 게이트로 인가되는 제 2 스위칭 트랜지스터, 및 상기 제 2 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 2 프로그램 트랜지스터를 포함할 수 있다.
상기 센싱 회로는, 래치 회로 또는 비교기를 포함하여 구현될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 리페어 회로 및 어드레스 디코더를 포함한다. 메모리 셀 어레이는 노말 메모리 셀들과 리던던트 메모리 셀들을 포함한다. 리페어 회로는 상기 노말 메모리 셀들에 불량이 발생한 경우 프로그램되고, 프로그램 여부를 나타내는 센싱 출력 신호를 출력한다. 어드레스 디코더는 어드레스 신호 및 상기 센싱 출력 신호에 기초하여 상기 노말 메모리 셀들과 상기 리던던트 메모리 셀들을 선택적으로 액세스한다.
상기 리페어 회로는 복수의 퓨즈 회로를 포함하고, 각 퓨즈 회로는, 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호를 출력하는 제 1 프로그램부, 상기 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호를 출력하는 제 2 프로그램부, 및 상기 제 1 신호 및 상기 제 2 신호에 기초하여 프로그램 여부를 나타내는 상기 센싱 출력 신호를 발생하는 센싱 회로를 포함한다.
일 실시예에 있어서, 상기 제 1 프로그램부는 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 E-퓨즈(Electrical Fuse)를 포함하고, 상기 제 2 프로그램부는 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 안티퓨즈(Anti-Fuse)를 포함하여 구현될 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 센싱 트랜지스터 및 프로그램된 경우 상기 센싱 트랜지스터의 게이트와 상기 제 1 전압 단자를 전기적으로 연결하는 제 1 안티퓨즈를 포함하고, 상기 제 2 프로그램부는 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 제 2 안티퓨즈(Anti-Fuse)를 포함하여 구현될 수 있다.
일 실시예에 있어서, 상기 제 1 프로그램부는 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 제 1 안티퓨즈를 포함하고, 상기 제 2 프로그램부 는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 제 2 안티퓨즈를 포함하여 구현될 수 있고, 센싱 동작시, 상기 제 1 전압 단자에는 접지 전압이 인가되고, 상기 제 2 전압 단자에는 전원 전압이 인가될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 퓨즈 회로는 제 1 및 제 2 프로그램부들을 각각 프로그램하고, 상보적으로 변화하는 두 개의 출력 신호들을 비교하여 프로그램 여부를 판별함으로써 퓨즈 회로의 신뢰성이 향상될 수 있다.
또한, 본 발명의 실시예들에 따른 퓨즈 회로는 제 1 및 제 2 프로그램부들 중 하나의 프로그램이 불완전한 경우에도 프로그램 여부를 판별할 수 있으므로 퓨즈 회로의 신뢰성이 더욱 향상될 수 있다.
또한, 본 발명의 일 실시예들에 따른 안티퓨즈만을 이용하는 퓨즈 회로의 경우에는 모스(MOS) 공정에 적합할 뿐만 아니라 퓨즈 회로의 사이즈를 감소시킬 수 있다.
나아가 본 발명의 일 실시예들에 따른 반도체 메모리 장치는 신뢰성이 높은 퓨즈 회로를 이용하여 불량 셀의 리페어를 안정적으로 수행함으로써 향상된 성능을 갖는다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 퓨즈 회로의 블록도이다.
도 4를 참조하면, 퓨즈 회로(100)는 제 1 프로그램부(120), 제 2 프로그램부(140) 및 센싱 회로(160)를 포함한다.
제 1 프로그램부(120)는 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호(CS1)를 출력한다. 제 2 프로그램부(140)는 상기 프로 그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호(CS2)를 출력한다. 센싱 회로(160)는 제 1 신호(CS1) 및 제 2 신호(CS2)에 기초하여 프로그램 여부를 나타내는 센싱 출력 신호(SOUT)를 발생한다.
본원발명의 일 실시예에 따른 퓨즈 회로(100)는 종래기술과는 다르게 두 개의 프로그램부들(120, 140)을 포함한다. 제 1 및 제 2 프로그램부들(120, 140)의 출력인 제 1 신호(CS1) 및 제 2 신호(CS2)는 프로그램이 수행되면 상보적으로 변화한다. 예를 들어, 제 1 신호(CS1)는 프로그램이 수행되면 프로그램 전보다 증가하는 신호일 수 있고, 제 2 신호(CS2)는 프로그램이 수행되면 프로그램 전보다 감소하는 신호일 수 있다. 여기서 제 1 및 제 2 신호들(CS1, CS2)은 전압 신호 또는 전류 신호일 수 있고, 제 1 및 제 2 신호들(CS1, CS2)이 증가 또는 감소한다는 것은 그 전압 또는 전류의 크기가 증가 또는 감소한다는 의미이다.
프로그램에 의한 제 1 및 제 2 신호들(CS1, CS2)의 상보적인 변화를 유도하기 위하여, 제 1 프로그램부(120)는 프로그램된 경우 저항이 증가하고, 제 2 프로그램부(140)는 프로그램된 경우 저항이 감소하도록 구현될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제 1 프로그램부(120)는 제 1 전압 단자와 상기 제 1 신호(CS1)의 출력 노드 사이에 결합된 E-퓨즈(Electrical Fuse)를 포함하고, 제 2 프로그램부(140)는 제 2 전압 단자와 상기 제 2 신호(CS2)의 출력 노드 사이에 병렬로 결합된 기준 저항 및 안티퓨즈(Anti-Fuse)를 포함하여 구현될 수 있다. 다른 실시예에서, 프로그램에 의한 저항의 증가는 E-퓨즈 대신 안티퓨즈를 이용하여 구현될 수 있다. 즉 도 8에 도시된 바와 같이, 제 1 프로그램부(120)는 제 1 전압 단자 와 상기 제 1 신호(CS1)의 출력 노드 사이에 결합된 센싱 트랜지스터 및 프로그램된 경우 상기 센싱 트랜지스터의 게이트와 상기 제 1 전압 단자를 전기적으로 연결하는 제 1 안티퓨즈를 포함하고, 제 2 프로그램부(140)는 제 2 전압 단자와 상기 제 2 신호(CS2)의 출력 노드 사이에 병렬로 결합된 기준 저항 및 제 2 안티퓨즈를 포함하여 구현될 수 있다. 이와 같이, 프로그램 동작에 의하여 제 1 프로그램부(120)의 저항은 증가시키고 제 2 프로그램부(140)의 저항은 감소시키는 경우, 프로그램 여부를 판별하는 센싱 동작시 상기 제 1 전압 단자와 상기 제 2 전압 단자에는 동일한 전압이 인가될 수 있다.
한편 제 1 프로그램부(120) 및 제 2 프로그램부(140)은 프로그램되는 경우 모두 저항이 증가하도록 구현될 수도 있다. 예를 들어, 도 11에 도시된 바와 같이, 제 1 프로그램부(120)는 제 1 전압 단자와 제 1 신호(CS1)의 출력 노드 사이에 결합된 제 1 안티퓨즈를 포함하고, 제 2 프로그램부(140)는 제 2 전압 단자와 제 2 신호(CS2)의 출력 노드 사이에 결합된 제 2 안티퓨즈를 포함하여 구현될 수 있다. 이 경우 프로그램에 의한 제 1 및 제 2 신호들(CS1, CS2)의 상보적인 변화를 유도하기 위하여, 센싱 동작시 상기 제 1 전압 단자에는 접지 전압이 인가되고, 상기 제 2 전압 단자에는 전원 전압이 인가될 수 있다.
도 5는 본 발명의 일 실시예에 따른 퓨즈 회로의 구성의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 퓨즈 회로(200)는 제 1 프로그램부(220), 제 2 프로그램부(240) 및 센싱 회로(260)를 포함한다.
도 5에는, 제 1 프로그램부(220)가 제 1 전압 단자(VN1)와 제 1 신호(CS1)의 출력 노드(N1) 사이에 결합된 E-퓨즈(Electrical Fuse)(EF)를 포함하고, 제 2 프로그램부(240)는 제 2 전압 단자(VN2)와 제 2 신호(CS2)의 출력 노드(N2) 사이에 병렬로 결합된 기준 저항(RF) 및 안티퓨즈(Anti-Fuse)(AF)를 포함하는 실시예가 도시되어 있다.
제 1 프로그램부(220)는 E-퓨즈(EF) 및 제 1 프로그램 트랜지스터(TP1)를 포함하여 구현될 수 있다. E-퓨즈(EF)는 제 1 전압 단자(VN1)와 제 1 신호(CS1)의 출력 노드(N1) 사이에 결합된다. 제 1 프로그램 트랜지스터(TP1)는 제 1 신호(CS1)의 출력 노드(N1)와 접지 사이에 결합되고, 프로그램 신호(PGM)가 게이트로 인가된다.
제 2 프로그램부(240)는, 기준 저항(RF), 안티퓨즈(AF), 스위칭 트랜지스터(TS) 및 제 2 프로그램 트랜지스터(TP2)를 포함하여 구현될 수 있다. 기준 저항(RF)은 제 2 전압 단자(VN2)와 제 2 신호(CS2)의 출력 노드(N2) 사이에 결합된다. 안티퓨즈(AF)는 제 2 전압 단자(VN2)에 제 1단이 결합되고, 스위칭 트랜지스터(TS)는 안티퓨즈(AF)의 제 2단과 제 2 신호(CS2)의 출력 노드(N2) 사이에 결합된다. 스위칭 트랜지스터(TS)의 게이트에는 프로그램 신호(PGM)의 반전 신호(/PGM)가 인가된다. 제 2 프로그램 트랜지스터(TP2)는 안티퓨즈(AF)의 제 2단과 접지 사이에 결합되고, 프로그램 신호(PGM)가 게이트로 인가된다.
프로그램 신호(PGM)는 프로그램 모드에서 제 1 및 제 2 프로그램부들(220, 240)의 프로그램이 요구되는 경우 활성화된다. 프로그램 신호(PGM)가 활성화되면 제 1 및 제 2 프로그램 트랜지스터들(TP1, TP2)이 턴온된다. 프로그램 모드에서 제 1 전압 단자(VN1)에는 E-퓨즈(EF)가 컷팅될 정도의 전류가 흐를 수 있도록 높은 전압이 인가되고, 제 2 전압 단자(VN2)에는 안티퓨즈(AF)가 쇼트될(shorted) 수 있을 정도의 높은 전압이 인가된다. 프로그램 모드 및/또는 센싱 모드에서, 제 1 전압 단자(VN1) 및 제 2 전압 단자(VN2)는 전기적으로 연결되어 동일한 전압이 인가될 수 있다.
프로그램 동작이 수행되기 전의 E-퓨즈(EF)의 저항 값은 기준 저항(RF) 보다 충분히 작도록 설정된다. 프로그램이 수행된 후에는 E-퓨즈가 컷팅되어 제 1 프로그램부(220)의 저항은 무한대에 가까워진다. 또한 프로그램이 수행된 후에는 안티퓨즈(AF)가 쇼트되고 스위칭 트랜지스터(TS)가 턴온되면 기준 저항(RF)과 쇼트된 안티퓨즈(AF)가 병렬로 연결되어 제 2 프로그램부(240)의 저항은 0에 가까워진다. 따라서 프로그램 전에는 제 1 신호(CS1)가 제 2 신호(CS2) 보다 크고, 프로그램에 의하여 제 1 신호(CS1)는 감소하고 제 2 신호(CS2)는 증가하므로 프로그램 후에는 제 1 신호(CS1)가 제 2 신호(CS2) 보다 작다. 센싱 회로(260)는 이와 같이 프로그램에 의하여 상보적으로 변화하는 제 1 및 제 2 신호들(CS1, CS2)을 비교하여 프로그램 여부를 나타내는 센싱 출력 신호(SOUT)를 발생한다.
도 5의 실시예에서, E-퓨즈(EF)와 안티퓨즈(AF)에 대해 프로그램이 모두 성공적으로 수행되었을 때는 가장 높은 센싱 감도를 가지므로 E-퓨즈(EF)와 안티퓨즈(AF)의 신뢰성이 확보되었을 때에는 퓨즈 회로(200)의 센싱 감도를 증가시키는 데 사용될 수 있고, E-퓨즈(EF) 또는 안티퓨즈(AF) 중 어느 하나의 신뢰성이 확보되지 못 했을 경우에도 둘 중의 하나만 프로그램이 성공적으로 되면 프로그램 여부 의 센싱이 가능하게 되므로 퓨즈 회로(200)의 신뢰성이 향상될 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 퓨즈 회로에 포함된 센싱 회로를 나타내는 도면들이다. 도 6의 센싱 회로(260a)는 래치 회로로 구현된 예를 나타내고, 도 7의 센싱 회로(260b)는 비교기(COM)로 구현된 예를 나타낸다.
도 6을 참조하면, 센싱 회로(260a)는 입력과 출력이 상호 접속된 제 1 인버터(INV1)와 제 2 인버터(INV2)를 포함하는 래치 회로로 구현될 수 있다. 제 1 인버터(INV1)와 제 2 인버터(INV2)는 각각 제 1 및 제 2 프로그램부들(220, 240)에서 출력된 제 1 및 제 2 신호들(CS1, CS2)을 전압원(voltage source) 또는 전류원(current source)으로 하여 동작할 수 있다. 제 1 래치 노드(NO1) 및 제 2 래치 노드(NO2)는 상반된 논리 상태를 갖는다. 프로그램 전에는 제 1 신호(CS1)가 제 2 신호(CS2) 보다 크므로 제 1 노드(NO1)의 전압이 풀업되고(pulled up) 제 2 노드(NO2)의 전압이 풀다운된다(pulled down). 프로그램이 수행된 후에는 제 1 및 제 2 신호들(CS1, CS2)이 서로 역전되어 제 1 노드(NO1)의 전압이 풀다운되고 제 2 노드(NO2)의 전압이 풀업된다. 따라서 센싱 출력 신호(SOUT)는 프로그램이 수행되지 않은 경우에는 논리 로우(logical low)이고 프로그램이 수행된 경우에는 논리 하이(logical high)가 되므로 프로그램 여부를 판별할 수 있다. 도 8의 실시예와 마찬가지로 도 6에는 제 1 및 제 2 신호들(CS1, CS2)이 전압원 또는 전류원으로 이용되는 예가 도시되어 있으나, 도 11의 실시예와 같이, 제 1 및 제 2 신호들(CS1, CS2)이 제 1 및 제 2 래치 노드들(NO1, NO2)에 인가될 수도 있다.
도 7에 도시된 비교기(COM)를 포함하는 센싱 회로(260b)는 종래기술에 따라 다양하게 구현될 수 있다. 예를 들어, 비교기(COM)는 제 1 및 제 2 신호들(CS1, CS2)이 각각의 게이트로 인가되는 모스 차동쌍(MOS differential pair)을 포함하여 구현될 수 있다.
도 8은 본 발명의 일 실시예에 따른 퓨즈 회로의 구성의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 퓨즈 회로(300)는 제 1 프로그램부(320), 제 2 프로그램부(340) 및 센싱 회로(360)를 포함한다.
도 8에는, 제 1 프로그램부(320)가 제 1 전압 단자(VN1)와 제 1 신호(CS1)의 출력 노드(N1) 사이에 결합된 센싱 트랜지스터(TSN) 및 제 1 프로그램부(320)가 프로그램된 경우 센싱 트랜지스터(TSN)의 게이트와 제 1 전압 단자(VN1)를 전기적으로 연결하는 제 1 안티퓨즈(AF1)를 포함하고, 제 2 프로그램부(340)는 제 2 전압 단자(VN2)와 제 2 신호(CS2)의 출력 노드(N2) 사이에 병렬로 결합된 기준 저항(RF) 및 제 2 안티퓨즈(AF2)를 포함하는 실시예가 도시되어 있다.
제 1 프로그램부(320)는, 센싱 트랜지스터(TSN), 제 1 안티퓨즈(AF1), 제 1 스위칭 트랜지스터(TS1), 제 2 스위칭 트랜지스터(TS2) 제 3 스위칭 트랜지스터(TS3) 및 제 1 프로그램 트랜지스터(TP1)를 포함하여 구현될 수 있다. 센싱 트랜지스터(TSN)는 제 1 전압 단자(VN1)와 제 1 신호(CS1)의 출력 노드(N1) 사이에 결합된다. 제 1 안티퓨즈(AF1)는 제 1 전압 단자(VN1)에 제 1단이 결합되고, 제 1 스위칭 트랜지스터(TS1)는 제 1 안티퓨즈(AF1)의 제 2단과 센싱 트랜지스터(TSN)의 게이트 사이에 결합된다. 제 1 스위칭 트랜지스터(TS1)의 게이트에는 센싱 인에이 블 신호(SEN)가 인가된다. 제 2 스위칭 트랜지스터(TS2)는 센싱 트랜지스터(TSN)의 게이트와 접지 사이에 결합되고, 센싱 출력 신호(SOUT)의 반전 신호가 게이트로 인가된다. 제 3 스위칭 트랜지스터(TS3)는 센싱 트랜지스터(TSN)의 게이트와 접지 사이에 결합되고, 파워-업 신호의 반전 신호(PVCCHB)가 게이트로 인가된다. 제 1 프로그램 트랜지스터(TP1)는 제 1 안티퓨즈(AF1)의 제 2 단과 접지 사이에 결합되고, 프로그램 신호(PGM)가 게이트로 인가된다. 도 8에 도시된 바와 같이, 제 3 스위칭 트랜지스터(TS3)의 게이트는 센싱 출력 신호(SOUT)가 출력되는 노드(NO2)의 반전 노드(NO1)에 결합될 수 있다.
제 2 프로그램부(340)는, 기준 저항(RF), 제 2 안티퓨즈(AF2), 제 4 스위칭 트랜지스터(TS4) 및 제 2 프로그램 트랜지스터(TP2)를 포함하여 구현될 수 있다. 기준 저항(RF)은 제 2 전압 단자(VN2)와 제 2 신호(CS2)의 출력 노드(N2) 사이(N2)에 결합된다. 제 2 안티퓨즈(AF2)는 제 2 전압 단자(VN2)에 제 1단이 결합되고, 제 4 스위칭 트랜지스터(TS4)는 제 2 안티퓨즈(AF2)의 제 2단과 제 2 신호(CS2)의 출력 노드(N2) 사이에 결합된다. 제 4 스위칭 트랜지스터(TS4)의 게이트에는 프로그램 신호(PGM)의 반전 신호(/PGM)가 인가된다. 제 2 프로그램 트랜지스터(TP2)는 제 2 안티퓨즈(AF2)의 제 2단과 접지 사이에 결합되고, 프로그램 신호(PGM)가 게이트로 인가된다.
도 8의 제 1 프로그램부(320)는, 도 5의 제 1 프로그램부(220)와는 다르게, E-퓨즈(EF)를 포함하지 않고 안티퓨즈(AF1)를 이용하여 구현된 것이며, 도 5의 제 1 프로그램부(220)와 유사한 기능을 수행한다. 이 경우 제 1 및 제 2 프로그램부 들(320, 340)은 안티퓨즈들(AF1, AF2) 만을 포함하여 구현될 수 있으므로, 도 8의 퓨즈 회로(300)는 사이즈(size)가 작은 장점이 있다.
센싱 회로(360)는 제 1 PMOS 트랜지스터(PM1), 제 2 PMOS 트랜지스터(PM2), 제 1 NMOS 트랜지스터(NM1), 제 2 NMOS 트랜지스터(NM2), 제 1 셋팅 트랜지스터(ST1) 및 제 2 셋팅 트랜지스터(ST2)를 포함하여 구현될 수 있다. 제 1 PMOS 트랜지스터(PM1)와 제 1 NMOS 트랜지스터(NM1)가 하나의 인버터를 형성하고, 제 2 PMOS 트랜지스터(PM2)와 제 2 NMOS 트랜지스터(NM2)가 다른 하나의 인버터를 형성한다. 두 개의 인버터들은 출력과 입력이 상호 접속하여 래치를 형성한다. 제 1 셋팅 트랜지스터(ST1)와 제 2 셋팅 트랜지스터(ST2)는 셋팅 신호(SET)에 응답하여 제 1 래치 노드(NO1) 및 제 2 래치 노드(NO2)의 전압을 초기화한다. 도 8의 퓨즈 회로(300)의 동작은 도 10을 참조하여 후술하기로 한다.
도 9는 도 8의 퓨즈 회로에 인가되는 센싱 인에이블 신호를 나타내는 도면이다.
도 9를 참조하면, 센싱 인에이블 신호(SEN)는 노어 게이트(NOR logic gate)(324)를 이용하고 프로그램 신호(PGM) 및 파워-업 신호(PVCCH)에 기초하여 발생된 신호일 수 있다. 노어 게이트(324)는 프로그램 신호(PGM) 및 파워-업 신호의 반전 신호(PVCCHB)를 노어 연산하여 센싱 인에이블 신호(SEN)를 출력한다. 통상적으로 파워-업 신호(PVCCH)는 장치의 전원이 파워-업 될 때 장치에 포함된 래치 노드 등의 불확정한 논리 상태를 방지하기 위하여 발생된다. 파워-업 신호(PVCCH)는 전원 전압이 일정한 레벨에 도달했을 때 논리 하이로 천이하는 신호일 수 있다. 프 로그램 신호(PGM)는 프로그램 동작의 경우에만 활성화되므로 센싱 동작시에는 항상 비활성화(예를 들어, 논리 로우)된다. 전원 전압이 안정화된 후에는 파워-업 신호의 반전 신호(PVCCHB)는 논리 로우를 유지하므로 센싱 동작시 센싱 인에이블 신호(SEN)는 활성화(예를 들어, 논리 하이)된다. 센싱 인에이블 신호(SEN)는 도 8의 제 1 스위칭 트랜지스터(TS1)의 턴온 타이밍을 제어하기 위한 것으로서, 실시예에 따라 다양한 방법으로 발생될 수 있다. 또한, 실시예에 따라 도 8의 제 4 스위칭 트랜지스터(TS4)의 게이트에 인가되는 프로그램 신호의 반전 신호(/PGM)는 센싱 인에이블 신호(SEN)로 대체될 수 있다.
이하 도8, 도 9 및 도 10을 참조하여, 본 발명의 일 실시예에 따른 퓨즈 회로의 동작을 설명하기로 한다.
도 10은 도 8의 퓨즈 회로의 동작을 설명하기 위한 신호들의 파형도이다.
도 10은 도 8의 퓨즈 회로(300)의 센싱 동작을 설명하기 위한 것으로서, 프로그램되지 않은 경우의 센싱 출력 신호(SOUT1) 및 프로그램된 경우의 센싱 출력 신호(SOUT2)가 도시되어 있다.
센싱 동작시 프로그램 신호는 비활성화된 상태('L')를 유지하고, 제 4 스위칭 트랜지스터(TS4)가 턴온된다. 본격적인 센싱이 이루어지기 전에 셋팅 신호(SET)가 활성화되어 제 1 및 제 2 래치 노드들(NO1, NO2)의 전압을 동일한 레벨로 풀다운시켜 초기화한다. 퓨즈 회로(300)가 파워-업되면 전원 전압(VDD)의 레벨이 증가하기 시작한다. 전원 전압(VDD)이 시간 t1에서 일정한 레벨에 도달하면 파워-업 신호(PVCCH)가 논리 하이로 천이하고, 파워-업 신호의 반전 신호(PVCCHB)는 논리 로 우로 천이한다. 프로그램 신호(PGM) 및 파워-업 신호(PVCCH)에 응답하여 센싱 인에이블 신호(SEN)가 시간 t1에서 활성화되면 제 1 스위칭 트랜지스터(TS1)가 턴온된다.
파워-업이 개시되고 시간 t1 에 이르기까지 제 3 스위칭 트랜지스터(TS3)가 턴온되므로 센싱 트랜지스터(TSN)의 게이트에는 접지 전압에 가까운 전압이 인가되어 센싱 트랜지스터(TSN)는 턴온된다. 센싱 트랜지스터(TSN)의 턴온 저항은 기준 저항(RF) 보다 충분히 작기 때문에 시간 t1에서 제 1 래치 노드(NO1)는 논리 하이가 되고 제 2 래치 노드(NO2)는 논리 로우가 된다.
제 1 및 제 2 안티퓨즈들(AF1, AF2)이 프로그램되지 않은 경우에 시간 t1에서 제 1 래치 노드(NO2)가 논리 하이이므로 제 2 스위칭 트랜지스터(TS2)는 턴온되고, 제 1 스위칭 트랜지스터(TS1)가 턴온되더라도 제 1 전압 단자(VN1)와의 전기적 연결이 제 1 안티퓨즈(AF1)에 의해 차단되므로 센싱 트랜지스터(TSN)는 턴온된 상태를 유지한다. 시간 t2에서 제 1 및 제 2 래치 노드들(NO1, NO2)의 전압이 안정화되고, 센싱 출력 신호(SOUT1)는 논리 로우('L')로 유지된다.
한편 제 1 및 제 2 안티퓨즈들(AF1, AF2)이 프로그램된 경우에는 시간 t1에서 제 1 스위칭 트랜지스터(TS1)가 턴온되면 제 1 전압 단자(VN1)가 센싱 트랜지스터(TSN)의 게이트와 전기적으로 연결되고, 센싱 트랜지스터(TSN)의 게이트 전압이 풀업되면서 센싱 트랜지스터(TSN)는 턴오프되고 제 1 신호(CS1)는 감소한다. 또한 제 2 안티퓨즈(AF2)가 프로그램되어 있으므로 제 2 프로그램부(340)의 저항이 감소하므로 제 2 신호(CS2)는 증가한다. 따라서 제 1 래치 노드(NO2)가 논리 로우로 변 화되고 제 2 래치 노드(NO2)는 논리 하이로 변화된다. 이 때, 제 1 래치 노드(NO1)가 논리 로우로 변화하면서 제 2 스위칭 트랜지스터(TS2)는 턴오프된다. 시간 t2에서 제 1 및 제 2 래치 노드들(NO1, NO2)의 전압이 안정화되고, 센싱 출력 신호(SOUT2)는 논리 하이로 유지된다.
이와 같이, 센싱 회로(360)는 프로그램되지 않은 경우에는 논리 로우의 센싱 출력 신호(SOUT1)를 출력하고 프로그램된 경우에는 논리 하이의 센싱 출력 신호(SOUT2)를 출력하므로, 프로그램 여부를 판별할 수 있다.
도 11은 본 발명의 일 실시예에 따른 퓨즈 회로의 구성의 일 예를 나타내는 회로도이다.
도 11을 참조하면, 퓨즈 회로(400)는 제 1 프로그램부(420), 제 2 프로그램부(440) 및 센싱 회로(460)를 포함한다.
도 11에는, 제 1 프로그램부(420)가 제 1 전압 단자(VN11)와 제 1 신호(CS1)의 출력 노드(N1) 사이에 결합된 제 1 안티퓨즈(AF11)를 포함하고, 제 2 프로그램부(440)는 제 2 전압 단자(VN12)와 제 2 신호(CS2)의 출력 노드(N2) 사이에 결합된 제 2 안티퓨즈(AF12)를 포함하는 실시예가 도시되어 있다.
제 1 프로그램부(420)는, 제 1 안티퓨즈(AF11), 제 1 스위칭 트랜지스터(TS11) 및 제 1 프로그램 트랜지스터(TP1)를 포함하여 구현될 수 있다. 제 1 안티퓨즈(AF11)는 제 1 전압 단자(VN11)에 제 1 단이 결합되고, 제 1 스위칭 트랜지스터(TS11)는 제 1 안티퓨즈(AF11)의 제 2단과 제 1 신호(CS1)의 출력 노드(N1) 사이에 결합된다. 제 1 스위칭 트랜지스터(TS11)의 게이트에는 센싱 인에이블 신 호(SEN)가 인가된다. 제 1 프로그램 트랜지스터(TP1)는 제 1 안티퓨즈(AF11)의 제 2단과 접지 사이에 결합되고, 프로그램 신호(PGM)가 게이트로 인가된다.
제 2 프로그램부(440)는, 제 2 안티퓨즈(AF12), 제 2 스위칭 트랜지스터(TS12) 및 제 2 프로그램 트랜지스터(TP2)를 포함하여 구현될 수 있다. 제 2 안티퓨즈(AF12)는 제 2 전압 단자(VN12)에 제 1 단이 결합되고, 제 2 스위칭 트랜지스터(TS12)는 제 2 안티퓨즈(AF12)의 제 2단과 제 2 신호(CS2)의 출력 노드(N2) 사이에 결합된다. 제 2 스위칭 트랜지스터(TS12)의 게이트에는 센싱 인에이블 신호(SEN)가 인가된다. 제 2 프로그램 트랜지스터(TP2)는 제 2 안티퓨즈(AF12)의 제 2단과 접지 사이에 결합되고, 프로그램 신호(PGM)가 게이트로 인가된다.
센싱 회로(460)는 제 1 PMOS 트랜지스터(PM11) 제 2 PMOS 트랜지스터(PM12), 제 3 PMOS 트랜지스터(PM13), 제 1 NMOS 트랜지스터(NM11), 제 2 PMOS 트랜지스터(NM12) 및 인버터(INV)를 포함하여 구현될 수 있다. 제 3 PMOS 트랜지스터(PM13) 및 제 2 NMOS 트랜지스터(NM12)가 하나의 인버터 기능을 수행하므로 센싱 회로(460)는 두 개의 인버터가 상호 접속된 래치 구조를 갖는다. 제 2 PMOS 트랜지스터(PM12) 및 제 1 NMOS 트랜지스터(NM11)는 제 1 래치 노드(NO1) 및 제 2 래치 노드의 초기 상태를 셋팅하기 위한 것이다.
센싱 동작시 제 1 전압 단자(VN11)에는 제 1 래치 노드(NO1)를 풀다운시키기 위한 전압이 인가되고, 제 2 전압 단자(VN12)에는 제 2 래치 노드(NO2)를 풀업시키기 위한 전압이 인가된다. 예를 들어, 센싱 동작시 제 1 전압 단자(VN11)에는 접지 전압이 인가되고, 제 2 전압 단자(VN12)에는 전원 전압(VDD)이 인가될 수 있다.
파워-업 신호(PVCCH)가 논리 하이로 활성화기 전에는 제 2 PMOS 트랜지스터(PM12)가 턴온되고 제 1 NMOS 트랜지스터(NM11)가 턴오프되므로 제 1 래치 노드(NO1)는 논리 하이로 제 2 래치 노드(NO2)는 논리 로우로 셋팅 된다.
제 1 및 제 2 안티퓨즈들(AF11, AF12)이 프로그램되지 않은 경우에는 센싱 인에이블 신호(SEN)의 활성화에 의해 스위칭 트랜지스터들(TS11, TS12)이 턴온되더라도 전압 단자들(VN11, VN12)과 래치 노드들(NO1, NO2)의 전기적인 연결이 차단된다. 따라서 제 2 래치 노드(NO2)는 논리 로우로 안정화되고, 센싱 출력 신호(SOUT)는 논리 로우를 유지한다.
제 1 및 제 2 안티퓨즈들(AF11, AF12)이 프로그램된 경우에는 센싱 인에이블 신호(SEN)의 활성화에 의해 스위칭 트랜지스터들(TS11, TS12)이 턴온되면 전압 단자들(VN11, VN12)과 래치 노드들(NO1, NO2)이 전기적으로 연결된다. 제 1 전압 단자(VN11)에는 상대적으로 낮은 풀다운 전압이 인가되고 제 2 전압 단자(VN12)에는 상대적으로 높은 풀업 전압이 인가되므로 제 1 래치 노드(NO1)의 전압은 논리 로우로 변화하고 제 2 래치 노드(NO2)의 전압은 논리 하이로 변화한다. 따라서 제 2 래치 노드(NO2)는 논리 하이로 안정화되고, 센싱 출력 신호(SOUT)는 논리 하이를 유지한다.
이와 같이, 센싱 회로(460)의 센싱 출력 신호(SOUT)는 프로그램되지 않은 경우에는 논리 로우로 출력되고 프로그램된 경우에는 논리 하이로 출력되므로, 프로그램 여부를 판별할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도 이다.
도 12를 참조하면, 반도체 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(520) 및 리페어 회로(530)를 포함한다.
메모리 셀 어레이(510)는 노말 메모리 셀들을 포함하는 노말 메모리 셀 어레이(512) 및 리던던트 메모리 셀들을 포함하는 리던던트 메모리 셀 어레이(514)를 포함한다. 리던던트 메모리 셀 어레이(514)는 메모리 블록의 형태로 메모리 셀 어레이(510) 내에 산재된 것일 수 있다. 리페어 회로(530)는 노말 메모리 셀들에 불량이 발생한 경우 프로그램되고, 프로그램 여부를 나타내는 센싱 출력 신호를 출력한다. 어드레스 디코더(520)는 어드레스 신호(ADD) 및 상기 센싱 출력 신호에 기초하여 노말 어드레스 신호(NADD) 또는 리던던트 어드레스 신호(RADD)를 선택적으로 출력하여, 메모리 셀 어레이(510)에 포함된 상기 노말 메모리 셀들과 상기 리던던트 메모리 셀들을 선택적으로 액세스한다. 어드레스 디코더(520)는 워드라인을 선택하기 위한 행 디코더 또는 비트라인을 선택하기 위한 열 디코더일 수 있으며, 행 디코더 및 열 디코더를 모두 포함할 수 있다. 즉 리페어 회로(530)는 행 단위로 불량 메모리 셀을 리페어하기 위한 구성일수도 있고, 열 단위로 불량 메모리 셀을 리페어하기 위한 구성일 수도 있다.
리페어 회로는 복수의 퓨즈 회로를 포함한다. 각 퓨즈 회로는, 도 4 내지 도 11을 참조하여 설명한 바와 같이 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호를 출력하는 제 1 프로그램부, 상기 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호를 출력하는 제 2 프 로그램부, 및 상기 제 1 신호 및 상기 제 2 신호에 기초하여 프로그램 여부를 나타내는 상기 센싱 출력 신호를 발생하는 센싱 회로를 포함하여 구성된다.
반도체 소자, 특히 반도체 메모리 소자의 제조 시 수많은 미세 메모리 셀들 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율 측면에서 비효율적인 처리 방법이다. 따라서 현재는 메모리소자 내에 미리 설치해 둔 리던던트 메모리 셀을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 사용 가능하게 하는 방식으로 수율 향상을 이루고 있다. 리던던트 셀을 이용한 리페어 작업은 통상 일정 셀 어레이마다 스페어 로우와 스페어 칼럼을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행된다. 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀이 발견되면, 그에 해당하는 어드레스를 리던던트 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되며 이를 위하여 퓨즈 회로가 이용된다. 퓨즈 회로의 신뢰성이 작으면 반도체 메모리 장치의 오동작 가능성이 크다. 따라서 본 발명의 실시예들에 따른 신뢰성이 향상된 퓨즈 회로를 사용하여 리페어 작업을 안정적으로 수행함으로써 반도체 메모리 장치의 성능을 향상시킬 수 있다.
본 발명은 프로그램 동작에 의하여 각각 변화하는 신호들을 비교하여 프로그 램 여부를 판별함으로써 퓨즈 회로의 신뢰성을 향상시킬 수 있다. 따라서 반도체 메모리 장치와 같이 퓨즈 회로를 필요로 하는 임의의 장치에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 하나의 E-퓨즈를 포함하는 종래의 퓨즈 회로를 나타내는 블록도이다.
도2는 하나의 안티퓨즈를 포함하는 종래의 퓨즈 회로를 나타내는 블록도이다.
도 3은 신뢰성을 향상시키기 위한 안티퓨즈의 일 예를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 퓨즈 회로의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 퓨즈 회로의 구성의 일 예를 나타내는 회로도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 퓨즈 회로에 포함된 센싱 회로를 나타내는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 퓨즈 회로의 구성의 일 예를 나타내는 회로도이다.
도 9는 도 8의 퓨즈 회로에 인가되는 센싱 인에이블 신호를 나타내는 도면이다.
도 10은 도 8의 퓨즈 회로의 동작을 설명하기 위한 신호들의 파형도이다.
도 11은 본 발명의 일 실시예에 따른 퓨즈 회로의 구성의 일 예를 나타내는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 300, 400: 퓨즈 회로
120, 220, 320, 420: 제 1 프로그램부
140, 240, 340, 440: 제 2 프로그램부
160, 260, 360, 460: 센싱 회로
500: 반도체 메모리 장치 510: 메모리 셀 어레이
520: 어드레스 디코더 530: 리페어 회로
EF: E-퓨즈 AF: 안티퓨즈
PGM: 프로그램 신호 SEN: 센싱 인에이블 신호
CS1: 제 1 신호 CS2: 제 2 신호
SOUT: 센싱 출력 신호

Claims (20)

  1. 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호를 출력하는 제 1 프로그램부;
    상기 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호를 출력하는 제 2 프로그램부; 및
    상기 제 1 신호 및 상기 제 2 신호에 기초하여 프로그램 여부를 나타내는 센싱 출력 신호를 발생하는 센싱 회로를 포함하는 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 제 1 프로그램부는, 프로그램된 경우 저항이 증가하고,
    상기 제 2 프로그램부는, 프로그램된 경우 저항이 감소하는 것을 특징으로 하는 퓨즈 회로.
  3. 제 1 항에 있어서,
    상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 E-퓨즈(Electrical Fuse)를 포함하고,
    상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 안티퓨즈(Anti-Fuse)를 포함하는 것을 특징으로 하는 퓨즈 회로.
  4. 제 3 항에 있어서,
    센싱 동작시, 상기 제 1 전압 단자와 상기 제 2 전압 단자에는 동일한 전압이 인가되는 것을 특징으로 하는 퓨즈 회로.
  5. 제 1 항에 있어서, 상기 제 1 프로그램부는,
    제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 E-퓨즈; 및
    상기 제 1 신호의 출력 노드와 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 1 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
  6. 제 5 항에 있어서, 상기 제 2 프로그램부는,
    제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 기준 저항;
    상기 제 2 전압 단자에 제 1단이 결합된 안티퓨즈;
    상기 안티퓨즈의 제 2단과 상기 제 2 신호의 출력 노드 사이에 결합되고, 상기 프로그램 신호의 반전 신호가 게이트로 인가되는 스위칭 트랜지스터; 및
    상기 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 2 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
  7. 제 1 항에 있어서,
    상기 제 1 프로그램부 및 상기 제 2 프로그램부는 각각 안티퓨즈를 포함하는 것을 특징으로 하는 퓨즈 회로.
  8. 제 7 항에 있어서,
    상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 센싱 트랜지스터 및 프로그램된 경우 상기 센싱 트랜지스터의 게이트와 상기 제 1 전압 단자를 전기적으로 연결하는 제 1 안티퓨즈를 포함하고,
    상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 제 2 안티퓨즈를 포함하는 것을 특징으로 하는 퓨즈 회로.
  9. 제 8 항에 있어서,
    센싱 동작시, 상기 제 1 전압 단자와 상기 제 2 전압 단자에는 동일한 전압이 인가되는 것을 특징으로 하는 퓨즈 회로.
  10. 제 1 항에 있어서, 상기 제 1 프로그램부는,
    제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 센싱 트랜지스터;
    상기 제 1 전압 단자에 제 1단이 결합된 제 1 안티퓨즈;
    상기 제 1 안티퓨즈의 제 2단과 상기 센싱 트랜지스터의 게이트 사이에 결합되고, 센싱 인에이블 신호가 게이트로 인가되는 제 1 스위칭 트랜지스터;
    상기 센싱 트랜지스터의 게이트와 접지 사이에 결합되고, 상기 센싱 출력 신호의 반전 신호가 게이트로 인가되는 제 2 스위칭 트랜지스터;
    상기 센싱 트랜지스터의 게이트와 접지 사이에 결합되고, 파워-업 신호의 반전 신호가 게이트로 인가되는 제 3 스위칭 트랜지스터; 및
    상기 제 1 안티퓨즈의 제 2 단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 1 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
  11. 제 10 항에 있어서, 상기 제 2 프로그램부는,
    제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 기준 저항;
    상기 제 2 전압 단자에 제 1단이 결합된 제 2 안티퓨즈;
    상기 제 2 안티퓨즈의 제 2단과 상기 제 2 신호의 출력 노드 사이에 결합되고, 상기 프로그램 신호의 반전 신호가 게이트로 인가되는 제 4 스위칭 트랜지스터; 및
    상기 제 2 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 2 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
  12. 제 7 항에 있어서,
    상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 제 1 안티퓨즈를 포함하고,
    상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 제 2 안티퓨즈를 포함하는 것을 특징으로 하는 퓨즈 회로.
  13. 제 12 항에 있어서,
    센싱 동작시, 상기 제 1 전압 단자에는 접지 전압이 인가되고, 상기 제 2 전압 단자에는 전원 전압이 인가되는 것을 특징으로 하는 퓨즈 회로.
  14. 제 1 항에 있어서, 상기 제 1 프로그램부는,
    제 1 전압 단자에 제 1 단이 결합된 제 1 안티퓨즈;
    상기 제 1 안티퓨즈의 제 2단과 상기 제 1 신호의 출력 노드 사이에 결합되고, 센싱 인에이블 신호가 게이트로 인가되는 제 1 스위칭 트랜지스터; 및
    상기 제 1 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 1 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
  15. 제 14 항에 있어서, 상기 제 2 프로그램부는,
    제 2 전압 단자에 제 1 단이 결합된 제 2 안티퓨즈;
    상기 제 2 안티퓨즈의 제 2단과 상기 제 2 신호의 출력 노드 사이에 결합되고, 상기 센싱 인에이블 신호가 게이트로 인가되는 제 2 스위칭 트랜지스터; 및
    상기 제 2 안티퓨즈의 제 2단과 접지 사이에 결합되고, 상기 프로그램 신호가 게이트로 인가되는 제 2 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 회로.
  16. 제 1 항에 있어서, 상기 센싱 회로는,
    래치 회로 또는 비교기를 포함하는 것을 특징으로 하는 퓨즈 회로.
  17. 노말 메모리 셀들과 리던던트 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 노말 메모리 셀들에 불량이 발생한 경우 프로그램되고, 프로그램 여부를 나타내는 센싱 출력 신호를 출력하는 리페어 회로; 및
    어드레스 신호 및 상기 센싱 출력 신호에 기초하여 상기 노말 메모리 셀들과 상기 리던던트 메모리 셀들을 선택적으로 액세스하는 어드레스 디코더를 포함하고,
    상기 리페어 회로는 복수의 퓨즈 회로를 포함하고, 각 퓨즈 회로는, 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 증가하는 제 1 신호를 출력하는 제 1 프로그램부;
    상기 프로그램 신호에 응답하여 프로그램되고, 프로그램된 경우 감소하는 제 2 신호를 출력하는 제 2 프로그램부; 및
    상기 제 1 신호 및 상기 제 2 신호에 기초하여 프로그램 여부를 나타내는 상 기 센싱 출력 신호를 발생하는 센싱 회로를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 E-퓨즈(Electrical Fuse)를 포함하고,
    상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 안티퓨즈(Anti-Fuse)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 센싱 트랜지스터 및 프로그램된 경우 상기 센싱 트랜지스터의 게이트와 상기 제 1 전압 단자를 전기적으로 연결하는 제 1 안티퓨즈를 포함하고,
    상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 병렬로 결합된 기준 저항 및 제 2 안티퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 제 1 프로그램부는, 제 1 전압 단자와 상기 제 1 신호의 출력 노드 사이에 결합된 제 1 안티퓨즈를 포함하고,
    상기 제 2 프로그램부는, 제 2 전압 단자와 상기 제 2 신호의 출력 노드 사이에 결합된 제 2 안티퓨즈를 포함하고,
    센싱 동작시, 상기 제 1 전압 단자에는 접지 전압이 인가되고, 상기 제 2 전압 단자에는 전원 전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
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