JP2006059429A - 半導体記憶装置 - Google Patents

Abstract

【課題】第１の抵抗素子である電気ヒューズが溶断する前後の抵抗と第２の抵抗素子であるリファレンス抵抗の抵抗との比較読み出しを行う半導体記憶装置において、内蔵するＭＯＳトランジスタのＶｔバラツキや外乱ノイズ等の特性劣化要因に対する耐性の向上および信頼性の向上を図ること。
【解決手段】本半導体記憶装置は、第１および第２の抵抗素子５，６の抵抗差を電圧変換する電圧変換回路１と、前記電圧変換に対応した出力を出力する電圧比較回路３と、電圧比較回路３の出力を保持するラッチ回路４と、電圧変換回路１と電圧比較回路３とを遮断および接続するスイッチ回路２とを具備したことを特徴とする。
【選択図】図１

Description

本発明は、半導体記憶装置に係り、より詳しくは、標準ＣＭＯＳプロセスにて製造できるシリサイド溶断電気ヒューズ等の抵抗素子を備えた半導体記憶装置に関する。

アナログトリミングやメモリ冗長を備えた半導体記憶装置においては、その機能実現のためにヒューズ素子が多用されているが、プロセスの微細化に伴い、ヒューズ形成がますます困難になり、代替技術の開発が要請されている。このような要請に応えるべく、標準ＣＭＯＳプロセスで簡単に製造でき、シリサイド溶断前後の抵抗差を利用してデータを記憶する電気ヒューズが提案されている（例えば、非特許文献１参照。特許文献１参照。）
ＵＳＰ６，３８４，６６４ "ＤＩＦＦＥＲＥＮＴＩＡＬ ＶＯＬＴＡＧＥ ＳＥＮＳＥ ＣＩＲＣＵＩＴ ＴＯ ＤＥＴＥＣＴ ＴＨＥ ＳＴＡＴＥ ＯＦ Ａ ＣＭＯＳ ＰＲＯＣＥＳＳ ＣＯＭＰＡＴＩＢＬＥ ＦＵＳＥＳ ＡＴ ＬＯＷ ＰＯＷＥＲ ＳＵＰＰＬＹ ＶＯＬＴＡＧＥＳ" Ｍｏｈｓｅｎ ＡｌａＶｉ ｅｔ ａｌ。、 "Ａ ＰＲＯＭ Ｅｌｅｍｅｎｔ ＢａｓｅＤＯＮ Ｓｉｌｉｃｉｄｅ Ａｇｇｌｏｍｅｒａｔｉｎ ｏｆ Ｐｏｌｙ Ｆｕｓｅｓ ｉｎ ａ ＭＯＳ Ｌｏｇｉｃ Ｐｒｏｃｅｓｓ" ＩＥＥＥ １９９７ 図１０に特許文献１における代表図面を示す。

同図において、１０１は電気ヒューズ、１０２は電気ヒューズ１０１の抵抗値との比較対象となるリファレンス抵抗、１０５，１０６，１１２，１１３はＰＭＯＳトランジスタ、１０７，１０８，１０９，１１０，１１１はＮＭＯＳトランジスタ、１１４，１１５はインバータ回路、１１６は２入力のＮＯＲ回路である。電源ＶＤＤＨとＧＮＤの間に電気ヒューズ１０１とＮＭＯＳトランジスタ１０３、リファレンス抵抗１０２とＮＭＯＳトランジスタ１０４がそれぞれ配置されている。ＰＭＯＳトランジスタ１０５，１０６とＮＭＯＳトランジスタ１０７，１０８はクロスカップルを構成し、ＮＭＯＳトランジスタ１０７，１０８のソースにはＮＭＯＳトランジスタ１０９，１００のドレインがそれぞれ接続され、ＮＭＯＳトランジスタ１０９，１１０のソースとＧＮＤとの間にＮＭＯＳトランジスタ１１１が配置されている。また、電源ＶＤＤＨとクロスカップルノードＮ３，Ｎ４との間にはＰＭＯＳトランジスタ１１２，１１３が配置され、Ｎ３，Ｎ４はそれぞれインバータ回路１１４，１１５に入力され、その出力/ＤＯ、ＤＯはＮＯＲ回路１１６に入力されており、ＮＯＲ回路１１６の出力信号ＲＥＡＤがＮＭＯＳトランジスタ１０３，１０４に入力されている。

以上のように構成された従来の読み出し回路に用いた半導体記憶装置について、図１１のタイミングチャートを用いながらその動作を説明する。

読み出し動作を行わないスタンバイ状態において、/ＲＥＡＤは“０”で、この/ＲＥＡＤが入力されるＮＭＯＳトランジスタ１１１はＯＦＦし、クロスカップルノードＮ３，Ｎ４はＰＭＯＳトランジスタ１１２，１１３によりＶＤＤＨにプリチャージされている。インバータ回路１１４，１１５の出力/ＤＯ，ＤＯはともに“０”であり、ＮＯＲ回路１１６の出力ＲＥＡＤは“１”となってＮＭＯＳトランジスタ１０３，１０４はＯＮ状態にある。このとき、電気ヒューズ１０１とリファレンス抵抗１０２にはＮＭＯＳトランジスタ１０３，１０４を介して電流が流れることで電圧降下が発生し、Ｎ１，Ｎ２はＶＤＤＨから電圧降下分だけ低いアナログ電圧値となり、このＮ１，Ｎ２がＮＭＯＳトランジスタ１０９，１１０のゲートにそれぞれ入力されている。

ここで、読み出し動作が開始され、/ＲＥＡＤが“０”から“１”になると、ＰＭＯＳトランジスタ１１２，１１３はＯＦＦ、ＮＭＯＳトランジスタ１１１がＯＮとなる。この時、ＮＭＯＳトランジスタ１０９，１１０はＶＤＤＨよりも低い中間電圧レベルＮ１，Ｎ２をゲートに受けて共にＯＮ状態にあるため、クロスカップルノードＮ３，Ｎ４はともにプリチャージレベルＶＤＤＨからＧＮＤに向かってディスチャージを開始する。このディスチャージの速度はＮＭＯＳトランジスタ１０９，１１０のゲート電圧とデバイスサイズに依存する。例えば、電気ヒューズ１０１が溶断されていない（初期抵抗値の）場合、電気ヒューズ１０１による電圧降下はリファレンス抵抗１０２による電圧降下より小さく、（Ｎ１＞Ｎ２）となるため、Ｎ１をゲート入力とするＮＭＯＳトランジスタ１１０の方が電流能力は高くなり、Ｎ３がより速くディスチャージされてＮ３とＮ４には微小な電圧差が発生する。この微小電圧差を増幅して最終的にＮ３は“０”，Ｎ４は“１”のＣＭＯＳの電圧レベルとなる。

ここでインバータ１１４，１１５の出力は、スタンバイ状態時においてはＮ３，Ｎ４がＶＤＤＨにプリチャージされて“０”であるが、読み出し動作により、Ｎ３，Ｎ４に伝達されたＮ１，Ｎ２の電圧差が比較・増幅されると、Ｎ３は“０”，Ｎ４“１”となるため、/ＤＯが“１”、ＤＯが“０"となる。よって、この/ＤＯ，ＤＯが入力されるＮＯＲ回路１１６の出力ＲＥＡＤは“１”から“０”になってＮＭＯＳトランジスタ１０３，１０４はＯＦＦとなって、中間電圧レベルにあったＮ１，Ｎ２は電気ヒューズ１０１，リファレンス抵抗１０２を介してＶＤＤＨになる。

このようにＮＭＯＳトランジスタ１０３，１０４は、電源投入から読み出し動作が始まるまではＲＥＡＤが“１"でＯＮ状態にあり、Ｎ１，Ｎ２には抵抗値に応じた中間レベルの電圧が発生しているが、読み出し動作が開始され、Ｎ１，Ｎ２の電圧差の比較・増幅動作が完了すると、その結果がフィードバックされてＮＭＯＳトランジスタ１０３，１０４はＯＦＦとなり、Ｎ１，Ｎ２はともにＶＤＤＨになる。

この読み出し動作の過程で、比較・増幅回路においては、ＮＭＯＳトランジスタ１０９，１１０のゲートはともにＶＤＤＨになるが、既にデータは比較・増幅されてラッチされているため、データは保持されたままである。

このように、従来の構成においては、電気ヒューズ１０１の抵抗値とリファレンス抵抗１０２の抵抗値とに応じて発生する中間電圧レベルＮ１，Ｎ２がＮＭＯＳトランジスタ１０９，１１０のゲートに入力されているため、例えばＭＯＳトランジスタのＶｔ（閾値電圧）バラツキが大きい製造プロセスで形成された場合や、読み出し動作時に外的ノイズが印加された場合、ノードＮ３，Ｎ４がＶＤＤＨからともにディスチャージされて微小電圧が発生し、電圧差に基づき増幅が開始される過程において、データの誤ラッチが発生して読み出し不具合を生じてしまうことが危惧される。

また、電源投入時から読み出し動作が始まるまでは、ＲＥＡＤは“１”でＮＭＯＳトランジスタ１０３，１０４は常時ＯＮし、電気ヒューズ１０１、リファレンス抵抗１０２には電流が流れたままであるため、メモリ冗長機能を備えた半導体記憶装置を複数用いるようなシステムＬＳＩにおいては、消費電流が増加してしまうという問題がある。

更に、比較・増幅回路において、読み出し動作によりデータが確定した後は、ＮＭＯＳトランジスタ１１１をＯＮさせたままクロスカップル部にてデータを常時保持しているため、ＰＭＯＳトランジスタ１０５，１０６の内、一方のゲートは常に“０”が印加された状態にあり、これによりＰＭＯＳトランジスタが劣化してしまう事が危惧される。

本発明による半導体記憶装置は、
第１および第２の抵抗素子の抵抗差を電圧変換して出力する電圧変換回路と、
前記電圧変換回路の出力から前記抵抗差に対応した比較結果を出力する電圧比較回路と、
前記電圧比較回路の比較結果を保持するラッチ回路と、
前記電圧変換回路の出力側と前記電圧比較回路の入力側とを遮断ないし接続のスイッチ動作を行うスイッチ回路と
を具備したことを特徴とするものである。

上記において、第１の抵抗素子を、好ましくは、溶断前後で抵抗値が変化する電気ヒューズにより構成し、第２の抵抗素子を、好ましくは、リファレンス抵抗とし、また、電圧比較回路を、好ましくは、差動増幅回路で構成することができる。

本発明によると、第１の抵抗素子としての電気ヒューズの抵抗値と第２の抵抗素子としてのリファレンス抵抗の抵抗値との差（抵抗差）を電圧変換回路で電圧変換し、この電圧変換回路の出力をスイッチ回路を介して電圧比較回路の入力に接続する構成としたから、前記抵抗差に対応した電圧差を保持したまま、例えば、電圧比較回路において増幅することができるため、電圧比較回路のＭＯＳトランジスタのＶｔ（閾値電圧）のバラツキや読み出し時のノイズに対しては、耐性の高い安定した読み出し動作を行うことができるようになる。

また、このような読み出し用の半導体記憶装置を読み出し指定信号に基づく１ショットパルスからなる制御信号で制御すると、読み出し時の消費電流を削減することができるようになるとともに、電気ヒューズにかかるストレスを緩和することもできるようになるため、信頼性の向上を図ることができる。

さらに、ラッチ回路を、電圧比較回路をパルスからなる制御信号で制御することで、ラッチ回路にデータラッチ後は、電圧比較回路においてクロスカップルを構成するＰＭＯＳトランジスタのゲートを“１”にプリチャージすることが可能となるため、そのゲートと基板との間の高バイアスが印加されることで発生するＰＭＯＳトランジスタの特性劣化を抑制することができる。

さらには、前記抵抗差に基づく電圧差を保持したまま電圧比較回路を起動することができるようになるため、電圧比較回路を構成するＭＯＳトランジスタのＶｔのバラツキや、読み出し動作時のノイズに対する耐性を大幅に向上させることができる。

本発明によれば、ＭＯＳトランジスタのＶｔのバラツキや読み出し時のノイズに対して耐性の高い安定した読み出し動作を行うことができる半導体記憶装置を提供することができる。

以下、添付した図面を参照して本発明の実施の形態に係る半導体記憶装置を詳細に説明する。

（実施の形態１）
図１に電気ヒューズを用いた読み出し回路としての半導体記憶装置の一例を示す。

同図において、１は電圧変換回路、２はスイッチ回路、３は電圧比較回路、４はラッチ回路である。

ＲＯＮは電圧変換回路１とスイッチ回路２と電圧比較回路３とを制御する、１ショットパルスからなる制御信号である。

ＳＡＥは電圧比較回路３を制御する、１ショットパルスからなる制御信号である。

ＬＡＴはラッチ回路４を制御する、１ショットパルスからなる制御信号である。

電圧変換回路１において、５は電気ヒューズ（第１の抵抗素子）、６はリファレンス抵抗（第２の抵抗素子）、７，８はＮＭＯＳトランジスタ（ＭＯＳスイッチ）である。電気ヒューズ５とリファレンス抵抗６は、一端を、電源ＶＤＤＨに接続され、他端を、ゲートにＲＯＮが接続されるＮＭＯＳトランジスタ７，８を介して、ＧＮＤ（接地電位）に接続されている。

電圧比較回路３において、１１，１２，１６，１７はＰＭＯＳトランジスタ、１３，１４，１５はＮＭＯＳトランジスタ、１８，１９はインバータ回路である。ＰＭＯＳトランジスタ１１，１２とＮＭＯＳトランジスタ１３，１４とでクロスカップル回路を構成し、ＰＭＯＳトランジスタ１１，１２のソースは電源ＶＤＤＨに接続され、ＮＭＯＳトランジスタ１３，１４のソースはＮＭＯＳトランジスタ１５のドレインに接続され、ＮＭＯＳトランジスタ１５のソースはＧＮＤに接続される。

ＮＭＯＳトランジスタ１５のゲートには制御信号ＳＡＥが接続され、クロスカップル回路のクロスカップルノードＮ３，Ｎ４（ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１３の共通ゲート接続部Ｎ４、ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１４の共通ゲート接続部Ｎ３）はインバータ回路１８，１９にそれぞれ入力される。ここで、インバータ回路１８の出力はどこにも接続されておらずフローティング状態にあるが、このインバータ回路１８を配置することにより、ノードＮ３，Ｎ４の容量アンバランスを回避している。

ラッチ回路４において、２０はＰＭＯＳトランジスタ、２１はＮＭＯＳトランジスタ、２２，２３はインバータ回路であり、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１で構成されるスイッチ回路は制御信号ＬＡＴで制御され、その入力にはインバータ回路１９の出力Ｎ５が接続される。インバータ回路２３は、その駆動能力がインバータ回路２２よりも低く、ゲートにはインバータ回路２２の出力が入力されてラッチ回路を構成している。

スイッチ回路２において、９，１０はＰＭＯＳトランジスタであり、そのゲートには制御信号ＲＯＮの反転信号が入力されており、スイッチ回路２の出力は電圧比較回路３のノードＮ３，Ｎ４に接続されている。

ここで、２４，２６，２７はインバータ回路、２６は２入力のＯＲ回路であり、ＯＲ回路２６は制御信号ＲＯＮとＳＡＥとを入力とし、その出力はＰＭＯＳトランジスタ１６，１７のゲートに入力されている。また、インバータ回路２６には制御信号ＬＡＴが入力され、その出力はＰＭＯＳトランジスタ２０に入力されるとともに、インバータ回路２７にも入力されて、インバータ回路２７の出力がＮＭＯＳトランジスタ２１に入力されている。

なお、インバータ回路１８，１９，２２，２３，２６，２７はＶＤＤを電源電圧とし、インバータ回路２４とＯＲ回路２５はＶＤＤＨを電源電圧としており、ＶＤＤＨ＞ＶＤＤの関係にあるものとする。

以上のように構成された読み出し回路について、図２を用いてその動作を説明する。

図においてＶＤＤＨは３．３Ｖ系の電源電圧、ＶＤＤは１．２Ｖ系の電源電圧、ＮＦＲは外部入力される１．２Ｖ系の読み出し動作指定信号、ＲＯＮは電圧変換回路１とスイッチ回路２と電圧比較回路３それぞれの制御信号（第１の制御信号）、ＳＡＥは電圧比較回路３の制御信号（第３の制御信号）、ＬＡＴはラッチ回路４の制御信号（第４の制御信号）、ＮＲＯＮは、図２は示さないが、スイッチ回路２に入力する信号であって、第２の制御信号であって、これらの制御信号は、外部信号ＮＦＲに基づいて発生する１ショットパルスからなる制御信号である。なお、第２の制御信号は、第１の制御信号に包含される。

(1.電源投入から読み出し動作が始まるまでの期間）…スタンバイ期間)
この期間、ＮＦＲは“１”あるいは“０”、ＲＯＮ，ＳＡＥ，ＬＡＴは”０“であって、電圧変換回路１においては、ＭＯＳスイッチであるＮＭＯＳトランジスタ７，８はＯＦＦしており、データ読出しに対応した抵抗値変化を与える電気ヒューズ５（第１の抵抗素子）と、電気ヒューズ５の抵抗値変化を検出するために用いる基準の抵抗値を与えるリファレンス抵抗６（第２の抵抗素子）とには電流が流れない。そのため、電圧変換回路１は、電気ヒューズ５の抵抗値とリファレンス抵抗６の抵抗値との抵抗差に対応した電圧変換動作をすることができず、その出力Ｎ１，Ｎ２は、共に、ＶＤＤＨレベルである。したがって、電圧変換回路１においては、電気ヒューズ５の未溶断、溶断を問わず、電気ヒューズ５とリファレンス抵抗６それぞれの抵抗差に対する電圧変換は行われない。

電圧比較回路３においては、ＭＯＳスイッチであるＮＭＯＳトランジスタ１５がＯＦＦ状態、ＯＲ回路２５の出力も“０”であって、ノードＮ３，Ｎ４はＰＭＯＳトランジスタ１６，１７によってＶＤＤＨにプリチャージされており、電圧比較回路３の出力となる、インバータ回路１９の出力Ｎ５は“０”である。

ラッチ回路４においては、制御信号ＬＡＴが“０”で、インバータ回路２６の出力は“１”、インバータ回路２７の出力は“０”であるため、ＰＭＯＳトランジスタ２０、ＮＭＯＳトランジスタ２１ともにＯＦＦとなってラッチ回路の出力ＤＯは“０”または“１”いずれかの状態にある。

スイッチ回路２においては、電圧変換回路１の出力Ｎ１，Ｎ２と電圧比較回路３のノードＮ３，Ｎ４とを接続ないしは遮断するＭＯＳスイッチとしてのＰＭＯＳトランジスタ９，１０がＯＦＦしている。そのため、出力Ｎ１とノードＮ３、出力Ｎ２とノードＮ４は遮断状態にある。したがって、電圧変換回路１の出力は電圧比較回路３に入力されない。

（2.“０”読み出し動作）…電気ヒューズ５の未溶断
電源投入後、読み出し動作指定信号ＮＦＲが”０“から”１“になると、この”０"から”１"への立ち上がりエッジを受けて１ショットパルスからなる制御信号ＲＯＮが発生される。

電圧変換回路１においては、ＭＯＳスイッチであるＮＭＯＳトランジスタ７，８がＯＮし、電気ヒューズ５とリファレンス抵抗６それぞれに電流を流すことで、電圧変換回路１の出力Ｎ１，Ｎ２は電気ヒューズ５の抵抗値Ｒｅｆｕｓｅとリファレンス抵抗６の抵抗値Ｒとの抵抗差に基づく電圧降下によりＶＤＤＨよりも低い電圧レベルになる。これによって、電圧変換回路１においては、電気ヒューズ５の抵抗値とリファレンス抵抗６の抵抗値との抵抗差に対応した電圧変換が行われることになる。

そして、データとして“０”読み出しでは電気ヒューズ５が初期抵抗状態（未溶断）となっている。未溶断の電気ヒューズ５の抵抗値は低い。そのため、電気ヒューズ５の抵抗値Ｒｅｆｕｓｅよりもリファレンス抵抗６の抵抗値Ｒの方が大きい（Ｒｅｆｕｓｅ＜Ｒ）ため、上記電圧変換では、出力Ｎ１の電位（電圧）＞出力Ｎ２の電位（電圧）の関係にある。

電圧比較回路３においては、制御信号ＲＯＮが“１”となることで、ＯＲ回路２５の出力が“１”となって電圧比較回路３のＰＭＯＳトランジスタ１６，１７がＯＦＦとなり、ノードＮ３，Ｎ４はプリチャージが解除され、同時にスイッチ回路２のＰＭＯＳトランジスタ９，１０もＯＮする。これによって電圧変換回路１の出力Ｎ１，Ｎ２と電圧比較回路３の入力であるノードＮ３，Ｎ４とが接続状態になる。その結果、ノードＮ３，Ｎ４の電圧レベルは、電圧変換回路１の出力Ｎ１，Ｎ２の電圧レベルになる。制御信号ＲＯＮが“１”になった後、続いて制御信号ＳＡＥが“１”になると、電圧比較回路３のＮＭＯＳトランジスタ１５がＯＮとなって、電圧比較回路３ではノードＮ３，Ｎ４の両電圧に対する電圧差の比較動作が開始され、その増幅作用により、出力Ｎ１の電位（電圧）＞出力Ｎ２の電位（電圧）の関係により、ノードＮ３の電位はＶＤＤＨレベル、ノードＮ４の電位はＧＮＤレベルになって、ノードＮ４の電圧を入力して該電圧を反転するインバータ回路１９の出力Ｎ５は“１”となる。

ラッチ回路４においては、読み出し動作前、当該ラッチ回路４の出力ＤＯは“０”，“１”いずれかの状態にあるが、制御信号ＬＡＴが“１”となると、ラッチ回路４のＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１が共にＯＮすることで、ラッチ回路４の出力ＤＯには電圧比較回路３の出力Ｎ５（インバータ回路１９の出力）に基づくデータが出力される。“０”読み出しの場合、制御信号ＬＡＴが“１”になると、電圧比較回路３の出力Ｎ５の“０"状態を検知してラッチ回路４の出力ＤＯは一旦”１”となるが、電圧比較回路３のノードＮ４が中間電位から比較・増幅されて“０”にディスチャージされる過程で電圧比較回路３のインバータ回路１９のスイッチング電圧レベル以下になると、電圧比較回路３の出力Ｎ５が“０”から“１"に変化することを受けて、ラッチ回路４の出力ＤＯは”１”から“０”になる。続いて制御信号ＬＡＴが“１"から”０“になると、ラッチ回路４のＰＭＯＳトランジスタ２０，ＮＭＯＳトランジスタ２１は共にＯＦＦし、電圧比較回路３の出力Ｎ５の”１"データがラッチ回路４にラッチされて当該ラッチ回路４の出力ＤＯは“０”読出しの状態を保持する。ここで制御信号ＳＡＥが“０”になると、ＯＲ回路２５の出力は“０”となって、電圧比較回路３のノードＮ３，Ｎ４は当該電圧比較回路３のＰＭＯＳトランジスタ１６，１７によりＶＤＤＨにプリチャージされ、電圧比較回路３の出力Ｎ５は“１”から０“になる。

（3.“１”読み出し動作）…電気ヒューズ５の溶断後
電源投入後、読み出し動作指定信号ＮＦＲが”０“から”１“になると、この”０"から”１"への立ち上がりエッジを受けて１ショットパルスからなる制御信号ＲＯＮが発生される。

電圧変換回路１においては、ＭＯＳスイッチであるＮＭＯＳトランジスタ７，８がＯＮし、電気ヒューズ５（第１の抵抗素子）とリファレンス抵抗６（第２の抵抗素子）それぞれに電流を流すことで、電圧変換回路１の出力Ｎ１，Ｎ２は電気ヒューズ５とリファレンス抵抗６それぞれの抵抗値Ｒｅｆｕｓｅ，Ｒの抵抗差に基づく電圧降下によりＶＤＤＨよりも低い電圧レベルになる。“１”読み出し、すなわち電気ヒューズ５が溶断されている場合は、リファレンス抵抗６の抵抗値Ｒよりも電気ヒューズ５の抵抗値Ｒｅｆｕｓｅの方が大きい（Ｒｅｆｕｓｅ＞Ｒ）ため、出力Ｎ１の電位（電圧）＜出力Ｎ２の電位（電圧）関係にある。

電圧比較回路３においては、制御信号ＲＯＮが“１”となることで、ＯＲ回路２５の出力が“１”となって電圧比較回路３のＰＭＯＳトランジスタ１６，１７がＯＦＦとなり、電圧比較回路３のノードＮ３，Ｎ４のプリチャージが解除され、また、スイッチ回路２のＰＭＯＳトランジスタ９，１０がＯＮする。その結果、電圧比較回路のノードＮ３，Ｎ４の電圧レベルは、電圧変換回路１の出力Ｎ１，Ｎ２の電圧レベルになる。制御信号ＲＯＮが“１”になった後、続いて、制御信号ＳＡＥが“１”になると、電圧比較回路３のＮＭＯＳトランジスタ１５がＯＮとなって、電圧比較回路３においては、ノードＮ３，Ｎ４の電圧差の比較動作が開始され、その増幅作用によりノードＮ３はＧＮＤレベル、ノードＮ４はＶＤＤＨレベルになるが、ノードＮ４は、電圧比較回路３のインバータ回路１９のスイッチング電圧以下にならないため、電圧比較回路３の出力Ｎ５は“０”のままである。

ラッチ回路４においては、読み出し動作前、出力ＤＯは“０”，“１”いずれかの状態にあるが、制御信号ＬＡＴが“１”となると、ラッチ回路４のＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１が共にＯＮすることで、ラッチ回路４の出力ＤＯには電圧比較回路３の出力Ｎ５に基づくデータが出力される。“１”読み出しの場合、制御信号ＬＡＴが“１”になると、電圧比較回路３の出力Ｎ５の“０"状態に基づいてラッチ回路４の出力ＤＯは”１”となり、ノードＮ４が中間電位から比較・増幅されて“１”にチャージされる過程で、ノードＮ３，Ｎ４の電位がインバータ回路１９のスイッチング電圧レベル以下になると、電圧比較回路３の出力Ｎ５が“０”から“１"に変化することを受けて、ラッチ回路４の出力ＤＯは”１”から“０”になるが、電圧比較回路３の出力Ｎ５は“０”を保持したままであるため、ラッチ回路４の出力ＤＯは“１”を保持する。続いて、制御信号ＬＡＴが“１"から”０“になると、ラッチ回路４のＰＭＯＳトランジスタ２０，ＮＭＯＳトランジスタ２１はＯＦＦし、電圧比較回路３の出力Ｎ５の”０"データがラッチされてラッチ回路４の出力ＤＯは“１”を保持する。ここで、制御信号ＳＡＥが“０”になると、ＯＲ回路２５の出力は“０”となって、電圧比較回路３のノードＮ３，Ｎ４は当該電圧比較回路３のＰＭＯＳトランジスタ１６，１７によりＶＤＤＨにプリチャージされ、電圧比較回路３の出力Ｎ５は０“を保持する。

このように、電圧変換回路１と電圧比較回路３との間にスイッチ回路２を設け、電圧変換回路１における電気ヒューズ５の抵抗値Ｒｅｆｕｓｅとリファレンス抵抗６の抵抗値Ｒとの抵抗差に基づく出力Ｎ１，Ｎ２における電圧差を電圧比較回路３のノードＮ３，Ｎ４に接続させる構成とすることで、前記抵抗差に基づく電圧差を保持したまま電圧比較回路３を起動することができるため、ＭＯＳトランジスタのＶｔ（閾値電圧）のバラツキや、読み出し動作時のノイズに対する耐性を大幅に向上させることができる。

また、図２に示すように、スイッチ回路２をＯＮさせる制御信号ＲＯＮと、電圧比較回路３をＯＮさせる制御信号ＳＡＥとにオーバーラップする期間を設け、電圧比較回路３のノードＮ３，Ｎ４がハイ―Ｚ状態になる期間をなくすことで、更に安定した読み出し動作を行うことができる。

また、読み出し動作を外部入力される読み出し動作指定信号ＮＦＲに基づくパルス制御とすることで、読み出し電流の削減が図れるとともに、電気ヒューズ５へのストレス緩和により信頼性向上を図ることができる。

更に、ラッチ回路４を設けることで、電圧比較回路３をパルス制御することが可能となり、データラッチ後は、電圧比較回路３のＰＭＯＳトランジスタ１１，１２のゲートを基板電位と同じＶＤＤＨにプリチャージすることで、ゲートと基板との間に高電圧が印加されることに起因するＭＯＳトランジスタの特性劣化を抑制することができる。

（実施の形態１の変形）
電圧変換回路１において、電圧変換回路１の出力Ｎ１とＮ２との電圧差は、当該電圧変換回路１のＮＭＯＳトランジスタ７，８の駆動能力によって制御されるが、このＮＭＯＳトランジスタ７，８のデバイスサイズは読み出し動作のワースト条件下でも、電圧比較回路３におけるＭＯＳトランジスタのＶｔ（閾値電圧）のバラツキやノイズ等に対する電圧マージンが確保できるように設定する必要がある。通常使用時、電圧変換回路１のＮＭＯＳトランジスタ７，８には〜３．６Ｖ程度の電圧が印加されるが、信頼性試験においては更に高い電圧（〜４．１Ｖ程度）が印加される。すなわちこの条件下では電気ヒューズ５に通常使用時より大きな電流が流れることになる。この時、シリサイドを溶断していない初期状態の電気ヒューズ５においては、高電圧が印加されて電気ヒューズ５に大きな電流が流れた場合、シリサイド溶断により抵抗値が変化し、通常使用時に読み出し不具合が生じてしまうことが懸念される。

この問題を解決する実施の形態を図３に示す。

図３において、ＶＤＨはＶＤＤＨより電圧が低い内部発生の電源電圧であり、２８はドレインがＶＤＨに接続されるインバータ回路であって、その出力が電圧変換回路１のＮＭＯＳトランジスタ７，８に接続され、インバータ回路２８にはインバータ回路２４の出力が入力されている。なお、図１と同一符号を付与したものはその機能、役割が同様であるため、その説明は省略する。

図４にＶＤＨ発生手段４１の回路図例、図５にその電圧特性を示す。

図４において、４２はＰＭＯＳトランジスタ、４３，４４，４５はＮＭＯＳトランジスタ、４６はインバータ回路である。制御信号ＲＯＮがインバータ回路４６に入力され、インバータ回路４６の出力がＰＭＯＳトランジスタ４２に接続され、ＮＭＯＳトランジスタ４３，４４，４５のゲートはそれぞれのドレインに接続され、ＰＭＯＳトランジスタのドレインをＶＤＨとして出力している。

図５において、横軸は電源電圧ＶＤＤＨ、縦軸に出力ＶＤＨを示す。ＶＤＤＨが高電圧になるにつれてＶＤＨはＶＤＤＨより低いクランプされた電圧値となる。

このような電圧特性を持つ電源電圧ＶＤＨを１ショットパルスからなる制御信号ＲＯＮで発生させ、この電源電圧ＶＤＨで電圧変換回路１のＮＭＯＳトランジスタ７を制御することで、信頼性試験時、ＮＭＯＳトランジスタ７には実効的には外部電源電圧ＶＤＤＨより低い電圧が印加されるため、電気ヒューズ５を流れる電流を緩和でき、信頼性向上を図ることができる。

なお、電気ヒューズを備えた半導体記憶装置に供給される電源電圧としては、ヒューズ溶断のために３．３Ｖ系の高電圧ＶＤＤＨ、読み出し信号や読み出しデータ信号のＩＦ信号として１．２Ｖ系の低電圧ＶＤＤの２つの異なる電源端子が必要になる。本発明の実施の形態においては、電圧変換回路１、電圧比較回路３にはＶＤＤＨが供給され、読み出しデータＤＯを出力するラッチ回路４にはＶＤＤが供給されているが、ＶＤＤＨを専用の電源端子として設けるのではなく、ＩＯセルに供給される高電圧電源端子と兼用することで小ピン化を実現することができる。また、ＶＤＤに関しても、専用端子として設けるのではなく、ＩＯセルに供給される低電圧電源端子か、あるいはロジック回路の電源端子と兼用することで、更に小ピン化を実現することができ、システムＬＳＩへの組み込みが容易になる。

読み出しデータ信号はそのＩＦ信号の電圧がＶＤＤである場合、読み出し動作からデータを出力するまでの過程において、データ出力信号の電圧レベルをＶＤＤＨからＶＤＤにレベルダウンする必要がある。本実施の形態の図１においては、電位発生回路１、電圧比較回路３には高電圧ＶＤＤＨが供給する必要があるが、インバータ回路１８，１９以降はＶＤＤ電源で駆動することが可能である。例えばインバータ回路１８，１９の供給電源をＶＤＤとすると、以降のラッチ回路４もＶＤＤ電源のデバイスで設計することができる。このようにＶＤＤ電源のデバイスで設計すると、ＶＤＤをゲート入力とするＭＯＳトランジスタをゲート酸化膜の薄いデバイスで形成できるため、ゲート酸化膜の厚いデバイスで形成した場合に比べて小面積化を図ることができる。

（実施の形態２）
ところで、図１においてラッチ回路４をゲート酸化膜厚の薄いＭＯＳトランジスタで構成した場合、その制御信号の電圧レベルは、制御信号ＲＯＮおよびＳＡＥがＶＤＤレベルの外部入力信号ＮＦＲに基づいてＶＤＤからＶＤＤＨにレベルアップした信号であるのに対し、制御信号ＬＡＴのみがＶＤＤの制御信号となる。このように、電圧変換回路１、電圧比較回路３をレベルアップしたＶＤＤＨレベルの制御信号ＲＯＮおよびＳＡＥで制御し、ラッチ回路４のみをＶＤＤレベルの制御信号ＬＡＴで制御する構成にすると、ＶＤＤが低電圧かつＶＤＤＨが高電圧の場合、ＶＤＤＨの制御信号ＲＯＮ，ＳＡＥと、ＶＤＤの制御信号ＬＡＴとの間にタイミングスキューが発生してしまう。例として図６のタイミングチャートを用いながら説明する。

電源投入後、外部入力信号ＮＦＲが“０”から“１”となると、まず破線で示すＶＤＤレベルの制御信号ＲＯＮが発生し、Δｔの時間遅延後に実線で示すＶＤＤＨレベルの制御信号ＲＯＮが発生する。同様に制御信号ＳＡＥについても破線で示すＶＤＤレベルの制御信号が発生した後、Δｔの時間遅延後に実線で示すＶＤＤＨの制御信号ＳＡＥが発生する。この２つの信号においては、ＶＤＤＨレベルの信号はＶＤＤレベルの信号に対し遅延してしまうが、相対的な動作タイミングは整合しており、動作上特に問題は発生しない。ところが、ラッチ回路４のみを破線で示すＶＤＤレベルの制御信号ＬＡＴで制御してしまうと、制御信号ＲＯＮが“１”となって、まず、電気ヒューズ７とリファレンス抵抗８に電圧差が発生し、制御信号ＳＡＥが“１”になって、電圧比較回路３のノードＮ３，Ｎ４の電圧が増幅されてノードＮ４の電位が“０”、出力Ｎ５の電位が“０”から“１”となり、これを受けてラッチ回路４の出力ＤＯの電位が“１”から“０“になって読み出しデータが確定する前に、制御信号ＬＡＴが“１”から“０”となってラッチ回路がＯＦＦしてしまうため、正しいデータ“０”がラッチできず、誤読み出しを起こしてしまう可能性がある。

この問題に対しては、図６に示すように、制御信号ＬＡＴを破線で示すＶＤＤレベルから一旦実線で示すＶＤＤＨレベルの信号にレベルアップした後、更にＶＤＤレベルにレベルダウンしてラッチ回路４に入力することで、制御信号ＲＯＮ，ＳＡＥとのタイミングスキューを合わせることができる。このように制御信号の電圧レベル制御を行うことで、制御信号相互のタイミングミスマッチが解消できるため、ＶＤＤが低電圧、ＶＤＤＨが高電圧の電圧領域においても安定した読み出し動作を実現することができる。

（実施の形態３）
ところで、電気ヒューズ素子をどのような材料で形成するにしても、その初期抵抗や溶断後の抵抗値には製造バラツキや溶断抵抗バラツキが生じてしまう。例えばこの電気ヒューズを備えた半導体記憶装置において、検査時にはリファレンス抵抗値に対する“０”読み出し動作、“１”読み出し動作が正常に行われたとしても、もしその抵抗値がリファレンス抵抗に対してマージンの少ない抵抗値であった場合は、製品として長時間使用している間に、電気ヒューズに電流を流すことで抵抗値が変動してしまい、読み出し不具合しが発生してしまう可能性もある。このような不具合を事前に回避するためには、検査段階において、電気ヒューズ溶断前後の抵抗値マージンを確認する手段があれば、マージンの少ないデバイスを事前にスクリーニングすることが可能となり、市場での不良発生を回避することができる。

図７に電気ヒューズの溶断前後の抵抗値マージンを確認する抵抗値マージン確認手段を備えた読み出し回路の一例を示す。図において、７１は電圧変換回路、７２はスイッチ回路である。

電圧変換回路７１において、７３は電気ヒューズ（第１の抵抗素子）、７４，７５，７６はリファレンス抵抗（第２、第３、第４の抵抗素子）、７７，７８，７９，８０はＭＯＳスイッチであるＮＭＯＳトランジスタである。

スイッチ回路７２において、８１，８２，８３，８４はＰＭＯＳトランジスタである。

８５，８６，８７，８８はインバータ回路である。

リファレンス抵抗７４，７５，７６の抵抗値はそれぞれＲ，Ｒ１，Ｒ２であり、Ｒ１＜Ｒ＜Ｒ２の関係が成り立っているとする。電気ヒューズ７３，リファレンス抵抗７４，７５，７６は一端が電源ＶＤＤＨ、もう一端がＮＭＯＳトランジスタ７７，７８，７９，８０に接続され、ＮＭＯＳトランジスタ７７，７８，７９，８０のゲートにはそれぞれ異なる制御信号ＲＯＮ＜３：０＞（ＲＯＮ＜０＞，ＲＯＮ＜１＞，ＲＯＮ＜２＞，ＲＯＮ＜３＞）が入力され、それぞれの中間ノードＮ１，Ｎ２，Ｎ１０，Ｎ１１はＰＭＯＳトランジスタ７７，７８，７９，８０の一端に接続されている。ＰＭＯＳトランジスタ８１，８２，８３，８４のゲートにはＲＯＮ＜０＞，ＲＯＮ＜１＞，ＲＯＮ＜２＞，ＲＯＮ＜３＞を入力とするインバータ回路８５，８６，８７，８８の出力が入力されており、Ｎ３にはＰＭＯＳトランジスタ８１を介してＮ１が接続され、Ｎ４にはＰＭＯＳトランジスタ８２，８３，８４を介してＮ２，Ｎ１０，Ｎ１１が接続されている。なお、Ｎ３，Ｎ４以降の回路については図１における構成と同一であるため、その説明は省略する。

以上のように構成された読み出し回路において、通常読み出し動作時は、ＲＯＮ＜０＞とＲＯＮ＜１＞とをＯＮさせることで、ＮＭＯＳトランジスタ７７，７８がＯＮして出力Ｎ１，Ｎ２にその抵抗値に基づく電圧を発生させ、同時にＰＭＯＳトランジスタ８１，８２をＯＮして出力Ｎ１，Ｎ２を、図示略の電圧比較回路３のノードＮ３，Ｎ４に伝達する。なおこの時、ＲＯＮ＜２＞とＲＯＮ＜３＞は“０”であり、ＮＭＯＳトランジスタ７９，８０とＰＭＯＳトランジスタ８３，８４はＯＦＦしている。

電気ヒューズ７３の初期抵抗（未溶断）マージンを確認する場合には、電気ヒューズ７３に電流を流すＲＯＮ＜０＞と、通常読み出し時に使用するリファレンス抵抗より低い抵抗のリファレンス抵抗７５に電流を流すＲＯＮ＜２＞をＯＮさせて出力N１とN１０とに抵抗値に基づく電圧を発生させ、同時にＰＭＯＳトランジスタ８１，８３をＯＮさせて、ノードＮ３には出力Ｎ１の電圧を、ノードＮ４には出力Ｎ１０の電圧を伝達し、出力Ｎ１と出力Ｎ１０それぞれの電圧の比較・増幅を行い、ラッチ回路４の出力ＤＯの電圧をモニターする。もし電気ヒューズ７３に抵抗マージンがある場合は、ラッチ回路の出力ＤＯの電圧は読み出し値で“０”となるが、抵抗マージンがない場合、ラッチ回路の出力ＤＯの電圧は読み出し値“１”となって、電気ヒューズ７３の初期抵抗マージンを確認することができる。

一方、電気ヒューズ７３の溶断後の抵抗マージンを確認する場合には、電気ヒューズ７３に電流を流すＲＯＮ＜０＞と、通常読み出し時に使用するリファレンス抵抗より高い抵抗のリファレンス抵抗７６に電流を流すＲＯＮ＜３＞をＯＮさせて出力N１とN１１に抵抗値に基づく電圧を発生させ、同時にＰＭＯＳトランジスタ８１，８４をＯＮさせて、ノードＮ３には出力Ｎ１の電圧を、ノードＮ４にはＮ１１の電圧を伝達し、出力Ｎ１と出力Ｎ１１それぞれの電圧の比較・増幅を行い、ラッチ回路４の出力ＤＯの電圧をモニターする。もし電気ヒューズ７３に抵抗マージンがある場合は、ラッチ回路４の出力ＤＯの電圧は読み出しで“１”となるが、抵抗マージンがない場合、ラッチ回路の出力ＤＯの電圧は読み出しで“０”となって、電気ヒューズ７３の溶断後の抵抗マージンを確認することができる。

（実施の形態４）
なお、この抵抗マージンの確認手段としては、図８に示すようにリファレンス抵抗は１種類のみで、このリファレンス抵抗に接続されるＮＭＯＳトランジスタの駆動能力を可変可能な構成とし、電気ヒューズとの抵抗差に基づいて発生する電圧変換回路１の出力Ｎ１の電圧を可変にすることで、図７に示す回路構成と同様の効果を小面積で実現することができる。

（実施の形態５）
次に、電気ヒューズ５の溶断前後の抵抗値を間接的に測定する手段を備えた読み出し回路の動作について図９を用いて説明する。

図において、９４はＰＭＯＳトランジスタ、９５，９６，９７，９９はインバータ回路、９８は３入力のＯＲ回路であり、制御信号ＲＯＮ＜０＞および制御信号ＲＯＮ＜１＞は電圧変換回路１とスイッチ回路２と電圧比較回路３とを制御する信号である。制御信号ＲＯＮ＜０＞は、電圧変換回路１のＮＭＯＳトランジスタ７と、インバータ回路９６とに入力され、インバータ回路９６の出力がスイッチ回路２のＰＭＯＳトランジスタ９のゲートに入力されており、制御信号ＲＯＮ＜１＞は、電圧変換回路１のＮＭＯＳトランジスタ８とインバータ回路９７とに入力され、インバータ回路９７の出力がスイッチ回路２のＰＭＯＳトランジスタ１０のゲートに入力されている。電圧比較回路３においては、電源ＶＤＤＨとＰＭＯＳトランジスタ１１，１２のソースとの間にＰＭＯＳトランジスタ９４が配置され、そのゲートには制御信号ＳＡＥの反転信号がインバータ回路９５を介して入力される。また、OR回路９８には制御信号ＲＯＮ＜０＞、ＲＯＮ＜１＞、ＳＡＥが入力されており、その出力が、電圧比較回路３のＰＭＯＳトランジスタ１６，１７のゲートに入力されている。なお、図１と同一符号を付与したものはその機能、役割が同一であるため、説明は省略する。

以上のような構成の読み出し回路からなる半導体記憶装置において、電気ヒューズ５の抵抗値測定時、制御信号ＲＯＮ＜０＞のみをイネーブルとすると、電圧変換回路１のＮＭＯＳトランジスタ７がＯＮして当該電圧変換回路１の出力Ｎ１にＶＤＤＨよりも低い中間レベルの電位が発生し、この電位はスイッチ回路２のＰＭＯＳトランジスタ９を介して電圧比較回路３のノードＮ３に伝達される。この時、ＯＲ回路９８の出力は“１”であるので、ノードＮ３のプリチャージは解除された状態にある。通常の読み出し時には、ここで、制御信号ＳＡＥがイネーブルとなって電圧差の比較・増幅が開始され、制御信号ＬＡＴがイネーブルとなってラッチ回路４の出力ＤＯにデータが出力されるが、抵抗値測定モードにおいては、制御信号ｅＳＡＥのみがディスエーブルになるよう制御するため、電圧比較回路３は起動せず、電圧比較回路３の出力Ｎ５にはノードＮ３の電圧レベルに応じた状態が出力される。すなわち、ノードＮ３がインバータ回路１８のスイッチング電圧のレベルより高い場合は、電圧比較回路３の出力Ｎ５は“０”を出力し、逆に低い場合は“１”を出力する。ここで、ノードＮ３は電気ヒューズ５の抵抗とＶＤＤＨに依存するアナログ電圧レベルとなるため、電圧比較回路３のインバータ回路１８の電源電圧をＶＤＤにして、ＶＤＤＨの出夏レベルを固定し、ＶＤＤをパラメータとして変化させながら、ラッチ回路４の出力ＤＯをモニターし、出力信号の状態が変化するＶＤＤの電圧値を読み取ることで、電気ヒューズの抵抗値を間接的に測定することが可能となる。

なお、図９のラッチ回路４においては、インバータ回路９９が追加されているが、これは電圧比較回路３からの出力Ｎ５をインバータ回路１９の出力からインバータ回路１８の出力に変えたことによるものであって、電気ヒューズ５の抵抗値に対する出力信号の論理整合を図ったためである。

以上、図１〜図９を用いて、本発明の実施の形態を説明したが、それぞれの回路構成は図示した構成に限定されるものではなく、同一の機能を実現するものであれば良い。

電気ヒューズの溶断前後の抵抗値は形成する材料や形状によって異なるため、リファレンス抵抗値は、溶断前のバラツキを含めたＭＡＸ値と溶断後のバラツキを含めたＭＩＮ値に対して十分マージンのある値に設定すれば良い。
電気ヒューズ素子としてポリシリコンのシリサイド抵抗を用い、リファレンス抵抗素子として非シリサイドのポリシリコンを用いると、プロセスバラツキに対する抵抗特性に若干の違いはあるものの、シート抵抗がシリサイドに比べ十分高いため、小サイズでリファレンス抵抗を実現することができる。

また、リファレンス抵抗を、電気ヒューズと同じ材料、形状のものを複数直列に接続して形成すると、面積は若干大きくなるものの、プロセスバラツキ等に対して十分にマージンのある抵抗設定が可能となる。

本発明にかかる半導体記憶装置は、好ましくは、CＭＯＳプロセスで製造できる電気ヒューズを有し、その電気ヒューズの溶断前後の抵抗値をリファレンス抵抗の抵抗値と比較してデータを読み出す電圧比較回路において、ＭＯＳトランジスタのＶｔバラツキやノイズに対して耐性の高い読み出し動作を実現することができるため、特に冗長機能やアナログトリミング機能を有する機能ブロックを備えたシステムＬＳＩにおけるヒューズ素子の代替技術として有用である。また、チップＩＤやセキュア情報搭載等の用途にも応用することができる。

本発明の実施の形態１にかかる半導体記憶装置の読み出し回路図 本発明の実施の形態１にかかる読み出し動作のタイミングチャート図 本発明の実施の形態１の変形例にかかる半導体記憶装置の読み出し回路図 本発明の実施の形態１の変形例にかかる電圧レベル制御回路図 本発明の実施の形態１の変形例かかる電圧レベル制御回路の電圧DC特性 本発明の実施の形態２にかかる読み出し動作のタイミングチャート図 本発明の実施の形態３にかかる半導体記憶装置の読み出し回路図 本発明の実施の形態４にかかる半導体記憶装置の読み出し回路図 本発明の実施の形態５にかかる半導体記憶装置の読み出し回路図 従来例にかかる半導体記憶装置の読み出し回路図 従来例にかかる読み出し動作のタイミングチャート図

符号の説明

１ 電圧変換回路
２ スイッチ回路
３ 電圧比較回路
４ ラッチ回路
５ 電気ヒューズ（第１の抵抗素子）
６ リファレンス抵抗（第２の抵抗素子）

Claims (20)

1. 第１および第２の抵抗素子の抵抗差を電圧変換して出力する電圧変換回路と、
   前記電圧変換回路の出力から前記抵抗差に対応した比較結果を出力する電圧比較回路と、
   前記電圧比較回路の比較結果を保持するラッチ回路と、
   前記電圧変換回路の出力側と前記電圧比較回路の入力側とを遮断ないし接続のスイッチ動作を行うスイッチ回路と、
   を具備したことを特徴とする半導体記憶装置。
2. 前記電圧比較回路は、クロスカップル回路を含み、前記クロスカップル回路のクロスカップルノードに前記スイッチ回路を介して前記電圧変換回路の出力が接続されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記電圧変換回路は、前記両抵抗素子に個別接続したＭＯＳスイッチを備え、当該ＭＯＳスイッチを制御して前記両抵抗素子に電流を流して当該両抵抗素子の抵抗差に対応した電圧変換を行うことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記各ＭＯＳスイッチは１ショットパルスからなる第１制御信号で制御されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記スイッチ回路は、ＭＯＳトランジスタにより構成されている、ことを特徴とする請求項１ないし４いずれかに記載の半導体記憶装置。
6. 前記ＭＯＳトランジスタは、前記第１の制御信号か、あるいは第１の制御信号に包含される第２の制御信号で制御されることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記電圧比較回路は、１ショットパルスからなる第３の制御信号で制御され、前記第３の制御信号のイネーブル期間は、前記第２の制御信号のイネーブル期間とオーバーラップする期間があることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記ラッチ回路は、１ショットパルスからなる第４の制御信号で制御され、前記第４の制御信号は当該第４の制御信号の生成過程において、高い側の電圧レベルが第１の電圧レベルから第２の電圧レベルに変換された後、さらに第１の電圧レベルに再変換された信号であることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第１、第２、第３、第４の制御信号は、外部から入力される読み出し動作指定信号に基づいて発生されることを特徴とする請求項８に記載の半導体記憶装置。
10. 電圧レベルが異なる２つの第１および第２の電源電圧が供給されており、前記第１の電源電圧としてＩＯセルに供給される電源が供給され、前記第２の電源電圧としてＩＯセルに供給される電源か、またはロジック回路に供給される電源が供給されることを特徴とする請求項１に記載の半導体記憶装置。
11. 更に電圧レベル制御手段を備え、前記電圧変換回路のＭＯＳスイッチを制御する第１の制御信号の高い側の電圧レベルは、前記電圧レベル制御手段から供給されることを特徴とする請求項３に記載の半導体記憶装置。
12. 前記電圧レベル制御手段にて発生される電圧レベルは、外部供給電源の電圧レベル以下であることを特徴とする請求項１１に記載の半導体記憶装置。
13. 第１および第２の抵抗素子の抵抗差を電圧変換して出力する電圧変換回路と、
    前記電圧変換回路の出力から前記抵抗差に対応した比較結果を出力する電圧比較回路と、
    前記電圧比較回路の比較結果を保持するラッチ回路と、
    前記電圧変換回路の出力側と前記電圧比較回路の入力側とを遮断ないし接続のスイッチ動作を行うスイッチ回路と、
    前記第１の抵抗素子の抵抗マージンを測定する抵抗マージン測定手段と、
    を具備したことを特徴とする半導体記憶装置。
14. 前記抵抗マージン測定手段は、第３および第４の抵抗素子を備え、
    前記第１ないし第４の抵抗素子それぞれに個別にＭＯＳスイッチを接続し、各ＭＯＳスイッチの駆動制御により抵抗マージンを測定可能とした、ことを特徴とする請求項１３に記載の半導体記憶装置。
15. 第１および第２の抵抗素子の抵抗差を電圧変換して出力する電圧変換回路と、
    前記電圧変換回路の出力から前記抵抗差に対応した比較結果を出力する電圧比較回路と、
    前記電圧比較回路の比較結果を保持するラッチ回路と、
    前記電圧変換回路の出力側と前記電圧比較回路の入力側とを遮断ないし接続のスイッチ動作を行うスイッチ回路と、
    を具備し、
    前記電圧変換回路は、前記第１の抵抗素子に接続された第１のＭＯＳスイッチと、前記第２の抵抗素子に接続された、駆動能力の異なる複数のＭＯＳスイッチとから構成され、前記複数のＭＯＳスイッチを駆動制御して前記第２の抵抗の変換電圧レベルを可変にしたことを特徴とする半導体記憶装置。
16. 前記第１の抵抗素子の抵抗値を測定することが可能な手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
17. 前記第１の抵抗素子の抵抗値測定モードにおいては、前記電圧変換回路および前記スイッチ回路において、前記第１の抵抗素子にＭＯＳスイッチを接続し、該ＭＯＳスイッチのみと前記スイッチ回路とをイネーブルとし、前記電圧比較回路をディスエーブルに制御することを特徴とする請求項１６に記載の半導体記憶装置。
18. 前記第２、第３、第４の抵抗素子は、第１の抵抗素子と同一材料、同一形状の素子を複数直列に接続配置したことを特徴とする請求項１４に記載の半導体記憶装置。
19. 前記第１の抵抗素子はシリサイドのポリシリコン抵抗であることを特徴とする請求項１に記載の半導体記憶装置。
20. 前記第２、第３、第４の抵抗素子は非シリサイドのポリシリコン抵抗であることを特徴とする請求項１４に記載の半導体記憶装置。

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