JPH05101687A - 低電圧プログラム可能記憶素子 - Google Patents
低電圧プログラム可能記憶素子Info
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- JPH05101687A JPH05101687A JP6564092A JP6564092A JPH05101687A JP H05101687 A JPH05101687 A JP H05101687A JP 6564092 A JP6564092 A JP 6564092A JP 6564092 A JP6564092 A JP 6564092A JP H05101687 A JPH05101687 A JP H05101687A
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- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 低い電流値で短期間にプログラムすること。
【構成】 冗長プログラミング用プログラム可能記憶素
子１は、プログラム可能アンチヒューズ回路を備え、複
数の第１の抵抗Ｆ１、Ｆ２と、この第１の抵抗のプログ
ラミングを可能にするため、複数の第１の制御信号に応
答して第１の抵抗を直列に接続し、かつ複数の第２の制
御信号に応答して第１の抵抗を並列に接続するスイッチ
ング回路ＱP1、ＱP2、ＱS1、ＱS2と、第１の抵抗がプロ
グラムされたかどうか決定する検出回路２とを含む。第
１の抵抗の状態は、この第１の抵抗に跨る第１の電圧降
下を第２の抵抗に跨る第２の電圧降下と比較することに
より決定される。
子１は、プログラム可能アンチヒューズ回路を備え、複
数の第１の抵抗Ｆ１、Ｆ２と、この第１の抵抗のプログ
ラミングを可能にするため、複数の第１の制御信号に応
答して第１の抵抗を直列に接続し、かつ複数の第２の制
御信号に応答して第１の抵抗を並列に接続するスイッチ
ング回路ＱP1、ＱP2、ＱS1、ＱS2と、第１の抵抗がプロ
グラムされたかどうか決定する検出回路２とを含む。第
１の抵抗の状態は、この第１の抵抗に跨る第１の電圧降
下を第２の抵抗に跨る第２の電圧降下と比較することに
より決定される。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム可能記憶素
子に関する。特に、本発明は、プログラム可能アンチヒ
ューズ（ａｎｔｉｆｕｓｅ）回路における抵抗の減少が
記憶素子の検出回路により検出される、プログラミング
冗長度に対するプログラム可能記憶素子に関する。
子に関する。特に、本発明は、プログラム可能アンチヒ
ューズ（ａｎｔｉｆｕｓｅ）回路における抵抗の減少が
記憶素子の検出回路により検出される、プログラミング
冗長度に対するプログラム可能記憶素子に関する。
【０００２】
【従来の技術】集積された半導体デバイスの製造後の冗
長度プログラミングの能力は、プログラム可能論理デバ
イス、プログラム可能メモリーおよび線形回路を含む多
くのデバイス、ならびにＶＬＳＩデバイスにおける任意
のワイヤリング用として望ましい。
長度プログラミングの能力は、プログラム可能論理デバ
イス、プログラム可能メモリーおよび線形回路を含む多
くのデバイス、ならびにＶＬＳＩデバイスにおける任意
のワイヤリング用として望ましい。
【０００３】例えばランダム・アクセス・メモリー（Ｒ
ＡＭ）デバイスにおいては、多数のメモリー・セルが行
および列状に配置される。製造中ＲＡＭに生じる欠陥の
密度は、デバイスの集積密度には比較的依存せず、半導
体の製造技術により多く依存する。一般に、デバイスの
集積密度が高くなるほど、欠陥メモリー・セルに対する
正常なメモリー・セルの比率が大きくなる。この大きな
比率は、半導体メモリー・デバイスの集積度を上げる利
点の１つである。
ＡＭ）デバイスにおいては、多数のメモリー・セルが行
および列状に配置される。製造中ＲＡＭに生じる欠陥の
密度は、デバイスの集積密度には比較的依存せず、半導
体の製造技術により多く依存する。一般に、デバイスの
集積密度が高くなるほど、欠陥メモリー・セルに対する
正常なメモリー・セルの比率が大きくなる。この大きな
比率は、半導体メモリー・デバイスの集積度を上げる利
点の１つである。
【０００４】例えＲＡＭが僅かに１つの欠陥メモリー・
セルを含んでも、デバイスは正常に動作することができ
ない。この問題を克服するため、ＲＡＭデバイスは複数
の冗長メモリー・セル、例えばメモリー・セルの冗長な
行および（または）列を含む。このため、欠陥メモリー
・セルが例えば製造プロセスの最終段階においてテスト
により検出されると、これは１つ以上の冗長メモリー・
セルで置換される。この置換は、一般に、個々のセルを
置換することによるのではなく、メモリー・セルの行ま
たは列を置換することにより行われる。換言すれば、欠
陥メモリー・セルを含む行が、唯１つの作動するメモリ
ー・セルを含む冗長行により置換されるのである。
セルを含んでも、デバイスは正常に動作することができ
ない。この問題を克服するため、ＲＡＭデバイスは複数
の冗長メモリー・セル、例えばメモリー・セルの冗長な
行および（または）列を含む。このため、欠陥メモリー
・セルが例えば製造プロセスの最終段階においてテスト
により検出されると、これは１つ以上の冗長メモリー・
セルで置換される。この置換は、一般に、個々のセルを
置換することによるのではなく、メモリー・セルの行ま
たは列を置換することにより行われる。換言すれば、欠
陥メモリー・セルを含む行が、唯１つの作動するメモリ
ー・セルを含む冗長行により置換されるのである。
【０００５】冗長メモリー・セルの使用は、関連するエ
ンコーダまたはデコーダが、欠陥メモリー・セルを含む
行または列に対するアドレスに応答して選択されたメモ
リー・セルの冗長行または列を適正にアドレス指定する
ように、制御回路を含むことを更に必要とすることが明
らかであろう。また、制御回路が、情報を記憶するため
の１つ以上の回路要素、メモリー・セルのグループ間を
選択する要素、および情報記憶素子をプログラミングす
るための別のデバイスを含むことも明らかであろう。米
国特許第４，６０６，８３０号および同第４，７０７，
８０６号は、この形式の制御回路の事例を開示してい
る。ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎ第２７巻、第１１号（１９８５年
４月）は、ヒューズ即ちプログラム可能リンクの状態が
アドレス・バッファを駆動する際に使用される選択され
た切換え可能な相補出力信号を提供するプログラム可能
アドレス反転回路を開示している。このような制御回路
の論理的拡張は、Ｓａｗａｄａ等のＶＬＳＩデバイスに
対する「高密度ＡＳＭＩＣのための組込み自己修復回路
（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ−Ｒｅｐａｉｒ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＡＳＭ
ＩＣ）」（ＩＥＥＥ Ｃｏｎｆｅｒｅｎｃｅｏｆ Ｃｕ
ｓｔｏｍ Ｉｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ、２
６．１．１〜２６．１．３、１９８９年）に開示された
如き組込まれた自己修復回路を提供することである。
ンコーダまたはデコーダが、欠陥メモリー・セルを含む
行または列に対するアドレスに応答して選択されたメモ
リー・セルの冗長行または列を適正にアドレス指定する
ように、制御回路を含むことを更に必要とすることが明
らかであろう。また、制御回路が、情報を記憶するため
の１つ以上の回路要素、メモリー・セルのグループ間を
選択する要素、および情報記憶素子をプログラミングす
るための別のデバイスを含むことも明らかであろう。米
国特許第４，６０６，８３０号および同第４，７０７，
８０６号は、この形式の制御回路の事例を開示してい
る。ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎ第２７巻、第１１号（１９８５年
４月）は、ヒューズ即ちプログラム可能リンクの状態が
アドレス・バッファを駆動する際に使用される選択され
た切換え可能な相補出力信号を提供するプログラム可能
アドレス反転回路を開示している。このような制御回路
の論理的拡張は、Ｓａｗａｄａ等のＶＬＳＩデバイスに
対する「高密度ＡＳＭＩＣのための組込み自己修復回路
（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ−Ｒｅｐａｉｒ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＡＳＭ
ＩＣ）」（ＩＥＥＥ Ｃｏｎｆｅｒｅｎｃｅｏｆ Ｃｕ
ｓｔｏｍ Ｉｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ、２
６．１．１〜２６．１．３、１９８９年）に開示された
如き組込まれた自己修復回路を提供することである。
【０００６】先に述べたＲＡＭデバイスを含む種々の半
導体デバイスの冗長プログラミングのための溶断可能リ
ンクは公知である。溶断可能リンクは開路または閉路さ
れ、これにより「０」または「１」の値を有効に記憶す
る。これらのリンクは、一般に溶断可能リンクに対して
直接予め定めた電圧を加えるか、あるいは溶断可能リン
クに対してレーザ・ビームの如き外部エネルギ源を提供
することによりプログラムされる。米国特許第４，０４
２，９５０号および同第４，１３５，２９５号は、リン
クに加えられる予め定めた電圧により閉路される溶断可
能リンクを開示しており、このリンクは所要の溶断電流
より大きな電流密度を生じ、これにより絶縁層を除去し
て溶断可能リンクを閉路即ち短絡する。米国特許第４，
６７０，９７０号は、シリコン層に対する金属の固相拡
散により閉路して導電状態のシリコン層を生じる常開溶
断可能リンクを開示している。米国特許第４，４４６，
５３４号は、正規極性の比較的高い電圧の代わりに反対
の極性の電圧を加えることによりプログラムされる溶断
可能リンクを含む回路を開示している。米国特許第４，
４５５，４９５号は、非導電要素がレーザ・ビームの印
加により短絡される第２の形式の溶断可能リンクを開示
している。無論、米国特許第４，９１２，０６６号に開
示される如き、溶断可能リンクが予め定めた電圧および
レーザ・ビームの両方の印加によりプログラムされるデ
バイスもまた公知である。
導体デバイスの冗長プログラミングのための溶断可能リ
ンクは公知である。溶断可能リンクは開路または閉路さ
れ、これにより「０」または「１」の値を有効に記憶す
る。これらのリンクは、一般に溶断可能リンクに対して
直接予め定めた電圧を加えるか、あるいは溶断可能リン
クに対してレーザ・ビームの如き外部エネルギ源を提供
することによりプログラムされる。米国特許第４，０４
２，９５０号および同第４，１３５，２９５号は、リン
クに加えられる予め定めた電圧により閉路される溶断可
能リンクを開示しており、このリンクは所要の溶断電流
より大きな電流密度を生じ、これにより絶縁層を除去し
て溶断可能リンクを閉路即ち短絡する。米国特許第４，
６７０，９７０号は、シリコン層に対する金属の固相拡
散により閉路して導電状態のシリコン層を生じる常開溶
断可能リンクを開示している。米国特許第４，４４６，
５３４号は、正規極性の比較的高い電圧の代わりに反対
の極性の電圧を加えることによりプログラムされる溶断
可能リンクを含む回路を開示している。米国特許第４，
４５５，４９５号は、非導電要素がレーザ・ビームの印
加により短絡される第２の形式の溶断可能リンクを開示
している。無論、米国特許第４，９１２，０６６号に開
示される如き、溶断可能リンクが予め定めた電圧および
レーザ・ビームの両方の印加によりプログラムされるデ
バイスもまた公知である。
【０００７】最近の数年、印加レーザ・ビームを用いる
冗長プログラミングが優れたプログラミング法となって
きた。しかし、このプログラミング法は、幾つかの短所
を有する。この種のプログラミングのためのプログラミ
ング機構は高価であり、しばしばワークステーション当
たり数億円（数百万ドル）を越えるコストを要する。更
に、レーザ冗長プログラミングは、プログラムされる個
々の溶断可能リンクを選択する必要があると共に、溶断
可能リンク周囲の領域、例えばブラスト・クレータ（ｂ
ｌａｓｔ ｃｒａｔｅｒ）の清掃などのプログラミング
後の製造工程を必要とする故に比較的遅い。また、止ま
ることなく増加するデバイス密度が、ついには隣接する
要素に対して少なくとも部分的な破損を生じることなく
レーザ・プログラミングを実施することはできないほど
小さな要素間隙を生じることになり、これが無論これら
の高密度デバイスの故障間の平均時間を短くする結果と
なることが理解されよう。更に、レーザ・スポットと溶
断するヒューズとの間の不整列が不完全あるいは不正確
なヒューズの溶断を生起し、これが全体的なプロセスの
歩留まりを実際に低下させ得る。プログラム可能溶断可
能リンクと関連する他の問題は、米国特許第４，５４
６，４５４号に述べられている。
冗長プログラミングが優れたプログラミング法となって
きた。しかし、このプログラミング法は、幾つかの短所
を有する。この種のプログラミングのためのプログラミ
ング機構は高価であり、しばしばワークステーション当
たり数億円（数百万ドル）を越えるコストを要する。更
に、レーザ冗長プログラミングは、プログラムされる個
々の溶断可能リンクを選択する必要があると共に、溶断
可能リンク周囲の領域、例えばブラスト・クレータ（ｂ
ｌａｓｔ ｃｒａｔｅｒ）の清掃などのプログラミング
後の製造工程を必要とする故に比較的遅い。また、止ま
ることなく増加するデバイス密度が、ついには隣接する
要素に対して少なくとも部分的な破損を生じることなく
レーザ・プログラミングを実施することはできないほど
小さな要素間隙を生じることになり、これが無論これら
の高密度デバイスの故障間の平均時間を短くする結果と
なることが理解されよう。更に、レーザ・スポットと溶
断するヒューズとの間の不整列が不完全あるいは不正確
なヒューズの溶断を生起し、これが全体的なプロセスの
歩留まりを実際に低下させ得る。プログラム可能溶断可
能リンクと関連する他の問題は、米国特許第４，５４
６，４５４号に述べられている。
【０００８】冗長プログラミングのための溶断可能リン
クを含む制御回路が、米国特許第４，５７１，７０７号
および同第４，６０９，８３０号に開示されている。更
に、溶断可能リンクの条件即ち状態を検出するための回
路は、米国特許第４，７０７，８０６号の一致検出回
路、ならびに米国特許第４，８３７，５２０号に開示さ
れる複数の従来のヒューズを含むフリップフロップを使
用する回路を含む。
クを含む制御回路が、米国特許第４，５７１，７０７号
および同第４，６０９，８３０号に開示されている。更
に、溶断可能リンクの条件即ち状態を検出するための回
路は、米国特許第４，７０７，８０６号の一致検出回
路、ならびに米国特許第４，８３７，５２０号に開示さ
れる複数の従来のヒューズを含むフリップフロップを使
用する回路を含む。
【０００９】最近の数年、強くドープされたポリシリコ
ン抵抗器における電流により誘起される抵抗の低下があ
り得ることが報告されている。Ｋａｔｏ等の「強くドー
プされたポリシリコン抵抗における電流により誘起され
る抵抗の低下の物理的機構（Ａ Ｐｈｙｓｉｃａｌ Ｍ
ｅｃｈａｎｉｓｍ ｏｆ Ｃｕｒｒｅｎｔ−Ｉｎｄｕｃ
ｅｄ Ｒｅｓｉｓｔａｎｃｅ Ｄｅｃｒｅａｓｅ ｉｎ
Ｈｅａｖｉｌｙ Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏ
ｎ Ｒｅｓｉｓｔｏｒｓ）」（ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ、第ＥＤ２８巻、第８号、１１５４〜６１頁、１９８
２年８月）を参照されたい。０．０１％の精度内で制御
可能な５０％以下の抵抗の低下が報告された。別のアン
チヒューズ思想は、Ｈａｍｄｙ等の「論理ＩＣおよびメ
モリーＩＣ用の誘電作用に基くアンチヒューズ（Ｄｉｅ
ｌｅｃｔｒｉｃ Ｂａｓｅｄ Ａｎｔｉｆｕｓｅｆｏｒ
Ｌｏｇｉｃ ａｎｄ Ｍｅｍｏｒｙ ＩＣ）」（Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＭｅｅｔ
ｉｎｇ、７８６〜７８９頁、Ｓａｎ Ｆｒａｎｃｉｓｃ
ｏ、１９８８年１２月）により記述され、これは２つの
導電層間の絶縁体を高電圧（１８Ｖ）で破壊することに
よりプログラムされるポリシリコン絶縁体拡散サンドイ
ッチの使用法およびプログラミングを開示している。別
のプログラム可能方式が、Ｙ．Ｓｈａｃｈａｍ−Ｄｉｍ
ａｎｄ等の「斬新なイオン注入アモルファス・シリコン
のプログラム可能要素（Ａ Ｎｏｖｅｌ Ｉｏｎ−Ｉｍ
ｐｌａｎｔｅｄ Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｅｌｅｍｅｎｔ）」（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇ， Ｄｉｇｅｓｔ １９８７、１
９４〜１９７頁、Ｗａｓｈｉｎｇｔｏｎ，Ｄ．Ｃ．、１
９８７年）により記載されている。この方法は、多量の
イオン注入により大きな抵抗のアモルファス層を生成
し、プログラミング電圧をこの層に加えることにより層
を低インピーダンスに切換えることからなる。
ン抵抗器における電流により誘起される抵抗の低下があ
り得ることが報告されている。Ｋａｔｏ等の「強くドー
プされたポリシリコン抵抗における電流により誘起され
る抵抗の低下の物理的機構（Ａ Ｐｈｙｓｉｃａｌ Ｍ
ｅｃｈａｎｉｓｍ ｏｆ Ｃｕｒｒｅｎｔ−Ｉｎｄｕｃ
ｅｄ Ｒｅｓｉｓｔａｎｃｅ Ｄｅｃｒｅａｓｅ ｉｎ
Ｈｅａｖｉｌｙ Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏ
ｎ Ｒｅｓｉｓｔｏｒｓ）」（ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ、第ＥＤ２８巻、第８号、１１５４〜６１頁、１９８
２年８月）を参照されたい。０．０１％の精度内で制御
可能な５０％以下の抵抗の低下が報告された。別のアン
チヒューズ思想は、Ｈａｍｄｙ等の「論理ＩＣおよびメ
モリーＩＣ用の誘電作用に基くアンチヒューズ（Ｄｉｅ
ｌｅｃｔｒｉｃ Ｂａｓｅｄ Ａｎｔｉｆｕｓｅｆｏｒ
Ｌｏｇｉｃ ａｎｄ Ｍｅｍｏｒｙ ＩＣ）」（Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＭｅｅｔ
ｉｎｇ、７８６〜７８９頁、Ｓａｎ Ｆｒａｎｃｉｓｃ
ｏ、１９８８年１２月）により記述され、これは２つの
導電層間の絶縁体を高電圧（１８Ｖ）で破壊することに
よりプログラムされるポリシリコン絶縁体拡散サンドイ
ッチの使用法およびプログラミングを開示している。別
のプログラム可能方式が、Ｙ．Ｓｈａｃｈａｍ−Ｄｉｍ
ａｎｄ等の「斬新なイオン注入アモルファス・シリコン
のプログラム可能要素（Ａ Ｎｏｖｅｌ Ｉｏｎ−Ｉｍ
ｐｌａｎｔｅｄ Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｅｌｅｍｅｎｔ）」（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇ， Ｄｉｇｅｓｔ １９８７、１
９４〜１９７頁、Ｗａｓｈｉｎｇｔｏｎ，Ｄ．Ｃ．、１
９８７年）により記載されている。この方法は、多量の
イオン注入により大きな抵抗のアモルファス層を生成
し、プログラミング電圧をこの層に加えることにより層
を低インピーダンスに切換えることからなる。
【００１０】米国特許第４，２１０，９９６号に開示さ
れる如き電気的に同調可能な抵抗、ならびに米国特許第
４，８２１，０９１号に開示された如き光導電体サイト
を含む他の構造を作るために半導体デバイスにおける多
結晶シリコンを使用することは公知である。一旦閾値電
圧が加えられると、多結晶シリコン抵抗の抵抗値が印加
電圧の大きさに従って直線的に変化するという事実もま
た、米国特許第４，１４６，９０２号に開示された読出
し専用メモリー（ＲＯＭ）デバイスの如きスイッチング
回路、および米国特許第４，３９９，３７２号に開示さ
れた制御信号生成回路において使用されている。多結晶
シリコンから半導体デバイスを製造する方法が、米国特
許第４，２２９，５０２号および同第４，３０９，２２
４号に開示されている。しかし、アンチヒューズ・ポリ
シリコン・デバイスのプログラミングは、ポリシリコン
における抵抗の変化を誘起するため必要な所要の電流密
度を生じるためには一般に数十ボルトの印加を必要とす
る。現在の集積回路の高い密度および短いチャンネル長
さを仮定すると、このような高電圧／電流ストレスの印
加はできるだけ避けねばならない。
れる如き電気的に同調可能な抵抗、ならびに米国特許第
４，８２１，０９１号に開示された如き光導電体サイト
を含む他の構造を作るために半導体デバイスにおける多
結晶シリコンを使用することは公知である。一旦閾値電
圧が加えられると、多結晶シリコン抵抗の抵抗値が印加
電圧の大きさに従って直線的に変化するという事実もま
た、米国特許第４，１４６，９０２号に開示された読出
し専用メモリー（ＲＯＭ）デバイスの如きスイッチング
回路、および米国特許第４，３９９，３７２号に開示さ
れた制御信号生成回路において使用されている。多結晶
シリコンから半導体デバイスを製造する方法が、米国特
許第４，２２９，５０２号および同第４，３０９，２２
４号に開示されている。しかし、アンチヒューズ・ポリ
シリコン・デバイスのプログラミングは、ポリシリコン
における抵抗の変化を誘起するため必要な所要の電流密
度を生じるためには一般に数十ボルトの印加を必要とす
る。現在の集積回路の高い密度および短いチャンネル長
さを仮定すると、このような高電圧／電流ストレスの印
加はできるだけ避けねばならない。
【００１１】
【発明が解決しようとする課題】本発明の主目的は、低
い電流値でプログラム可能な抵抗を有するプログラム可
能アンチヒューズ回路を提供することにある。
い電流値でプログラム可能な抵抗を有するプログラム可
能アンチヒューズ回路を提供することにある。
【００１２】本発明の別の目的は、短い期間でプログラ
ムが可能なプログラム可能記憶素子を提供することにあ
る。
ムが可能なプログラム可能記憶素子を提供することにあ
る。
【００１３】本発明の更に別の目的は、プログラム可能
記憶素子のプログラミング状態を決定するための回路を
有するプログラム可能記憶素子を提供することにある。
記憶素子のプログラミング状態を決定するための回路を
有するプログラム可能記憶素子を提供することにある。
【００１４】本発明の他の目的は、現場でプログラム可
能なプログラム可能記憶素子を提供することにある。
能なプログラム可能記憶素子を提供することにある。
【００１５】本発明の更に他の目的は、低コストでプロ
グラム可能であるプログラム可能記憶デバイスを提供す
ることにある。プログラム可能記憶素子は、従来のベン
チ・テスト設備を用いてプログラムが可能であることが
望ましく、これにより更に資本のかかるプログラミング
装置の必要を回避する。
グラム可能であるプログラム可能記憶デバイスを提供す
ることにある。プログラム可能記憶素子は、従来のベン
チ・テスト設備を用いてプログラムが可能であることが
望ましく、これにより更に資本のかかるプログラミング
装置の必要を回避する。
【００１６】
【課題を解決するための手段】本発明の上記および他の
目的、特徴および利点は、複数の第１の抵抗と、第１の
抵抗のプログラミングを可能にするため複数の第１の制
御信号に応答して第１の抵抗を直列に接続し、かつ複数
の第２の制御信号に応答して第１の抵抗を並列に接続す
るスイッチング回路と、第１の抵抗がプログラムされた
かどうかを検出する検出回路とを含むプログラム可能記
憶素子が提供される。本発明の一特質によれば、このプ
ログラム可能記憶素子は更に、複数の第２の抵抗と、こ
の第２の抵抗を複数の第３の制御信号に応答して直列に
接続し、かつ第２の抵抗を複数の第４の制御信号に応答
して並列に接続して、第２の抵抗のプログラミングを可
能にする第２のスイッチング回路とを含み、検出回路が
第１および第２の抵抗のうちの少なくとも１つがプログ
ラムされたかどうかを検出する。
目的、特徴および利点は、複数の第１の抵抗と、第１の
抵抗のプログラミングを可能にするため複数の第１の制
御信号に応答して第１の抵抗を直列に接続し、かつ複数
の第２の制御信号に応答して第１の抵抗を並列に接続す
るスイッチング回路と、第１の抵抗がプログラムされた
かどうかを検出する検出回路とを含むプログラム可能記
憶素子が提供される。本発明の一特質によれば、このプ
ログラム可能記憶素子は更に、複数の第２の抵抗と、こ
の第２の抵抗を複数の第３の制御信号に応答して直列に
接続し、かつ第２の抵抗を複数の第４の制御信号に応答
して並列に接続して、第２の抵抗のプログラミングを可
能にする第２のスイッチング回路とを含み、検出回路が
第１および第２の抵抗のうちの少なくとも１つがプログ
ラムされたかどうかを検出する。
【００１７】対応するスイッチング回路により接続され
た複数の抵抗の各々は、本発明によるプログラム可能ア
ンチヒューズ回路を含む。この複数の抵抗は各々、予め
定めた閾値電流の印加により、好都合に第２の直列抵抗
に減少し得る予め定めた直列抵抗を有する。このスイッ
チング回路は、抵抗のプログラム状態を決定するため複
数の第１の制御信号に応答して抵抗を直列に接続し、か
つ抵抗をプログラミングするため抵抗に対する予め定め
た閾値電流の印加を可能にするように複数の第２の制御
信号に応答して抵抗を並列に接続する。
た複数の抵抗の各々は、本発明によるプログラム可能ア
ンチヒューズ回路を含む。この複数の抵抗は各々、予め
定めた閾値電流の印加により、好都合に第２の直列抵抗
に減少し得る予め定めた直列抵抗を有する。このスイッ
チング回路は、抵抗のプログラム状態を決定するため複
数の第１の制御信号に応答して抵抗を直列に接続し、か
つ抵抗をプログラミングするため抵抗に対する予め定め
た閾値電流の印加を可能にするように複数の第２の制御
信号に応答して抵抗を並列に接続する。
【００１８】本発明によれば、冗長度をプログラミング
するためのプログラム可能記憶素子を備えた半導体デバ
イスは、複数の第１の抵抗と、複数の第２の抵抗と、第
１の抵抗のプログラミングを可能にするため、複数の第
１の制御信号に応答して第１の抵抗を直列に接続し、か
つ複数の第２の制御信号に応答して抵抗を並列に接続す
る複数の第１のトランジスタと、第２の抵抗のプログラ
ミングを可能にするため、複数の第３の制御信号に応答
して第２の抵抗を直列に接続し、かつ複数の第４の制御
信号に応答して第２の抵抗を並列に接続する複数の第２
のトランジスタと、第１および第２の抵抗のうちの少な
くとも一方がプログラムされたかどうかを決定するた
め、第１の抵抗に跨る第１の電圧降下を第２の抵抗に跨
る第１の電圧降下と比較するラッチを生じるように接続
された複数の第３のトランジスタとを含む。本発明の特
質によれば、第１および第２の抵抗は、予め定めた閾値
電流より大きいかあるいはこれと等しい大きさを持ち、
かつ予め定めた期間より長いパルス幅を持つプログラミ
ング電流の印加によりプログラムされる。
するためのプログラム可能記憶素子を備えた半導体デバ
イスは、複数の第１の抵抗と、複数の第２の抵抗と、第
１の抵抗のプログラミングを可能にするため、複数の第
１の制御信号に応答して第１の抵抗を直列に接続し、か
つ複数の第２の制御信号に応答して抵抗を並列に接続す
る複数の第１のトランジスタと、第２の抵抗のプログラ
ミングを可能にするため、複数の第３の制御信号に応答
して第２の抵抗を直列に接続し、かつ複数の第４の制御
信号に応答して第２の抵抗を並列に接続する複数の第２
のトランジスタと、第１および第２の抵抗のうちの少な
くとも一方がプログラムされたかどうかを決定するた
め、第１の抵抗に跨る第１の電圧降下を第２の抵抗に跨
る第１の電圧降下と比較するラッチを生じるように接続
された複数の第３のトランジスタとを含む。本発明の特
質によれば、第１および第２の抵抗は、予め定めた閾値
電流より大きいかあるいはこれと等しい大きさを持ち、
かつ予め定めた期間より長いパルス幅を持つプログラミ
ング電流の印加によりプログラムされる。
【００１９】
【実施例】本発明によるプログラム可能記憶素子１の望
ましい実施態様は、図１に示され、ノードＮ１およびＮ
２を持つ検出ラッチ２を構成するため接続された複数の
トランジスタＱL1乃至ＱL4と、トランジスタＱP1および
ＱP2の対応するものを介してそれぞれノードＮ１および
Ｎ２と接続されたアンチヒューズ要素Ｆ１およびＦ２と
からなる。アンチヒューズ要素Ｆ１は、望ましくはプロ
グラミング・アンチヒューズ要素Ｆ１において使用され
るトランジスタＱPR1と接続された、以下に更に詳細に
述べるプログラム可能アンチヒューズ回路であることが
望ましい。しかし、アンチヒューズ要素Ｆ１はまた、以
下に述べる特性を持つ１つのポリシリコン素子でもよ
い。
ましい実施態様は、図１に示され、ノードＮ１およびＮ
２を持つ検出ラッチ２を構成するため接続された複数の
トランジスタＱL1乃至ＱL4と、トランジスタＱP1および
ＱP2の対応するものを介してそれぞれノードＮ１および
Ｎ２と接続されたアンチヒューズ要素Ｆ１およびＦ２と
からなる。アンチヒューズ要素Ｆ１は、望ましくはプロ
グラミング・アンチヒューズ要素Ｆ１において使用され
るトランジスタＱPR1と接続された、以下に更に詳細に
述べるプログラム可能アンチヒューズ回路であることが
望ましい。しかし、アンチヒューズ要素Ｆ１はまた、以
下に述べる特性を持つ１つのポリシリコン素子でもよ
い。
【００２０】アンチヒューズ要素Ｆ１およびＦ２は、ト
ランジスタＱS1およびＱS2の各ドレーンと接続され、こ
のドレーンはアンチヒューズ要素Ｆ１およびＦ２間の抵
抗差をアンチヒューズ要素Ｆ１およびＦ２間の電圧差に
変換するため、アンチヒューズ要素Ｆ１およびＦ２に流
れる等しい電流量を引出す。検出ラッチ２は、アンチヒ
ューズ要素Ｆ１およびＦ２に跨る電圧差を増幅する。望
ましくは、検出ラッチ２の最終状態は、より高い抵抗値
を持つアンチヒューズ要素Ｆ１、Ｆ２を表わす。ノード
Ｎ１およびＮ２の一方は、検出ラッチ２の出力をバッフ
ァする１対のトランジスタＱb1およびＱb2から構成され
るインバータを介して出力端子Ｆoutと接続されてい
る。図１に示されるプログラム可能記憶素子１では、Ｆ
１の抵抗値がＦ２の抵抗値より大きい時は、Ｆoutにお
ける信号が電圧Ｖddと等しいが、Ｆ１およびＦ２の抵抗
値が逆になる時は、Ｆoutにおける信号は接地電位ＧＮ
Ｄと等しい。
ランジスタＱS1およびＱS2の各ドレーンと接続され、こ
のドレーンはアンチヒューズ要素Ｆ１およびＦ２間の抵
抗差をアンチヒューズ要素Ｆ１およびＦ２間の電圧差に
変換するため、アンチヒューズ要素Ｆ１およびＦ２に流
れる等しい電流量を引出す。検出ラッチ２は、アンチヒ
ューズ要素Ｆ１およびＦ２に跨る電圧差を増幅する。望
ましくは、検出ラッチ２の最終状態は、より高い抵抗値
を持つアンチヒューズ要素Ｆ１、Ｆ２を表わす。ノード
Ｎ１およびＮ２の一方は、検出ラッチ２の出力をバッフ
ァする１対のトランジスタＱb1およびＱb2から構成され
るインバータを介して出力端子Ｆoutと接続されてい
る。図１に示されるプログラム可能記憶素子１では、Ｆ
１の抵抗値がＦ２の抵抗値より大きい時は、Ｆoutにお
ける信号が電圧Ｖddと等しいが、Ｆ１およびＦ２の抵抗
値が逆になる時は、Ｆoutにおける信号は接地電位ＧＮ
Ｄと等しい。
【００２１】変更されたプログラム可能記憶素子１'が
図２に示され、この要素は２つの点で図１に示された回
路とは異なる。第１に、図１のアンチヒューズ要素Ｆ２
は、プログラミングのためトランジスタＱPR2と接続さ
れることが望ましいプログラム可能アンチヒューズ回路
Ｆ２'により置換されている。第２に、アンチヒューズ
要素Ｆ１およびＦ２'の初期抵抗値は、プログラム可能
記憶素子１'において相互に等しい。
図２に示され、この要素は２つの点で図１に示された回
路とは異なる。第１に、図１のアンチヒューズ要素Ｆ２
は、プログラミングのためトランジスタＱPR2と接続さ
れることが望ましいプログラム可能アンチヒューズ回路
Ｆ２'により置換されている。第２に、アンチヒューズ
要素Ｆ１およびＦ２'の初期抵抗値は、プログラム可能
記憶素子１'において相互に等しい。
【００２２】図１において、アンチヒューズ要素Ｆ１お
よびＦ２の抵抗値は、最初は約１０％だけずらされ、Ｆ
１は最も大きな初期抵抗値を持つことが望ましい。以下
に述べる理由のため、１０％はプログラミングの後のア
ンチヒューズ要素Ｆ１における最小の抵抗値の変化の約
半分である。アンチヒューズ要素Ｆ１とＦ２の抵抗値間
のこの初期の不一致は、アンチヒューズの抵抗の初期順
序を提供し、これが好都合に検出ラッチ２により検出で
きる。しかし、アンチヒューズ要素Ｆ１および図２のＦ
２'の初期抵抗値は等しい。アンチヒューズ要素Ｆ１と
Ｆ２'の一方がアンチヒューズ要素の抵抗の順序を提供
するようにプログラムされねばならないことは明らかで
あろう。また、アンチヒューズ要素Ｆ１およびＦ２'の
抵抗値が最初等しいため、プログラミング後の２つの抵
抗値間のマージンは図１の回路におけるよりも図２の回
路における方が大きくなることも注意すべきである。従
って、プログラム可能記憶素子１'は、プログラム可能
記憶素子１よりもプロセスの変化に感応しない。
よびＦ２の抵抗値は、最初は約１０％だけずらされ、Ｆ
１は最も大きな初期抵抗値を持つことが望ましい。以下
に述べる理由のため、１０％はプログラミングの後のア
ンチヒューズ要素Ｆ１における最小の抵抗値の変化の約
半分である。アンチヒューズ要素Ｆ１とＦ２の抵抗値間
のこの初期の不一致は、アンチヒューズの抵抗の初期順
序を提供し、これが好都合に検出ラッチ２により検出で
きる。しかし、アンチヒューズ要素Ｆ１および図２のＦ
２'の初期抵抗値は等しい。アンチヒューズ要素Ｆ１と
Ｆ２'の一方がアンチヒューズ要素の抵抗の順序を提供
するようにプログラムされねばならないことは明らかで
あろう。また、アンチヒューズ要素Ｆ１およびＦ２'の
抵抗値が最初等しいため、プログラミング後の２つの抵
抗値間のマージンは図１の回路におけるよりも図２の回
路における方が大きくなることも注意すべきである。従
って、プログラム可能記憶素子１'は、プログラム可能
記憶素子１よりもプロセスの変化に感応しない。
【００２３】図１および図２に示されたプログラム可能
記憶素子１および１'の両形態が種々の半導体デバイス
に使用できることに注意すべきである。プログラム可能
記憶素子１は、初期の状態表示を必要とする半導体デバ
イスにおいて使用されるが、プログラム可能記憶素子
１'はより高い動作マージンを必要とする半導体デバイ
スにおいて使用されることが望ましい。
記憶素子１および１'の両形態が種々の半導体デバイス
に使用できることに注意すべきである。プログラム可能
記憶素子１は、初期の状態表示を必要とする半導体デバ
イスにおいて使用されるが、プログラム可能記憶素子
１'はより高い動作マージンを必要とする半導体デバイ
スにおいて使用されることが望ましい。
【００２４】図１および図２に示される回路の４つの動
作モードについては、図３に示される波形に関して説明
する。時間ｔ0で開始するチップのパワーアップ・モー
ドの期間、ＳＥＴＮの値は電圧Ｖddまで上昇するが、他
の全てのモード値は低いままである。
作モードについては、図３に示される波形に関して説明
する。時間ｔ0で開始するチップのパワーアップ・モー
ドの期間、ＳＥＴＮの値は電圧Ｖddまで上昇するが、他
の全てのモード値は低いままである。
【００２５】時間ｔ1で開始するように示される「冗長
呼び込み」モードの期間、ＳＥＴＮはハイの状態を維持
するが、「ＰＡＳＳ」はハイになる。信号「ＰＡＳＳ」
はトランジスタＱP1およびＱP2の選択された一方に検出
ラッチ２からプログラミングのため選定された要素Ｆ１
およびＦ２（Ｆ２'）を切離させるため、ＳＥＴＮの値
が「ドント・ケア」値であることが明らかであろう。冗
長アドレス復号回路（図示せず）により選択されるプロ
グラミング信号ＰＲＧｎ（但し、ｎは１または２に等し
い）はハイとなり、トランジスタＱPR1およびＱPR2の対
応する１つに与えられて、これらのトランジスタの選択
された１つに、少なくとも予め定めた閾値電流を選択さ
れたアンチヒューズ要素Ｆ１およびＦ２（Ｆ２'）を経
て引かせる。望ましくは、予め定めた閾値電流のパルス
幅は、アンチヒューズ要素Ｆ１およびＦ２（Ｆ２'）の
選択された１つに抵抗変化を生じさせるのに充分な広さ
を持つ。
呼び込み」モードの期間、ＳＥＴＮはハイの状態を維持
するが、「ＰＡＳＳ」はハイになる。信号「ＰＡＳＳ」
はトランジスタＱP1およびＱP2の選択された一方に検出
ラッチ２からプログラミングのため選定された要素Ｆ１
およびＦ２（Ｆ２'）を切離させるため、ＳＥＴＮの値
が「ドント・ケア」値であることが明らかであろう。冗
長アドレス復号回路（図示せず）により選択されるプロ
グラミング信号ＰＲＧｎ（但し、ｎは１または２に等し
い）はハイとなり、トランジスタＱPR1およびＱPR2の対
応する１つに与えられて、これらのトランジスタの選択
された１つに、少なくとも予め定めた閾値電流を選択さ
れたアンチヒューズ要素Ｆ１およびＦ２（Ｆ２'）を経
て引かせる。望ましくは、予め定めた閾値電流のパルス
幅は、アンチヒューズ要素Ｆ１およびＦ２（Ｆ２'）の
選択された１つに抵抗変化を生じさせるのに充分な広さ
を持つ。
【００２６】時間ｔ2で始まるように示される「状態の
初期化」動作モードの期間、ＳＥＴＮがハイとなり、そ
の後トランジスタＱP1、ＱP2、ＱS1、ＱS2がそれぞれ制
御信号Ｐａｓｓ１、Ｐａｓｓ２、Ｓ１、Ｓ２によりオン
にされる。トランジスタＱS1、ＱS2がアンチヒューズ要
素Ｆ１およびＦ２（Ｆ２'）に跨る各電圧降下を生じた
後、ＳＥＴＮは従来の低速セット・デバイス（図示せ
ず）によりＧＮＤに徐々に引張られる。次いで、ＳＥＴ
Ｎは、低速セット・デバイスより大きいことが望ましい
従来の高速セット・デバイス（図示せず）によりＧＮＤ
に引張られる。ＧＮＤになるＳＥＴＮは、好都合なこと
に信号Ｐａｓｓ１およびＰａｓｓ２をハイにさせ、これ
により検出ラッチ２をアンチヒューズ要素Ｆ１およびＦ
２（Ｆ２'）から切離す。好都合にも、端子Ｆoutにおけ
る検出ラッチ２の反転出力は、この時、検出ラッチ２の
状態をサンプルするため接続された別の回路により検出
することができる。
初期化」動作モードの期間、ＳＥＴＮがハイとなり、そ
の後トランジスタＱP1、ＱP2、ＱS1、ＱS2がそれぞれ制
御信号Ｐａｓｓ１、Ｐａｓｓ２、Ｓ１、Ｓ２によりオン
にされる。トランジスタＱS1、ＱS2がアンチヒューズ要
素Ｆ１およびＦ２（Ｆ２'）に跨る各電圧降下を生じた
後、ＳＥＴＮは従来の低速セット・デバイス（図示せ
ず）によりＧＮＤに徐々に引張られる。次いで、ＳＥＴ
Ｎは、低速セット・デバイスより大きいことが望ましい
従来の高速セット・デバイス（図示せず）によりＧＮＤ
に引張られる。ＧＮＤになるＳＥＴＮは、好都合なこと
に信号Ｐａｓｓ１およびＰａｓｓ２をハイにさせ、これ
により検出ラッチ２をアンチヒューズ要素Ｆ１およびＦ
２（Ｆ２'）から切離す。好都合にも、端子Ｆoutにおけ
る検出ラッチ２の反転出力は、この時、検出ラッチ２の
状態をサンプルするため接続された別の回路により検出
することができる。
【００２７】検出ラッチ２を予め定めた状態にセットす
ることによりアンチヒューズ要素Ｆ１およびＦ２（Ｆ
２'）とそれに関連する回路とその対応する記憶素子ア
ンチヒューズ要素とのテストを許容する「状態ソフト・
セット」動作モードもまた、時間ｔ2で開始する。この
「状態ソフト・セット」モードは、「状態ソフト・セッ
ト」モードではトランジスタＱS1、ＱS2の一方のみがオ
ンになることを除いて、すぐ先に述べた「冗長状態初期
化」モードと類似している。選択されないアンチヒュー
ズ要素に跨る電圧降下が略々ゼロとなるため、トランジ
スタＱS1、ＱS2の選択された一方と対応するアンチヒュ
ーズ要素Ｆ１およびＦ２（Ｆ２'）の一方が、検出ラッ
チ２により高い方の抵抗値を持つと判定されることが明
らかであろう。このため、「状態ソフト・セット」動作
モードでは、好都合にも検出ラッチ２をいずれか一方の
動作状態にセットできる。
ることによりアンチヒューズ要素Ｆ１およびＦ２（Ｆ
２'）とそれに関連する回路とその対応する記憶素子ア
ンチヒューズ要素とのテストを許容する「状態ソフト・
セット」動作モードもまた、時間ｔ2で開始する。この
「状態ソフト・セット」モードは、「状態ソフト・セッ
ト」モードではトランジスタＱS1、ＱS2の一方のみがオ
ンになることを除いて、すぐ先に述べた「冗長状態初期
化」モードと類似している。選択されないアンチヒュー
ズ要素に跨る電圧降下が略々ゼロとなるため、トランジ
スタＱS1、ＱS2の選択された一方と対応するアンチヒュ
ーズ要素Ｆ１およびＦ２（Ｆ２'）の一方が、検出ラッ
チ２により高い方の抵抗値を持つと判定されることが明
らかであろう。このため、「状態ソフト・セット」動作
モードでは、好都合にも検出ラッチ２をいずれか一方の
動作状態にセットできる。
【００２８】本発明によるプログラム可能アンチヒュー
ズ要素Ｆ１は図４に示され、複数のスイッチング・トラ
ンジスタＱFa乃至ＱFdにより電圧供給源Ｖddおよび出力
端子Ｔおよび接地電位ＧＮＤと接続される３つの抵抗Ｆ
１ａ、Ｆ１ｂおよびＦ１ｃを含む。トランジスタＱFa乃
至ＱFdの各々は、それぞれ制御端子Ｔａ〜Ｔｄにおいて
複数の制御信号を受取る。望ましくは、抵抗Ｆ１ａ乃至
Ｆ１ｃの各々は、非ケイ素化（ｕｎｓｉｌｉｃｉｄｅ
ｄ）ポリシリコン導体ストリップから形成され、等しい
抵抗値を有する。例えば、プログラム可能アンチヒュー
ズ回路Ｆ１の全直列抵抗が２０００Ωである時、各抵抗
は約６７０Ωの個々の抵抗値を有する。望ましくは、非
ケイ素化ポリシリコン導体のドーパントは、リン、ホウ
素あるいはヒ素である。
ズ要素Ｆ１は図４に示され、複数のスイッチング・トラ
ンジスタＱFa乃至ＱFdにより電圧供給源Ｖddおよび出力
端子Ｔおよび接地電位ＧＮＤと接続される３つの抵抗Ｆ
１ａ、Ｆ１ｂおよびＦ１ｃを含む。トランジスタＱFa乃
至ＱFdの各々は、それぞれ制御端子Ｔａ〜Ｔｄにおいて
複数の制御信号を受取る。望ましくは、抵抗Ｆ１ａ乃至
Ｆ１ｃの各々は、非ケイ素化（ｕｎｓｉｌｉｃｉｄｅ
ｄ）ポリシリコン導体ストリップから形成され、等しい
抵抗値を有する。例えば、プログラム可能アンチヒュー
ズ回路Ｆ１の全直列抵抗が２０００Ωである時、各抵抗
は約６７０Ωの個々の抵抗値を有する。望ましくは、非
ケイ素化ポリシリコン導体のドーパントは、リン、ホウ
素あるいはヒ素である。
【００２９】回路Ｆ１のプログラミング状態を検出する
と、トランジスタＱFa、ＱFbおよびＱFcはオフとなる
が、トランジスタＱFdはオンとなる。この第１の状態に
おいては、抵抗Ｆ１ａ乃至Ｆ１ｃはＶddと端子Ｔ間に直
列に接続されることが判るであろう。ＱFdは好都合にも
オンになって抵抗Ｆ１ａ乃至Ｆ１ｃに流れる電流を閾値
電流より小さな値に制限し、これについては以下に更に
詳細に述べる。抵抗Ｆ１ａ乃至Ｆ１ｃが直列接続抵抗に
流れる電流を著しく制限するほど充分な直列抵抗を提供
する時、トランジスタＱFdは省くことができ、トランジ
スタＱFcが検出およびプログラミングの両方の期間にお
いて電流の制御を行うことが判るであろう。アンチヒュ
ーズ要素Ｆ１のプログラミングの間、制御信号が加えら
れてトランジスタＱFa乃至ＱFcをオンにし、これにより
抵抗Ｆ１ａ乃至Ｆ１ｃを並列に接続して抵抗Ｆ１ａ乃至
Ｆ１ｃの各々に閾値電流より大きな電流を生じる。
と、トランジスタＱFa、ＱFbおよびＱFcはオフとなる
が、トランジスタＱFdはオンとなる。この第１の状態に
おいては、抵抗Ｆ１ａ乃至Ｆ１ｃはＶddと端子Ｔ間に直
列に接続されることが判るであろう。ＱFdは好都合にも
オンになって抵抗Ｆ１ａ乃至Ｆ１ｃに流れる電流を閾値
電流より小さな値に制限し、これについては以下に更に
詳細に述べる。抵抗Ｆ１ａ乃至Ｆ１ｃが直列接続抵抗に
流れる電流を著しく制限するほど充分な直列抵抗を提供
する時、トランジスタＱFdは省くことができ、トランジ
スタＱFcが検出およびプログラミングの両方の期間にお
いて電流の制御を行うことが判るであろう。アンチヒュ
ーズ要素Ｆ１のプログラミングの間、制御信号が加えら
れてトランジスタＱFa乃至ＱFcをオンにし、これにより
抵抗Ｆ１ａ乃至Ｆ１ｃを並列に接続して抵抗Ｆ１ａ乃至
Ｆ１ｃの各々に閾値電流より大きな電流を生じる。
【００３０】先に述べたＫａｔｏ等の文献に開示された
ように、約０．５μ秒の期間にわたり少なくとも１．０
×１０6Ａ／ｃｍ2の電流密度Ｊを受ける時、１０20／ｃ
ｍ3より大きなＮａ、Ｎｄドーパント濃度を持つポリシ
リコン導体の抵抗値は、ドーパントの再分布により約５
０％までの抵抗の低下を呈する。この抵抗の変化は、導
体が再び０．５μ秒より長い期間にわたってＪより大き
な電流密度を受けなければ、非揮発性であり非破壊性で
ある。ポリシリコン導体が一例として０．３×１０-4ｃ
ｍおよび０．３５×１０-4ｃｍの断面寸法を持つものと
すれば、約１．０５ｍＡの閾値電流ＩTHが所要のＪ値を
生じることになる。別の事例として、Ｆ１の直列抵抗が
２０００Ωであり溶断要素の断面が３５０ナノメータ×
６００ナノメータである場合、閾値電流ＩTHは少なくと
も５．０ｍＡとなり、このため、少なくとも１０Ｖの印
加電圧を必要とする。この所要電圧はチップ全体に加え
るには高すぎることが判るであろう。
ように、約０．５μ秒の期間にわたり少なくとも１．０
×１０6Ａ／ｃｍ2の電流密度Ｊを受ける時、１０20／ｃ
ｍ3より大きなＮａ、Ｎｄドーパント濃度を持つポリシ
リコン導体の抵抗値は、ドーパントの再分布により約５
０％までの抵抗の低下を呈する。この抵抗の変化は、導
体が再び０．５μ秒より長い期間にわたってＪより大き
な電流密度を受けなければ、非揮発性であり非破壊性で
ある。ポリシリコン導体が一例として０．３×１０-4ｃ
ｍおよび０．３５×１０-4ｃｍの断面寸法を持つものと
すれば、約１．０５ｍＡの閾値電流ＩTHが所要のＪ値を
生じることになる。別の事例として、Ｆ１の直列抵抗が
２０００Ωであり溶断要素の断面が３５０ナノメータ×
６００ナノメータである場合、閾値電流ＩTHは少なくと
も５．０ｍＡとなり、このため、少なくとも１０Ｖの印
加電圧を必要とする。この所要電圧はチップ全体に加え
るには高すぎることが判るであろう。
【００３１】図５および図６において、非ケイ素化ポリ
シリコン導体による実際の実験では、約２０％の抵抗値
の変化を生じるように、アンチヒューズ要素で使用され
る非ケイ素化ポリシリコン導体を変性させるのに約２．
５×１０6アンペア程度の電流密度が要求されることが
判る。例えば、図５は、電流密度と、印加された変更電
流により生じる初期抵抗比との関係を示す。図６は、印
加された変更電流のパルス幅と抵抗値の変化との関係を
示している。
シリコン導体による実際の実験では、約２０％の抵抗値
の変化を生じるように、アンチヒューズ要素で使用され
る非ケイ素化ポリシリコン導体を変性させるのに約２．
５×１０6アンペア程度の電流密度が要求されることが
判る。例えば、図５は、電流密度と、印加された変更電
流により生じる初期抵抗比との関係を示す。図６は、印
加された変更電流のパルス幅と抵抗値の変化との関係を
示している。
【００３２】図４においては、トランジスタＱFa乃至Ｑ
Fcにより並列に接続される時、抵抗Ｆ１ａ乃至Ｆ１ｃは
著しく低い印加電圧で所要の電流密度を達成できること
が判る。１０Ｖが加えられて所要の閾値電流ＩTHを生じ
る事例では、これまで必要であった１０Ｖの代わりに、
約４Ｖの印加電圧により並列の抵抗Ｆ１ａ乃至Ｆ１ｃに
おいて相等の電流密度が達成できる。
Fcにより並列に接続される時、抵抗Ｆ１ａ乃至Ｆ１ｃは
著しく低い印加電圧で所要の電流密度を達成できること
が判る。１０Ｖが加えられて所要の閾値電流ＩTHを生じ
る事例では、これまで必要であった１０Ｖの代わりに、
約４Ｖの印加電圧により並列の抵抗Ｆ１ａ乃至Ｆ１ｃに
おいて相等の電流密度が達成できる。
【００３３】プログラム可能記憶素子１の予め定めた初
期化電流が閾値電流より著しく低い、即ち、閾値電流の
約１／１０であることに注意すべきである。また、閾値
電流より遥かに短い期間、即ち、閾値電流の印加時間の
約１／１００だけ初期化電流が加えられることに注意す
べきである。従って、初期化電流および初期化期間が常
にＦ１の抵抗値を変化させるに必要なよりも小さな大き
さの少なくとも１つの大きさであるため、Ｆ１の抵抗値
は、プログラム可能記憶素子１の初期化数とは無関係に
安定することになる。この結果は、閾値電流ＩTHの約５
０％の大きさを持つ初期化電流を使用するプログラム可
能記憶素子１のストレス状態を示す図７に明瞭に示され
る。図７はまた、約２００℃の温度におけるベーキング
に対するプログラム可能記憶素子１の安定度を示してい
る。
期化電流が閾値電流より著しく低い、即ち、閾値電流の
約１／１０であることに注意すべきである。また、閾値
電流より遥かに短い期間、即ち、閾値電流の印加時間の
約１／１００だけ初期化電流が加えられることに注意す
べきである。従って、初期化電流および初期化期間が常
にＦ１の抵抗値を変化させるに必要なよりも小さな大き
さの少なくとも１つの大きさであるため、Ｆ１の抵抗値
は、プログラム可能記憶素子１の初期化数とは無関係に
安定することになる。この結果は、閾値電流ＩTHの約５
０％の大きさを持つ初期化電流を使用するプログラム可
能記憶素子１のストレス状態を示す図７に明瞭に示され
る。図７はまた、約２００℃の温度におけるベーキング
に対するプログラム可能記憶素子１の安定度を示してい
る。
【００３４】図８は、本発明によるプログラム可能記憶
素子１０の別の望ましい実施例を示しており、その構成
はアンチヒューズ回路Ｆ１、第２のアンチヒューズ要素
Ｆ２、アンチヒューズ要素Ｆ１をプログラミングするト
ランジスタＱP1、ノードＮ１およびＮ２を持つ検出ラッ
チ２０を提供する複数のトランジスタＱL1乃至ＱL4、お
よび１対のトランジスタＱTS1およびＱTS2からなってい
る。アンチヒューズ要素Ｆ２の抵抗値は、アンチヒュー
ズ要素Ｆ１の初期抵抗値の約０．９倍であるのが好まし
い。
素子１０の別の望ましい実施例を示しており、その構成
はアンチヒューズ回路Ｆ１、第２のアンチヒューズ要素
Ｆ２、アンチヒューズ要素Ｆ１をプログラミングするト
ランジスタＱP1、ノードＮ１およびＮ２を持つ検出ラッ
チ２０を提供する複数のトランジスタＱL1乃至ＱL4、お
よび１対のトランジスタＱTS1およびＱTS2からなってい
る。アンチヒューズ要素Ｆ２の抵抗値は、アンチヒュー
ズ要素Ｆ１の初期抵抗値の約０．９倍であるのが好まし
い。
【００３５】プログラム可能記憶素子１０の種々の動作
モードについては、図９を参照しながら説明する。時間
ｔ0で始まるように示される「チップ・パワーアップ」
モードの期間、信号ＰＲＧおよびＳＥＴＮは、印加電圧
ＶCCと共に上昇するが、信号Ｒはアクティブローの状態
のままであり、ノードＮ１およびＮ２がＶCCと共に上昇
することを許容する。時間ｔ1において、「冗長度初期
化」モードが始まり、ＳＥＴＮが従来の低速セット・デ
バイス（図示せず）を介して接地電位ＧＮＤに引張られ
るが、Ｒはアクティブローのままである。アンチヒュー
ズ要素Ｆ１およびＦ２間の抵抗差、および結果として生
じるフィードバックの故に、ノードＮ１はハイの状態に
とどまろうとするが、ノードＮ２はＳＥＴＮになるよう
に放電する。次いで、Ｒがハイとなり、トランジスタＱ
TS1、ＱTS2をオフにする。Ｒがハイになることはまた従
来の高速セット・デバイスを可能状態にし、これはラッ
チの初期化を完了してノードＮ１がＶCCとなりノードＮ
２がＧＮＤとなる。
モードについては、図９を参照しながら説明する。時間
ｔ0で始まるように示される「チップ・パワーアップ」
モードの期間、信号ＰＲＧおよびＳＥＴＮは、印加電圧
ＶCCと共に上昇するが、信号Ｒはアクティブローの状態
のままであり、ノードＮ１およびＮ２がＶCCと共に上昇
することを許容する。時間ｔ1において、「冗長度初期
化」モードが始まり、ＳＥＴＮが従来の低速セット・デ
バイス（図示せず）を介して接地電位ＧＮＤに引張られ
るが、Ｒはアクティブローのままである。アンチヒュー
ズ要素Ｆ１およびＦ２間の抵抗差、および結果として生
じるフィードバックの故に、ノードＮ１はハイの状態に
とどまろうとするが、ノードＮ２はＳＥＴＮになるよう
に放電する。次いで、Ｒがハイとなり、トランジスタＱ
TS1、ＱTS2をオフにする。Ｒがハイになることはまた従
来の高速セット・デバイスを可能状態にし、これはラッ
チの初期化を完了してノードＮ１がＶCCとなりノードＮ
２がＧＮＤとなる。
【００３６】時間ｔ2で始まるように示される「冗長度
呼び込み」動作モードの期間、ＳＥＴＮおよびＮ２がロ
ーのままであるが、Ｎ１およびＲはハイのままである。
トランジスタＱP1に対する入力信号ＰＲＧは冗長アドレ
スと対応してアクティブローになり、予め定めた閾値電
流を約０．５マイクロ秒の期間だけアンチヒューズ要素
Ｆ１に流れさせ、これがＦ１の抵抗値を２０乃至５０％
の範囲内の量だけ減少させる。
呼び込み」動作モードの期間、ＳＥＴＮおよびＮ２がロ
ーのままであるが、Ｎ１およびＲはハイのままである。
トランジスタＱP1に対する入力信号ＰＲＧは冗長アドレ
スと対応してアクティブローになり、予め定めた閾値電
流を約０．５マイクロ秒の期間だけアンチヒューズ要素
Ｆ１に流れさせ、これがＦ１の抵抗値を２０乃至５０％
の範囲内の量だけ減少させる。
【００３７】時間ｔ3で示されるアンチヒューズ要素Ｆ
１のプログラミングの完了時に、トランジスタＱL1乃至
ＱL4から形成されたヒューズ検出ラッチがアクティブロ
ーになるＲによりリセットされるが、ＳＥＴＮはハイの
値に回復される。次いで、ラッチは先に述べた「冗長度
初期化」に略々似た方法で再初期化されるが、Ｆ１の抵
抗値がプログラミングの間減少したため、ラッチは反対
の状態にセットされてＮ１をロー、Ｎ２をハイにする。
１のプログラミングの完了時に、トランジスタＱL1乃至
ＱL4から形成されたヒューズ検出ラッチがアクティブロ
ーになるＲによりリセットされるが、ＳＥＴＮはハイの
値に回復される。次いで、ラッチは先に述べた「冗長度
初期化」に略々似た方法で再初期化されるが、Ｆ１の抵
抗値がプログラミングの間減少したため、ラッチは反対
の状態にセットされてＮ１をロー、Ｎ２をハイにする。
【００３８】図１および図２のプログラム可能記憶素子
１、１'を図８のプログラム可能記憶素子１０と比較す
ると、アンチヒューズ要素Ｆ１およびＦ２が検出ラッチ
２において電流から切離されるが、アンチヒューズ要素
Ｆ１およびＦ２は検出ラッチ２０において電流を受ける
ことが判る。図１および図２に示される実施例から、ア
ンチヒューズ要素Ｆ１およびＦ２が検出ラッチ２のセッ
トに必要な電流を通さないため、より高い抵抗のアンチ
ヒューズ要素Ｆ１およびＦ２が使用できることが明らか
になろう。更に、図１および図２のアンチヒューズ要素
Ｆ１およびＦ２に流れるピーク電流を好都合にも低い値
に限定できることが判るであろう。
１、１'を図８のプログラム可能記憶素子１０と比較す
ると、アンチヒューズ要素Ｆ１およびＦ２が検出ラッチ
２において電流から切離されるが、アンチヒューズ要素
Ｆ１およびＦ２は検出ラッチ２０において電流を受ける
ことが判る。図１および図２に示される実施例から、ア
ンチヒューズ要素Ｆ１およびＦ２が検出ラッチ２のセッ
トに必要な電流を通さないため、より高い抵抗のアンチ
ヒューズ要素Ｆ１およびＦ２が使用できることが明らか
になろう。更に、図１および図２のアンチヒューズ要素
Ｆ１およびＦ２に流れるピーク電流を好都合にも低い値
に限定できることが判るであろう。
【００３９】当業者は、焼付け後、あるいは焼付け電圧
より小さな電圧で現場において、本発明によるプログラ
ム可能アンチヒューズ要素Ｆ１がプログラミングの冗長
を可能にすることが理解されよう。半導体デバイスにお
ける専用ピンの必要なくこのプログラミング冗長度が達
成されることが判るであろう。
より小さな電圧で現場において、本発明によるプログラ
ム可能アンチヒューズ要素Ｆ１がプログラミングの冗長
を可能にすることが理解されよう。半導体デバイスにお
ける専用ピンの必要なくこのプログラミング冗長度が達
成されることが判るであろう。
【００４０】また、本発明のプログラム可能記憶素子
が、現在使用されるレーザ・プログラミングより早い速
度および著しく低い資本コストで冗長プログラミングを
有効に提供できることも明らかであろう。例えば、更に
高価なレーザ冗長プログラム装置の代わりに、従来のプ
ログラム可能なコンピュータ駆動ベンチ・テスタを用い
て、プログラム可能記憶素子を使用する半導体デバイス
をプログラムすることが可能である。ミリ秒当たり約１
個のヒューズ選択速度を有し、かつレーザ冗長プログラ
ミングを必要とする機械的な段階移動が除去される故
に、本発明によって更に高速なプログラム速度が達成さ
れる。
が、現在使用されるレーザ・プログラミングより早い速
度および著しく低い資本コストで冗長プログラミングを
有効に提供できることも明らかであろう。例えば、更に
高価なレーザ冗長プログラム装置の代わりに、従来のプ
ログラム可能なコンピュータ駆動ベンチ・テスタを用い
て、プログラム可能記憶素子を使用する半導体デバイス
をプログラムすることが可能である。ミリ秒当たり約１
個のヒューズ選択速度を有し、かつレーザ冗長プログラ
ミングを必要とする機械的な段階移動が除去される故
に、本発明によって更に高速なプログラム速度が達成さ
れる。
【００４１】また、本発明のプログラム可能記憶素子を
含む半導体デバイスがレーザ・プログラムされる類似の
デバイスよりも本質的に安定であることも判るであろ
う。好都合にも、本発明によるプログラミングはレーザ
・プログラミングと関連するブラスト・クレータを生じ
ず、このため、レーザ・ヒューズ・サイトから再び固形
化した溶解Ｓｉ屑の除去を必要としない。更に、ヒュー
ズの「ベイ・ウインドウ」を開くため必要な別の処理工
程がない。一般に、本発明のヒューズ要素は、従来技術
のレーザ・ヒューズよりも遥かに高密度のパターンでレ
イアウトすることが可能である。
含む半導体デバイスがレーザ・プログラムされる類似の
デバイスよりも本質的に安定であることも判るであろ
う。好都合にも、本発明によるプログラミングはレーザ
・プログラミングと関連するブラスト・クレータを生じ
ず、このため、レーザ・ヒューズ・サイトから再び固形
化した溶解Ｓｉ屑の除去を必要としない。更に、ヒュー
ズの「ベイ・ウインドウ」を開くため必要な別の処理工
程がない。一般に、本発明のヒューズ要素は、従来技術
のレーザ・ヒューズよりも遥かに高密度のパターンでレ
イアウトすることが可能である。
【００４２】
【発明の効果】以上、この発明を詳細に説明したところ
から明らかなとおり、この発明はアンチヒューズ回路を
低い電流値で短期間にプログラムすることができるとい
う効果を奏する。
から明らかなとおり、この発明はアンチヒューズ回路を
低い電流値で短期間にプログラムすることができるとい
う効果を奏する。
【図１】本発明によるプログラム可能記憶素子の望まし
い実施例を示す概略図である。
い実施例を示す概略図である。
【図２】図１に示されるプログラム可能記憶素子の変更
例を示す図である。
例を示す図である。
【図３】図１および図２に示される回路の複数の動作モ
ードの期間に生じる複数の波形を示すグラフである。
ードの期間に生じる複数の波形を示すグラフである。
【図４】図１および図２に示されるプログラム可能アン
チヒューズ回路の概略図である。
チヒューズ回路の概略図である。
【図５】複数の印加された変更電流による、図４に示さ
れたプログラム可能アンチヒューズ回路の抵抗の抵抗値
変化を示すグラフである。
れたプログラム可能アンチヒューズ回路の抵抗の抵抗値
変化を示すグラフである。
【図６】変化するパルス幅を持つ複数の印加された変更
電流による、図４に示されたプログラム可能アンチヒュ
ーズ回路の抵抗の抵抗値変化を示すグラフである。
電流による、図４に示されたプログラム可能アンチヒュ
ーズ回路の抵抗の抵抗値変化を示すグラフである。
【図７】図４に示されたプログラム可能アンチヒューズ
回路のアンチヒューズ要素の安定度を示すグラフであ
る。
回路のアンチヒューズ要素の安定度を示すグラフであ
る。
【図８】本発明によるプログラム可能記憶素子の別の望
ましい実施例を示す概略図である。
ましい実施例を示す概略図である。
【図９】幾つかの動作モードの期間に図８のプログラム
可能記憶素子により生じる複数の波形を示すグラフであ
る。
可能記憶素子により生じる複数の波形を示すグラフであ
る。
１ プログラム可能記憶素子 ２ 検出ラッチ １０ プログラム可能記憶素子 ２０ 検出ラッチ Ｑ トランジスタ Ｆ アンチヒューズ要素 Ｎ ノード Ｔ 端子 ＩTH 閾値電流
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/06 29/00 ３０１ Ｂ 9288−5Ｌ Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ 9191−5Ｌ Ｇ１１Ｃ 17/06 Ｚ (72)発明者 バデイー・エル−カー アメリカ合衆国05468、バーモント州 ミ ルトン、ウエストフオード・ロード 504 番地 (72)発明者 ウエイン・フレデリツク・エリス アメリカ合衆国05465、バーモント州 ジ エリコ、スノウフレイク・リツジ、ボツク ス 163 (72)発明者 デユエイン・エルマー・ガルビ アメリカ合衆国05452、バーモント州 エ セツクス・ジヤンクシヨン、ターシヤ・レ ーン 38番地、アパートメント ビー８ (72)発明者 ネーザン・ラフアエル・ヒルテベイテル アメリカ合衆国05452、バーモント州 エ セツクス・ジヤンクシヨン、パーク・スト リート 48 １／２番地、ナンバー４ビー (72)発明者 ウイリアム・ロバート・トンテイ アメリカ合衆国05452、バーモント州 エ セツクス・ジヤンクシヨン、グリーンフイ ールド・コート ５番地 (72)発明者 ジヨセフ・サミユエル・ワツツ アメリカ合衆国05403、バーモント州 サ ウス・バーリントン、メイプルウツド・ド ライブ 13番地
Claims (10)
- 【請求項１】 プログラム可能アンチヒューズ回路にお
いて、 加えられる予め定めた閾値電流に応答して予め定めた第
２の抵抗値に減少することができる直列の予め定めた第
１の抵抗値を有する複数の抵抗と、 前記予め定めた閾値電流の前記抵抗に対する印加を許容
するため、複数の第１の制御信号に応答して前記抵抗を
直列に接続し、複数の第２の制御信号に応答して該抵抗
を並列に接続するスイッチング手段とを具備することを
特徴とするプログラム可能アンチヒューズ回路。 - 【請求項２】 複数の第１の要素と、 前記第１の要素のプログラミングを許容するため、複数
の第１の制御信号に応答して前記第１の要素を直列に接
続し、かつ複数の第２の制御信号に応答して前記第１の
要素を並列に接続するスイッチング手段と、 前記第１の要素がプログラムされたかどうかを決定する
手段とを設けてなることを特徴とするプログラム可能記
憶装置。 - 【請求項３】 複数の第２の要素と、 前記第２の要素のプログラミングを許容するため、複数
の第３の制御信号に応答して前記第２の要素を直列に接
続し、かつ複数の第４の制御信号に応答して前記第２の
要素を並列に接続する第２のスイッチング手段とを更に
設け、 前記決定手段が、前記第１および第２の要素のうちの少
なくとも１つがプログラムされたかどうかを決定する手
段を含むことを特徴とする請求項２記載のプログラム可
能記憶装置。 - 【請求項４】 第２の要素を更に設け、前記決定手段
が、前記第１の要素に跨る第１の電圧降下を前記第２の
要素に跨る第２の電圧降下と比較する手段を含むことを
特徴とする請求項２記載のプログラム可能記憶装置。 - 【請求項５】 冗長プログラミング用プログラム可能記
憶素子を備えた半導体デバイスにおいて、 複数の第１の抵抗と、 複数の第２の抵抗と、 予め定めた閾値電流より大きいかこれと等しい大きさを
有しかつ予め定めた期間より長いパルス幅を有するプロ
グラミング電流を用いて前記第１の抵抗のプログラミン
グを可能にするため、複数の第１の制御信号に応答して
前記第１の抵抗を直列に接続し、かつ複数の第２の制御
信号に応答して前記抵抗を並列に接続する複数の第１の
トランジスタと、 前記プログラミング電流を用いて前記第２の抵抗のプロ
グラミングを可能にするため、複数の第３の制御信号に
応答して前記第２の抵抗を直列に接続し、かつ複数の第
４の制御信号に応答して前記第２の抵抗を並列に接続す
る複数の第２のトランジスタと、 ラッチを生じるように接続され、前記第１の抵抗に跨る
第１の電圧降下を前記第２の抵抗に跨る第２の電圧降下
と比較して、前記第１の抵抗および前記第２の抵抗のう
ちの少なくとも一方がプログラムされたかどうかを決定
する複数の第３のトランジスタとを設けてなることを特
徴とする半導体デバイス。 - 【請求項６】 半導体デバイスを冗長プログラミングす
る方法において、 印加された予め定めた閾値電流に応答して第２の電圧降
下に減少し得る第１の電圧降下を有する複数の抵抗を提
供し、 複数の第１の制御信号に応答して前記抵抗を直列に接続
し、 第１のプログラミング状態および第２のプログラミング
状態にそれぞれ対応する、前記第１および第２の電圧降
下のうちの１つを検出し、 前記抵抗を前記第１のプログラミング状態から前記第２
のプログラミング状態へ変化させることが要求される
時、前記抵抗に対する前記予め定めた閾値電流の印加を
可能にするため、複数の第２の制御信号に応答して該抵
抗を並列に接続するステップを含むことを特徴とする方
法。 - 【請求項７】 プログラム可能ポリシリコン手段と、 比較手段と、 前記プログラム可能ポリシリコン手段と前記比較手段と
の間に配置されて、その間の抵抗の差を検出する検出手
段と、 抵抗値を離散量だけ減少させるに充分な電流を通すこと
により、前記プログラム可能ポリシリコン手段をプログ
ラミングする手段と、 前記検出手段と接続されて、前記プログラム可能ポリシ
リコン手段が前記比較手段より大きな抵抗値を有するな
らば第１の信号を生じ、前記比較手段が前記プログラム
可能ポリシリコン手段より大きな抵抗を有するならば第
２の信号を生じる出力手段とを設けてなることを特徴と
するメモリー要素。 - 【請求項８】 前記プログラム可能ポリシリコン手段
が、プログラミングに先立ち前記比較手段より大きな抵
抗を有することを特徴とする請求項７記載のメモリー要
素。 - 【請求項９】 前記プログラム可能ポリシリコン手段お
よび前記比較手段が、プログラミングに先立ち実質的に
等しい抵抗値を有することを特徴とする請求項７記載の
メモリー要素。 - 【請求項１０】 前記検出手段が交差接続されたラッチ
を含むことを特徴とする請求項７記載のメモリー要素。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US693463 | 1991-04-30 | ||
| US07/693,463 US5334880A (en) | 1991-04-30 | 1991-04-30 | Low voltage programmable storage element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101687A true JPH05101687A (ja) | 1993-04-23 |
| JP2557160B2 JP2557160B2 (ja) | 1996-11-27 |
Family
ID=24784756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6564092A Expired - Lifetime JP2557160B2 (ja) | 1991-04-30 | 1992-03-24 | 低電圧プログラム可能記憶素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5334880A (ja) |
| EP (1) | EP0511560A2 (ja) |
| JP (1) | JP2557160B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000123592A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002133895A (ja) * | 2000-08-17 | 2002-05-10 | Toshiba Corp | アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法 |
| US6625080B2 (en) | 1996-10-03 | 2003-09-23 | Micron Technology, Inc. | Antifuse detection circuit |
| JP2006059429A (ja) * | 2004-08-19 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2007158104A (ja) * | 2005-12-06 | 2007-06-21 | Nec Electronics Corp | ヒューズ回路を有する半導体集積回路及びその製造方法 |
| JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Ｏｔｐセル及びこれを備えるメモリ装置 |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
| US7660182B2 (en) | 2002-02-11 | 2010-02-09 | Stmicroelectronics Inc. | Extraction and stabilization of a binary code based on physical parameters of an integrated circuit |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3214132B2 (ja) * | 1993-03-01 | 2001-10-02 | 三菱電機株式会社 | メモリセルアレイ半導体集積回路装置 |
| FR2713398B1 (fr) * | 1993-11-30 | 1996-01-19 | Sgs Thomson Microelectronics | Fusible pour circuit intégré. |
| US6017496A (en) | 1995-06-07 | 2000-01-25 | Irori | Matrices with memories and uses thereof |
| US6416714B1 (en) | 1995-04-25 | 2002-07-09 | Discovery Partners International, Inc. | Remotely programmable matrices with memories |
| US6331273B1 (en) | 1995-04-25 | 2001-12-18 | Discovery Partners International | Remotely programmable matrices with memories |
| US5874214A (en) | 1995-04-25 | 1999-02-23 | Irori | Remotely programmable matrices with memories |
| US5741462A (en) | 1995-04-25 | 1998-04-21 | Irori | Remotely programmable matrices with memories |
| US6329139B1 (en) | 1995-04-25 | 2001-12-11 | Discovery Partners International | Automated sorting system for matrices with memory |
| US5751629A (en) | 1995-04-25 | 1998-05-12 | Irori | Remotely programmable matrices with memories |
| US5680360A (en) * | 1995-06-06 | 1997-10-21 | Integrated Device Technology, Inc. | Circuits for improving the reliablity of antifuses in integrated circuits |
| US5694047A (en) * | 1995-08-09 | 1997-12-02 | Xilinx, Inc. | Method and system for measuring antifuse resistance |
| US5731733A (en) * | 1995-09-29 | 1998-03-24 | Intel Corporation | Static, low current sensing circuit for sensing the state of a fuse device |
| US5789970A (en) * | 1995-09-29 | 1998-08-04 | Intel Corporation | Static, low current, low voltage sensing circuit for sensing the state of a fuse device |
| US5959445A (en) * | 1995-09-29 | 1999-09-28 | Intel Corporation | Static, high-sensitivity, fuse-based storage cell |
| EP0780851B1 (en) * | 1995-12-20 | 2003-06-11 | International Business Machines Corporation | A semiconductor IC chip with electrically adjustable resistor structures |
| KR0172745B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 플래쉬 메모리 장치 |
| GB9600384D0 (en) * | 1996-01-09 | 1996-03-13 | Nyfotek As | Dna glycosylases |
| US5748025A (en) * | 1996-03-29 | 1998-05-05 | Intel Corporation | Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit |
| US6096610A (en) * | 1996-03-29 | 2000-08-01 | Intel Corporation | Transistor suitable for high voltage circuit |
| US5768179A (en) * | 1996-10-11 | 1998-06-16 | Xilinx, Inc. | Antifuse load sram cell |
| US5831893A (en) * | 1997-05-13 | 1998-11-03 | Sipex Corporation | Memory cell |
| US6020777A (en) * | 1997-09-26 | 2000-02-01 | International Business Machines Corporation | Electrically programmable anti-fuse circuit |
| KR100487914B1 (ko) * | 1997-12-29 | 2005-08-24 | 주식회사 하이닉스반도체 | 안티퓨우즈안정화회로 |
| US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6351406B1 (en) | 1998-11-16 | 2002-02-26 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6034882A (en) * | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6385074B1 (en) | 1998-11-16 | 2002-05-07 | Matrix Semiconductor, Inc. | Integrated circuit structure including three-dimensional memory array |
| US6240033B1 (en) | 1999-01-11 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Antifuse circuitry for post-package DRAM repair |
| DE19922360C2 (de) * | 1999-05-14 | 2001-05-10 | Siemens Ag | Schaltungsanordnung zur Programmierung eines elektrisch programmierbaren Elementes |
| US6631085B2 (en) * | 2000-04-28 | 2003-10-07 | Matrix Semiconductor, Inc. | Three-dimensional memory array incorporating serial chain diode stack |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
| US6624011B1 (en) * | 2000-08-14 | 2003-09-23 | Matrix Semiconductor, Inc. | Thermal processing for three dimensional circuits |
| US6580124B1 (en) | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
| KR100819730B1 (ko) | 2000-08-14 | 2008-04-07 | 샌디스크 쓰리디 엘엘씨 | 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법 |
| US6525955B1 (en) * | 2001-12-18 | 2003-02-25 | Broadcom Corporation | Memory cell with fuse element |
| US6661730B1 (en) | 2000-12-22 | 2003-12-09 | Matrix Semiconductor, Inc. | Partial selection of passive element memory cell sub-arrays for write operation |
| US6627530B2 (en) | 2000-12-22 | 2003-09-30 | Matrix Semiconductor, Inc. | Patterning three dimensional structures |
| US6509778B2 (en) | 2001-03-15 | 2003-01-21 | International Business Machines Corporation | BIST circuit for variable impedance system |
| US6545898B1 (en) | 2001-03-21 | 2003-04-08 | Silicon Valley Bank | Method and apparatus for writing memory arrays using external source of high programming voltage |
| US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
| US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
| US6841813B2 (en) | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
| US6545928B1 (en) * | 2001-09-25 | 2003-04-08 | Micron Technology, Inc. | Antifuse programming current limiter |
| US6552597B1 (en) * | 2001-11-02 | 2003-04-22 | Power Integrations, Inc. | Integrated circuit with closely coupled high voltage output and offline transistor pair |
| US6624485B2 (en) | 2001-11-05 | 2003-09-23 | Matrix Semiconductor, Inc. | Three-dimensional, mask-programmed read only memory |
| US6624031B2 (en) | 2001-11-20 | 2003-09-23 | International Business Machines Corporation | Test structure and methodology for semiconductor stress-induced defects and antifuse based on same test structure |
| US6704236B2 (en) | 2002-01-03 | 2004-03-09 | Broadcom Corporation | Method and apparatus for verification of a gate oxide fuse element |
| US6693819B2 (en) | 2002-01-08 | 2004-02-17 | Broadcom Corporation | High voltage switch circuitry |
| FR2836751A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique non destructrice |
| US7427802B2 (en) * | 2002-02-11 | 2008-09-23 | Stmicroelectronics S.A. | Irreversible reduction of the value of a polycrystalline silicon resistor |
| FR2836749A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique |
| FR2836750A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique non destructrice |
| FR2836752A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique |
| US6853049B2 (en) | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
| US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
| FR2846463A1 (fr) * | 2002-10-28 | 2004-04-30 | St Microelectronics Sa | Compteur monotone a base de cellules memoire |
| FR2846461A1 (fr) * | 2002-10-28 | 2004-04-30 | St Microelectronics Sa | Compteur par tranches |
| FR2846462A1 (fr) * | 2002-10-28 | 2004-04-30 | St Microelectronics Sa | Compteur monotone croissant en circuit integre |
| FR2846776A1 (fr) | 2002-10-30 | 2004-05-07 | St Microelectronics Sa | Cellule memoire a trois etats |
| FR2846791A1 (fr) * | 2002-10-31 | 2004-05-07 | St Microelectronics Sa | Element resistif en silicium polycristallin commandable en diminution irreversible de sa valeur |
| EP1416497A3 (fr) * | 2002-10-31 | 2004-07-21 | STMicroelectronics S.A. | Cellules mémoire multi-niveaux à programmation unique |
| US20060249753A1 (en) * | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes |
| JP4594740B2 (ja) * | 2003-04-11 | 2010-12-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラマブル半導体デバイス |
| US6690597B1 (en) * | 2003-04-24 | 2004-02-10 | Hewlett-Packard Development Company, L.P. | Multi-bit PROM memory cell |
| US6960744B2 (en) * | 2003-08-04 | 2005-11-01 | International Business Machines Corporation | Electrically tunable on-chip resistor |
| US7177183B2 (en) | 2003-09-30 | 2007-02-13 | Sandisk 3D Llc | Multiple twin cell non-volatile memory array and logic block structure and method therefor |
| US7079412B2 (en) * | 2004-02-23 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Programmable MOS device formed by stressing polycrystalline silicon |
| DE102005009050B4 (de) * | 2005-02-28 | 2007-01-11 | Infineon Technologies Ag | Differentielle Ausleseschaltung für Fuse-Speicherzellen |
| US7369452B2 (en) * | 2006-04-07 | 2008-05-06 | Freescale Semiconductor, Inc. | Programmable cell |
| DE102006017480B4 (de) * | 2006-04-13 | 2008-11-27 | Austriamicrosystems Ag | Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle und Verfahren |
| US7551476B2 (en) * | 2006-10-02 | 2009-06-23 | Qimonda North America Corp. | Resistive memory having shunted memory cells |
| US7560965B2 (en) * | 2007-04-30 | 2009-07-14 | Freescale Semiconductor, Inc. | Scannable flip-flop with non-volatile storage element and method |
| CN101620889B (zh) * | 2008-07-02 | 2011-11-30 | 中芯国际集成电路制造(北京)有限公司 | 熔丝感应电路 |
| US20100283053A1 (en) * | 2009-05-11 | 2010-11-11 | Sandisk 3D Llc | Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature |
| KR101131557B1 (ko) | 2010-04-30 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리페어 회로 및 리페어 방법 |
| US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| US10276239B2 (en) * | 2017-04-27 | 2019-04-30 | Ememory Technology Inc. | Memory cell and associated array structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236095A (ja) * | 1984-05-09 | 1985-11-22 | 株式会社日立製作所 | 放射化異物除去装置付きｔｉｐ駆動装置 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761896A (en) * | 1972-04-18 | 1973-09-25 | Ibm | Memory array of cells containing bistable switchable resistors |
| JPS5267532A (en) * | 1975-12-03 | 1977-06-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory unit |
| US4042950A (en) * | 1976-03-01 | 1977-08-16 | Advanced Micro Devices, Inc. | Platinum silicide fuse links for integrated circuit devices |
| JPS53136980A (en) * | 1977-05-04 | 1978-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Resistance value correction method for poly crystal silicon resistor |
| US4309224A (en) * | 1978-10-06 | 1982-01-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| US4229502A (en) * | 1979-08-10 | 1980-10-21 | Rca Corporation | Low-resistivity polycrystalline silicon film |
| DE3036869C2 (de) * | 1979-10-01 | 1985-09-05 | Hitachi, Ltd., Tokio/Tokyo | Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren |
| JPS5685934A (en) * | 1979-12-14 | 1981-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Control signal generating circuit |
| US4446534A (en) * | 1980-12-08 | 1984-05-01 | National Semiconductor Corporation | Programmable fuse circuit |
| US4546454A (en) * | 1982-11-05 | 1985-10-08 | Seeq Technology, Inc. | Non-volatile memory cell fuse element |
| US4590589A (en) * | 1982-12-21 | 1986-05-20 | Zoran Corporation | Electrically programmable read only memory |
| US4609830A (en) * | 1983-11-28 | 1986-09-02 | Zoran Corporation | Programmable logic gate |
| US4571707A (en) * | 1984-02-23 | 1986-02-18 | Nec Corporation | Memory circuit with improved redundant structure |
| JPS60201598A (ja) * | 1984-03-23 | 1985-10-12 | Fujitsu Ltd | 半導体集積回路 |
| US4912066A (en) * | 1984-07-18 | 1990-03-27 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser-enhanced thermal breakdown of insulator |
| US4837520A (en) * | 1985-03-29 | 1989-06-06 | Honeywell Inc. | Fuse status detection circuit |
| US4670970A (en) * | 1985-04-12 | 1987-06-09 | Harris Corporation | Method for making a programmable vertical silicide fuse |
| US4698589A (en) * | 1986-03-21 | 1987-10-06 | Harris Corporation | Test circuitry for testing fuse link programmable memory devices |
| US4821091A (en) * | 1986-07-22 | 1989-04-11 | The United States Of America As Represented By The United States Department Of Energy | Polysilicon photoconductor for integrated circuits |
| US4839859A (en) * | 1987-12-04 | 1989-06-13 | The California Institute Of Technology | High density associative memory |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
-
1991
- 1991-04-30 US US07/693,463 patent/US5334880A/en not_active Expired - Fee Related
-
1992
- 1992-03-24 JP JP6564092A patent/JP2557160B2/ja not_active Expired - Lifetime
- 1992-04-16 EP EP92106611A patent/EP0511560A2/en not_active Withdrawn
-
1994
- 1994-04-01 US US08/221,515 patent/US5418738A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236095A (ja) * | 1984-05-09 | 1985-11-22 | 株式会社日立製作所 | 放射化異物除去装置付きｔｉｐ駆動装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625080B2 (en) | 1996-10-03 | 2003-09-23 | Micron Technology, Inc. | Antifuse detection circuit |
| US6633506B2 (en) | 1996-10-03 | 2003-10-14 | Micron Technology, Inc. | Antifuse detection circuit |
| JP2000123592A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002133895A (ja) * | 2000-08-17 | 2002-05-10 | Toshiba Corp | アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法 |
| US7660182B2 (en) | 2002-02-11 | 2010-02-09 | Stmicroelectronics Inc. | Extraction and stabilization of a binary code based on physical parameters of an integrated circuit |
| US7978540B2 (en) | 2002-02-11 | 2011-07-12 | Stmicroelectronics S.A. | Extraction of a binary code based on physical parameters of an integrated circuit via programming resistors |
| JP2006059429A (ja) * | 2004-08-19 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2007158104A (ja) * | 2005-12-06 | 2007-06-21 | Nec Electronics Corp | ヒューズ回路を有する半導体集積回路及びその製造方法 |
| JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Ｏｔｐセル及びこれを備えるメモリ装置 |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5418738A (en) | 1995-05-23 |
| EP0511560A3 (ja) | 1994-02-23 |
| US5334880A (en) | 1994-08-02 |
| EP0511560A2 (en) | 1992-11-04 |
| JP2557160B2 (ja) | 1996-11-27 |
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