JP2007158104A - ヒューズ回路を有する半導体集積回路及びその製造方法 - Google Patents

Abstract

【課題】信頼性が高いヒューズ回路を提供すること。
【解決手段】１対のヒューズ１１、１２と、このヒューズ１１、１２の一端側のノードＮ１、Ｎ２と分離用スイッチ１６、１７を介して接続された比較回路１３とを有する。ヒューズ１１、１２の一端側のノードＮ１、Ｎ２は更に溶断用スイッチ１４、１５を介して接地に接続されている。そして、ヒューズ１１、１２の他端は例えば電源電位に接続されている。溶断用スイッチ１４、１５は、ヒューズ１１、１２を溶断する際にそれぞれＯＮとなり、ヒューズ１１、１２に電流を流す。分離用スイッチ１６、１７は、ヒューズ１１、１２の溶断時に比較回路１３とノードＮ１、Ｎ２とを分離する。プログラミングの際には、ヒューズ１１、１２のいずれか一方を必ず切断する。
【選択図】 図１

Description

本発明は、例えばメモリ等のヒューズ回路を有する半導体集積回路及びその製造方法に関する。

従来、メモリ等の半導体集積回路において、冗長セルを備えたものが知られている。これは、製造段階で不良となったセルを予め作り込んでおいた冗長セルに置き換えることにより、良品の半導体記憶装置として出荷するためである。この半導体集積回路における不良セルの検出及び冗長セルの置き換え処理等は、例えば、複数のチップが形成されたウェーハ状態において、冗長設定回路に設けたヒューズを切断することにより行われる。

図５は、従来のヒューズ回路を示す図である。図５に示すようにヒューズ回路１００は、一端が接地に接続されたヒューズ１０１と、ヒューズ１０１に直列に接続されたトランジスタ１０２と、ヒューズ１０１とトランジスタ１０２との間のノードに接続された検出回路１０３とを有する。

トランジスタ１０２をＯＮにしてヒューズ１０１を溶断する。ヒューズ検出回路１０３は、上記ノードに電荷を注入して切断状態を検出する。すなわち、切断されている場合は電荷がたまり、検出回路１０３はＨｉｇｈレベルを検出する。切断されていない場合には、電荷はヒューズ１０１を介して接地に流れ、検出回路１０３はＬｏｗレベルを検出することになる。

ところで、このような１つのヒューズを使用したヒューズ回路に対し、２つのヒューズを使用したヒューズ回路が従来提案されている（例えば特許文献１、２等）。例えば特許文献１に記載のプログラム回路は、半導体記憶装置において、製造段階で不良となったセルを予め作りこんでおいた冗長セルに置き換えることで、良品の半導体記憶装置として出荷するために使用されるものであり、ワンショット信号を必要とせず、全体的に大型化することの防止を図ったものである。

図６は、特許文献１に記載のプログラム回路を示す回路図である。図６に示すように、プログラム回路２００は、フリップフロップを構成する一対のｐチャネル形ＭＯＳ（ｐＭＯＳ）トランジスタ２０３，２０４、及び一対の負荷素子である２個のヒューズ２０１，２０２を有し、ヒューズ２０２は、直列接続された２個のヒューズ２０２ａ，２０２ｂからなる。この２個の２０２ａ，２０２ｂの内の一方のヒューズ２０１は、プログラム手段として使用され、他方のヒューズ２０２は、ヒューズ１０１の切断前抵抗値より大きく切断後抵抗値より小さい抵抗値を有している。

このプログラム回路２００においては、切断するヒューズ２０１と切断しないヒューズ２０２とを、フリップフロップの負荷として用いて、両ヒューズを流れる電流を比較して切断の有無を判定する。

すなわち、ヒューズ２０１が切断されている場合、ヒューズ２０１の抵抗値がヒューズ２０２の抵抗値より大きいので、ｐＭＯＳトランジスタ１０３がオンして共通接続接点２０５が電源電圧ＶＤＤに繋がり、共通接続接点２０５の電位はハイ（Ｈｉｇｈ）となり、ｐＭＯＳトランジスタ２０４がオフして共通接続接点２０６がＧＮＤに繋がり、その電位はＬｏｗとなる。一方、ヒューズ２０１が切断されていない場合、ヒューズ２０１の抵抗値がヒューズ２０２の抵抗値より小さいので逆転し、共通接続接点２０５の電位はＬｏｗとなり、共通接続接点２０６の電位はＨｉｇｈとなる。

このようにヒューズが切断されているときでも切断されていないときでも、プログラム回路２００のフリップフロップが安定状態に速やかに決着し、ＲＥＳＵＬＴ信号が出力されて切断されたか否かが判定される。

また、溶断処理されたヒューズと基準ヒューズとの抵抗値を比較して正確なヒューズオプション信号を生じることにより信頼性の向上を図った技術が特許文献２に記載されている。図７は、特許文献２に記載の集積回路のヒューズオプション回路を示す回路図である。

図７に示すように、特許文献２に記載のヒューズオプション回路３００は、第１ヒューズＦ１、第２ヒューズＦ２、ヒューズ熔断手段３２０及び増幅器からなるオプション信号発生手段３５０を有する。オプション信号発生手段３５０は第１入力手段３５２、第２入力手段３５４、差動増幅器３５６を含む。第１入力手段３５２であるＭＯＳトランジスタＮＭ９は第１ノードＮ１１にゲート及びドレーンが連結されてソースが接地される。第２入力手段３５４であるＭＯＳトランジスタＮＭ１０は第２ノードＮ１２にゲート及びドレーンが連結されてソースが接地される。差動増幅器３５６は２個のＰＭＯＳトランジスタＰＭ３、ＰＭ４と３個のＮＭＯＳトランジスタＮＭ１１〜ＮＭ１３とを含む。ＭＯＳトランジスタＮＭ１１のゲートには第１ノードＮ１１が連結され、ＭＯＳトランジスタＮＭ１２のゲートには第２ノードＮ１２が連結される。ＭＯＳトランジスタＮＭ１３のゲートにはイネーブル信号ＰＥＦＥが連結される。したがって、差動増幅器３５６は、第１ノードＮ１１と第２ノードＮ１２との電位差を増幅して反転出力端子にＬｏｗ状態のヒューズオプション信号ＰＯＵＴを出力する。
特許第３３０７３４９号公報 特開２００１−１１８９９６号公報

しかしながら、従来のヒューズ回路のように１つのヒューズ１０１を使用した場合、ヒューズ１０１が溶断後に何らかの原因で再結合してしまう場合があり信頼性に欠けるという問題点があった。

また、特許文献１に記載の技術においては、一度切断されたヒューズが何らかの原因より再結合した場合には、本来ならハイレベルがＲＥＳＵＬＴから出力されるべきところ、Ｌｏｗが出力されてしまい誤動作する可能性がある。すなわち、この特許文献１に記載の技術では、２つで１対のヒューズを構成し、ヒューズ２０１を切断用とし、ヒューズ２０２の抵抗値を比較用として切断前のヒューズ２０１の抵抗値より大きく（２倍）、切断後の抵抗値より小さい抵抗としているが、一度切断されたヒューズ２０１が再結合した場合においては、再結合後の抵抗が比較用ヒューズ２０２の抵抗値よりも小さくなってしまうと、ヒューズ２０１は切断されていないと判定されてしまう。

また、特許文献２に記載のヒューズオプション回路においては、ヒューズＦ１、Ｆ２の１対のヒューズのうち、切断するのは常にＦ１で、Ｆ２を切断することができない。したがって、Ｆ１、Ｆ２のどちらのヒューズも切断しない場合には、ＰＯＵＴ端子の出力が、Ｆ１を切断した場合と確実に異なるレベルにならないという問題点がある。

本発明にかかるヒューズ回路を有する半導体集積回路は、一端が電源電圧に接続された１対のヒューズと、前記１対のヒューズの他端と接地との間に接続された溶断用スイッチと、前記１対のヒューズにかかる電圧の大小を検出する検出器とを有し、前記１対のヒューズは、前記溶断用スイッチのいずれか一方をオンして一方を溶断することでプログラミングされるものであって、前記検出器は、前記プログラミングした際の前記電圧の大小を検出するものである。

本発明にかかるヒューズ回路を有する半導体集積回路の製造方法は、複数のセルと、１対のヒューズ及び前記一対のヒューズにかかる電圧の大小を検出する検出器を有するヒューズ回路とを備える半導体集積回路の製造方法であって、前記複数のセルの良否を判定し、前記良否の判定結果に基づき前、前記一対のヒューズのいずれか一方を切断し、前記検出器が前記一対のヒューズにかかる電圧の大小を検出してプログラミングするものである。

本発明においては、１対のうちどちらか一方はプログラミングの時に必ず切断することによって一度切断したヒューズの抵抗値が何らかの理由により再結合しても、検出器の出力が変化することがなく、よってプログラミングの誤読み出しが生じない。

本発明によれば、信頼性が高いヒューズ回路を有する半導体集積回路及びそのような半導体集積回路を得ることができるヒューズ回路を有する半導体集積回路の製造方法を提供することができる。

実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態１にかかるヒューズ回路を示す図である。図１に示すように、本実施の形態にかかるヒューズ回路１０は、１対のヒューズ１１、１２と、このヒューズ１１、１２の一端側のノードＮ１、Ｎ２と分離用スイッチ１６、１７を介して接続された比較回路１３とを有する。ヒューズ１１、１２の２個で１対のヒューズ回路を構成する。２個のヒューズ１１、１２の抵抗値は略同じ値とする。

ヒューズ１１、１２の一端側のノードＮ１、Ｎ２は更に溶断用スイッチ１４、１５を介して接地に接続されている。そして、ヒューズ１１、１２の他端は例えば電源電位に接続されている。

溶断用スイッチ１４、１５は、ヒューズ１１、１２を溶断する際にそれぞれＯＮとなり、ヒューズ１１、１２に電流を流すためのものである。また、分離用スイッチ１６、１７は、比較回路１３へ値を入力する時のスイッチであると同時に、ヒューズ１１、１２の溶断時に比較回路１３とノードＮ１、Ｎ２とを分離し、その入力に電圧がかかるのを防ぐために使用する。

このヒューズ回路１０は、プログラミングする際には、２つのヒューズ１１、１２のうち、いずれか一方を切断する。比較回路１３は、いずれのヒューズが切断されているかを、ヒューズ１１、１２にかかる電圧の大小、すなわち両者にかかる電位差から検出する検出器として機能する。

ヒューズ１１を溶断する場合には、分離用スイッチ１６をＯＦＦとし、溶断用スイッチ１４をＯＮしてヒューズ１１に電流を流す。ヒューズ１１は、例えば、細い銅等の配線からなり、電流を流すことで溶断されるよう設計される。ヒューズ１１が溶断されるとノードＮ１は接地レベルとなり、分離用スイッチ１６をＯＮすると比較器１３の＋端子側が接地レベルとなる。一方、溶断されていないヒューズ１２が接続された−端子側はＨｉｇｈレベルのままとなる。これにより、比較回路１３は、Ｌｏｗを出力する。

また、ヒューズ１２を溶断する場合には、分離用スイッチ１７をＯＦＦとし、溶断用スイッチ１５をＯＮしてヒューズ１２に電流を流す。これによりヒューズ１２が溶断されるとノードＮ２は接地レベルとなり、分離用スイッチ１８をＯＮすると比較器１３の−端子側が接地レベルとなる。一方、溶断されていないヒューズ１２が接続された−端子側はＨｉｇｈレベルのままとなる。これにより、比較回路１３は、Ｌｏｗを出力する。

また、一端切断されたヒューズが再度結合した場合、例えばヒューズ１１が溶断され再結合した場合であっても、ヒューズ１１の抵抗値が切断前の抵抗値に戻らない限りノードＮ１の電位はノードＮ２の電位より低くなる。したがって、切断しても、再度接合した場合であっても、同じくノードＮ１の電位はノードＮ２の電位より低くなり、検出器１３は必ずＬｏｗを出力する。よって本実施の形態においては、信頼性が高いヒューズ回路１０を提供することができる。

一方、上述の特許文献２に記載の技術においては、Ｆ１、Ｆ２のいずれのヒューズも切断しない場合には、Ｆ１を切断した場合と切断しない場合とで、ＰＯＵＴ端子の出力が確実に異なる出力となるように設計する必要がある。

ここで、上記特許文献２に記載のヒューズオプション回路は、ヒューズＦ１を切断した場合にはＰＯＵＴ端子はＬｏｗレベルを出力することになるため、Ｆ１を切断しない場合には、ＰＯＵＴ端子から確実にＨｉｇｈレベルを出力するような回路とする必要がある。この場合、例えば、差動増幅器２５６にオフセットを持たせ、Ｎ２点と、Ｎ１点が同電位のときは、確実にＰＯＵＴ端子がハイレベルを出力するようにしたり、入力手段２５２，２５４をアンバランスにして、Ｆ１、Ｆ２のいずれも切断しないときは、ノードＮ１よりノードＮ２点の電位が確実に低くなるように設計をしたりすることが必要になると考えられる。

しかしながら、このように設計したとしても、一度切断したヒューズが再結合した場合には、再結合したヒューズの抵抗が本来の抵抗値より小さくなり、ノードＮ１１の電位が上昇してしまい、ノードＮ１２より大きくなる場合が考えられ、所望のＰＯＵＴを得ることができないという問題点がある。

これに対し、本実施の形態においては、プログラミングの際には、比較回路１３の出力ＯＵＴを決定するため、１対のうちどちらか一方は必ず切断する。したがって、一度切断したヒューズの抵抗値が何らかの理由により再結合しても、完全に元の抵抗値まで戻らない限りはプログラミングの誤読み出しが生じない。すなわち、切断しても、切断後に再結合しても出力ＯＵＴからの出力レベル（Ｈｉｇｈ又はＬｏｗ）が変わらないため、信頼性が高いヒューズ回路を得ることができる。

次に、本実施の形態における変形例について説明する。図２及び図３は、本実施の形態の変形例を示す図である。図１においては、溶断の際に検出器１３が誤動作しないようスイッチ１６、１７を設ける構成であったが、図２に示すヒューズ回路２０のように、これを省略することも可能である。

また、図３に示すように、ノードＮ１、ノードＮ２に接続するスイッチ１８、１９を更に設けたヒューズ回路３０とすることも可能である。スイッチ１４、１５は、溶断用のスイッチであり、ヒューズ１１、１２に溶断用の電流を流すため、比較的大きなサイズのトランジスタとする必要があるが、溶断後は、ノードＮ１、Ｎ２を接地に接続できればよい。よって、本変形例のごとく、小さいサイズの接地用トランジスタ１８、１９を別途設けるようにしてもよい。

実施の形態２．
次に本発明の実施の形態２について説明する。図４は、本発明の実施の形態２にかかるヒューズ回路を示す図である。図４に示すように、本実施の形態にかかるヒューズ回路４０は、ヒューズ２１、２２及び比較回路２３を有する。ヒューズ２１、２２の２個で１対のヒューズ回路を構成する。２個のヒューズ２１、２２の抵抗値は略同じ値とする。

比較回路２３の＋端子及−端子には、それぞれヒューズ２１、２２の一端が接続される。ヒューズ２１、２２の他端は電源電圧に接続される。このヒューズ回路４０は、プログラミングする際には、２つのヒューズ２１、２２のうち、いずれか一方を切断する。比較回路２３は、いずれのヒューズが切断されているかを、ヒューズ２１、２２にかかる電圧の大小、すなわち両者にかかる電位差から検出する検出器として機能する。

ここで、本実施の形態にかかるヒューズ回路４０のヒューズ２１、２２は、例えばポリシリコン等からなり、レーザにより切断するようなものでもよく、又は銅配線等からなり、上述の実施の形態１と同様にスイッチ等を設けて電流を流して溶断するようなものであってもよい。

例えば、＋端子に接続されたヒューズ２１を切断した場合、−端子側がＨｉｇｈになり、比較回路２３は、Ｌｏｗを出力する。また、−端子に接続されたヒューズ２２を切断した場合、＋端子がＨｉｇｈになり、比較回路２３は、Ｈｉｇｈを出力する。

このように、本実施の形態においては、いずれかのヒューズを切断することで、比較回路２３の出力ＯＵＴがＬｏｗになるかＨｉｇｈになるかを決定することができる。さらに、切断したヒューズがなんらかの原因で再結合した場合であっても、切断前の抵抗値以下に戻らない限り、出力ＯＵＴのレベルは固定されるため、プログラミングの誤読出しを防止することができる。

次に、このヒューズ回路を有する半導体集積回路の製造方法について説明する。例えばメモリ等の半導体集積回路においては、予め製造段階で不良となったセルと置き換えるための冗長セルが作りこまれている。ヒューズ回路は、例えばこの欠陥セルを冗長セルに置き換えるために使用される。

先ず、メモリなどに代表される半導体集積回路において、基板上に複数のセル及び上述のヒューズ回路等を形成する。なお、ヒューズ２１、２２は、銅配線とすることで、ヒューズを形成する際に特別な工程を必要とせず、製造容易となる。

その後、基板上に形成した上記複数セルの良否の検査をする。この検査工程で不良セルが見つかった場合、ヒューズ回路によりプログラミングしてこれを冗長セルと置き換える。このプログラミングの際、本実施の形態においては、不良セルが見つからなかった場合であっても、いずれか一方のヒューズを切断して出力ＯＵＴのレベルを決定する。

例えばＨｉｇｈが出力されれば冗長セルに置き換えられ、Ｌｏｗが出力されれば冗長セルに置き換わらないような構成としてある場合には、先ず不良セルを検出し、不良セルのある箇所のみヒューズ２２を切断し、不良セルがない場合にはヒューズ２１を切断する。すなわち、不良セルがあってもなくてもヒューズ２１、２２のいずれか一方を必ず切断する。こうして冗長セルとの置き換えが終了したら、良品となった半導体集積回路を出荷することができる。

本実施の形態においては、ヒューズ回路を組み込んだ集積回路において、最終工程において必ずいずれか一方のヒューズを切断することで検出器の出力を決定する。また、ヒューズ回路は、たとえ溶断後に再結合された場合であっても、検出器の出力レベルが不変であるため、信頼性が高い半導体集積回路を提供することができる。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の実施の形態１にかかるヒューズ回路を示す図である。 本発明の実施の形態１の変形例にかかるヒューズ回路を示す図である。 本発明の実施の形態１の他の変形例にかかるヒューズ回路を示す図である。 本発明の実施の形態２にかかるヒューズ回路を示す図である。 従来のヒューズ回路を示す図である。 特許文献１に記載のプログラム回路を示す図である。 特許文献２に記載のヒューズオプション回路を示す図である。

符号の説明

１０,２０,３０,４０ ヒューズ回路
１１,１２,２１,２２ ヒューズ
１３,２３ 比較回路
２４,２５ 溶断用スイッチ
２６,２７ 分離用スイッチ
２８,２９ 接地用スイッチ

Claims (4)

1. 一端が電源電圧に接続された１対のヒューズと、
   前記１対のヒューズの他端と接地との間に接続された溶断用スイッチと、
   前記１対のヒューズにかかる電圧の大小を検出する検出器とを有し、
   前記１対のヒューズは、前記溶断用スイッチのいずれか一方をオンして一方を溶断することでプログラミングされるものであって、
   前記検出器は、前記プログラミングした際の前記電圧の大小を検出するヒューズ回路を有する半導体集積化回路。
2. 前記一対のヒューズと前記検出器との間にそれぞれ分離用スイッチを有し、
   前記プログラミングする際には前記分離用スイッチにより、前記ヒューズと前記検出器とを分離する
   ことを特徴とする請求項１記載のヒューズ回路を有する半導体集積化回路。
3. 前記溶断用スイッチに並列に接続された接地用スイッチを有し、
   前記プログラミング後に前記接地用スイッチにより前記一対のヒューズの他端を接地に接続する
   ことを特徴とする請求項１記載のヒューズ回路を有する半導体集積化回路。
4. 複数のセルと、１対のヒューズ及び前記一対のヒューズにかかる電圧の大小を検出する検出器を有するヒューズ回路とを備える半導体集積回路の製造方法であって、
   前記複数のセルの良否を判定し、
   前記良否の判定結果に基づき前記一対のヒューズのいずれか一方を切断し、
   前記検出器が前記一対のヒューズにかかる電圧の大小を検出してプログラミングするヒューズ回路を有する半導体集積回路の製造方法。

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