JP2008078466A - 半導体装置 - Google Patents

Abstract

【課題】ヒューズ素子は電流溶断の構造上、メモリや論理回路ほど微細化を図ることができず、相対的に面積増の影響が大きくなる。
【解決手段】通常使用状態で使用されるヒューズ素子１０１と、非通常使用状態で使用されるヒューズ素子１１１とを１個のヒューズコア１２０中に設け、いずれか一方のヒューズ素子を切換信号で選択できるようにするとともに、各ヒューズ素子のプログラム（溶断）の開始及び終了を制御するためのフリップフロップ回路１２４や、各ヒューズ素子にプログラムされた値を読み出すためのリファレンス抵抗１０５、ＮＭＯＳトランジスタ１０６，１０７、差動アンプ回路１０８等を両ヒューズ素子で共用する。
【選択図】図１

Description

本発明は、半導体装置の内部におけるヒューズ素子のプログラム技術に関するものである。

ヒューズ素子は、半導体装置の中で簡易なプログラム素子として多用されている。例えば、メモリの冗長救済データのプログラム素子として、ＰＬＬ等のアナログ回路のチューニング用のプログラム素子として、等々である。更には、パッケージ組み立て後も生産履歴を詳細に判別できるように拡散工程で個々の半導体装置に固有番号を記録しておく用途にも、ヒューズ素子が使用されている。

図５は、従来のヒューズ回路の基本構成例を示したものである。図５において、５０１はヒューズ素子、５０２はヒューズ素子５０１と直列に接続されたＰＭＯＳトランジスタ、５０３はＮＡＮＤ回路である。ＮＡＮＤ回路５０３にはプログラム信号が入力され、このプログラム信号によりヒューズ素子５０１が選択されると、ＰＭＯＳトランジスタ５０２がオンしてヒューズ素子５０１に電流が導通される。ヒューズ素子５０１は、シリサイドとポリシリコンとの２層構造を持つ微細パターンで形成され、所定の電流が導通されると熱溶断され、高抵抗状態となる（特許文献１参照）。

図２は、各々単独のヒューズ素子を有する複数個のヒューズコアを備えた従来のヒューズモジュールの例を示している。これは、ヒューズ素子の抵抗が所定の抵抗値まで上昇した時点でプログラムを自動的に終了させるようにしたものである（特許文献２参照）。

図２において、２０１はヒューズ素子、２０２はヒューズ素子２０１と直列に接続されたＮＭＯＳトランジスタ、２０３はヒューズ素子２０１とＮＭＯＳトランジスタ２０２との接続点の電圧を入力とするヒューズ溶断時の電圧を検知するＮＡＮＤ回路、２０４はＮＭＯＳトランジスタ２０２をオン又はオフするＡＮＤ回路、２０５は抵抗、２０６，２０７はヒューズデータを読み出す際にオンするＮＭＯＳトランジスタ、２０８は差動アンプ回路、２２０は２０１から２０８で構成されるヒューズコアである。２２１は複数個のヒューズコア２２０のＮＡＮＤ回路２０３からの検知信号を受け、全ての検知信号がＨｉｇｈに遷移したことを受けて、プログラムされる全てのヒューズ素子２０１のプログラム（溶断）が終了したことを外部出力信号として出力するＮＡＮＤ回路、２２３はインバータ回路、２２４は外部入力信号を受けてＡＮＤ回路２０４の出力をＨｉｇｈにしてＮＭＯＳトランジスタ２０２をオンし、インバータ回路２２３の外部出力信号を受けてＡＮＤ回路２０４の出力をＬｏｗにしてＮＭＯＳトランジスタ２０２をオフするフリップフロップ回路である。ヒューズモジュール２２６は、複数個のヒューズコア２２０、ＮＡＮＤ回路２２１、インバータ回路２２３、フリップフロップ回路２２４で構成される。

図２のヒューズモジュール２２６において、例えば４個のヒューズコアＡ，Ｂ，Ｃ，Ｄに対して（１，０，１，０）とプログラムする場合、（Ｄ１，Ｄ２，Ｄ３，Ｄ４）＝（１，０，１，０）と入力して外部入力信号を印加する。ヒューズ素子２０１を溶断するヒューズコアＡとＣではＮＡＮＤ回路２０４の出力はＨｉｇｈとなり、ＮＭＯＳトランジスタ２０２がオンする。ＮＭＯＳトランジスタ２０２がオンすることにより、電源ＶＤＤＨから接地端子へヒューズ素子２０１を介して電流が流れ、ヒューズ素子２０１は熱溶断されていく。ＮＭＯＳトランジスタ２０２がオンした直後はヒューズ素子２０１の抵抗値は低く、ヒューズ素子２０１とＮＭＯＳトランジスタ２０２との接続点は高電圧となりＮＡＮＤ回路２０３の出力はＬｏｗとなる。ヒューズ素子２０１が徐々に溶断され、高抵抗化されるにしたがってヒューズ素子２０１とＮＭＯＳトランジスタ２０２との接続点の電位は下がり、ＮＡＮＤ回路２０３の出力はＨｉｇｈに遷移する。

ヒューズ素子２０１を溶断しないヒューズコアＢとＤではＮＡＮＤ回路２０４の出力はＬｏｗとなり、ＮＭＯＳトランジスタ２０２はオフしたままであり、電源ＶＤＤＨから接地端子へヒューズ素子２０１を介して電流は流れず、ヒューズ素子２０１は熱溶断されない。ヒューズ素子２０１とＮＭＯＳトランジスタ２０２との接続点は高電圧となりＮＡＮＤ回路２０３の出力はＨｉｇｈとなる。

全てのヒューズコア２２０のＮＡＮＤ回路２０３の出力がＨｉｇｈとなると、ＮＡＮＤ回路２２１の出力はＬｏｗ、インバータ回路２２３の出力がＨｉｇｈとなり、フリップフロップ回路２２４により全てのヒューズコア２２０のＡＮＤ回路２０４の出力をＬｏｗにしてＮＭＯＳトランジスタ２０２がオフし、ヒューズ素子２０１のプログラム（溶断）が終了する。各々のヒューズコア２２０のデータを読み出す際には各々のヒューズコア２２０のＮＭＯＳトランジスタ２０６と２０７をオンさせる。抵抗２０５の抵抗値をヒューズ素子２０１の初期（溶断前）抵抗値より高く、かつプログラム（溶断）後の抵抗値より低く形成しておけば、読み出し時の検知回路である差動アンプ回路２０８によりプログラムデータ（Ｆ１〜Ｆ４）を出力することができる。このように、リファレンス抵抗２０５とヒューズ素子２０１との抵抗差を差動アンプ回路２０８で読み出すことにより、ヒューズ素子２０１の抵抗バラツキに対して十分な読み出しマージンを有する優れたヒューズ回路を実現することができる。

また、各々ヒューズ素子２０１を有する複数個のヒューズコア２２０を１個のヒューズモジュール２２６として扱い、このヒューズモジュール２２６のプログラム開始及び終了を１個のフリップフロップ回路２２４で制御するようにしており、プログラムされる全てのヒューズ素子２０１を所定の抵抗値まで必要最小限のプログラム時間で溶断させることができる。
特表平１１−５１２８７９号公報 特開２００６−１１４８０４号公報

システムＬＳＩの大規模化に伴い、搭載メモリの増大による冗長救済用ヒューズ素子の増大、アナログ回路等のチューニングヒューズ素子の増大、生産履歴を判別可能にする固有番号用ヒューズ素子の搭載等、ヒューズ素子の需要がますます多くなってきた。近年のシステムＬＳＩでは５００から１０００個を越すヒューズ素子を搭載する必要があり、かつヒューズ素子は電流溶断の構造上、メモリや論理回路ほど微細化を図ることができず、相対的に面積増の影響が大きくなる課題を有する。

また、ヒューズ素子に電流を導通させて溶断する際に、溶断に必要な時間は数１００マイクロ秒から数ミリ秒必要であり、更に１つのヒューズ素子を溶断するのには数１０ミリアンペアの電流量が必要であるため、一度に多くのヒューズ素子を溶断することができない制限を持つ。

本発明は特に面積増加の点に鑑み、半導体装置の内部におけるヒューズ素子のプログラムに要する回路面積の増加を抑えることを目的とする。

上記課題を解決するために、本発明は、例えば当該半導体装置の通常使用状態で使用されるヒューズ素子と、非通常使用状態で使用されるヒューズ素子とがあり、これらのヒューズ素子は同時に使用されることがない点に着目し、各ヒューズ素子のプログラム（溶断）の開始及び終了を制御するための回路や、各ヒューズ素子にプログラムされた値を読み出すための回路を複数個のヒューズ素子で共用することとしたものである。

本発明によれば、複数個のヒューズ素子の回路を一部兼用化したので、半導体装置の面積増加を抑える効果が得られる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

図１は、各々２個のヒューズ素子を有する複数個のヒューズコアを備えたヒューズモジュールの構成例を示している。図１において、１０１と１１１は各々ヒューズ素子、１０２と１１２は各々ヒューズ素子１０１，１１１と直列に接続されたＮＭＯＳトランジスタ、１０３と１１３は各々ヒューズ素子１０１，１１１とＮＭＯＳトランジスタ１０２，１１２との接続点の電圧を入力とするヒューズ溶断時の電圧を検知するＮＡＮＤ回路、１０４と１１４は各々ＮＭＯＳトランジスタ１０２と１１２をオン又はオフするＡＮＤ回路、１０５は抵抗、１０６、１０７はヒューズデータを読み出す際にオンするＮＭＯＳトランジスタ、１０８は差動アンプ回路、１０９、１１９は各々ヒューズ素子１０１，１１１とＮＭＯＳトランジスタ１０２，１１２との接続点の電圧を入力とし、読み出し時の検知回路である差動アンプ回路１０８に接続されるＮＭＯＳトランジスタ、１２０は１０１から１１９で構成される本発明のヒューズコアである。

１２１、１２２はそれぞれ複数個のヒューズコア１２０のＮＡＮＤ回路１０３，１１３からの検知信号を受け、全ての検知回路の信号がＨｉｇｈに遷移したことを受けて、プログラムされる全てのヒューズ素子のプログラム（溶断）が終了したことを外部出力信号として出力するＮＡＮＤ回路、１２３は両ＮＡＮＤ回路１２１，１２２の出力を受け取るＮＡＮＤ回路、１２４は外部入力信号を受けてＡＮＤ回路１０４，１１４の出力をＨｉｇｈにして各々ＮＭＯＳトランジスタ１０２，１１２をオンし、ＮＡＮＤ回路１２３の外部出力信号を受けてＡＮＤ回路１０４，１１４の出力をＬｏｗにしてＮＭＯＳトランジスタ１０２，１１２をオフするフリップフロップ回路、１２５は切換信号を入力とするインバータ回路である。ヒューズモジュール１２６は、複数個のヒューズコア１２０、ＮＡＮＤ回路１２１，１２２，１２３、フリップフロップ回路１２４、インバータ回路１２５で構成される。

図１のヒューズモジュール１２６では、両ヒューズ素子１０１，１１１を排他的に選択してプログラムすることができる。

まず、ヒューズ素子１０１をプログラムする場合を説明する。例えば４個のヒューズコアＡ，Ｂ，Ｃ，Ｄに対して（１，０，１，０）とプログラムする場合、（Ｄ１，Ｄ２，Ｄ３，Ｄ４）＝（１，０，１，０）と入力して、外部入力信号を印加する。切換信号をＨｉｇｈとすると、ヒューズ素子１０１を溶断するヒューズコアＡとＣではＮＡＮＤ回路１０４の出力はＨｉｇｈとなり、ＮＭＯＳトランジスタ１０２がオンする。ＮＭＯＳトランジスタ１０２がオンすることにより、電源ＶＤＤＨから接地端子へヒューズ素子１０１を介して電流が流れ、ヒューズ素子１０１は熱溶断されていく。ＮＭＯＳトランジスタ１０２がオンした直後はヒューズ素子１０１の抵抗値は低く、ヒューズ素子１０１とＮＭＯＳトランジスタ１０２との接続点は高電圧となりＮＡＮＤ回路１０３の出力はＬｏｗとなる。ヒューズ素子１０１が徐々に溶断され、高抵抗化されるにしたがってヒューズ素子１０１とＮＭＯＳトランジスタ１０２との接続点の電位は下がり、ＮＡＮＤ回路１０３の出力はＨｉｇｈに遷移する。

ヒューズ素子１０１を溶断しないヒューズコアＢとＤではＮＡＮＤ回路１０４の出力はＬｏｗとなり、ＮＭＯＳトランジスタ１０２はオフしたままであり、電源ＶＤＤＨから接地端子へヒューズ素子１０１を介して電流は流れず、ヒューズ素子１０１は熱溶断されない。ヒューズ素子１０１とＮＭＯＳトランジスタ１０２との接続点は高電圧となりＮＡＮＤ回路１０３の出力はＨｉｇｈとなる。

全てのヒューズコア１２０のＮＡＮＤ回路１０３の出力がＨｉｇｈとなると、ＮＡＮＤ回路１２１の出力はＬｏｗとなる。切換信号Ｈｉｇｈでインバータ回路１２５の出力はＬｏｗであるから、ＮＡＮＤ回路１２２の出力もＨｉｇｈとなり、ＮＡＮＤ回路１２３の出力がＨｉｇｈとなり、フリップフロップ回路１２４により全てのヒューズコア１２０のＡＮＤ回路１０４の出力をＬｏｗにしてＮＭＯＳトランジスタ１０２がオフし、ヒューズ素子１０１のプログラム（溶断）が終了する。

ヒューズ素子１１１は、切換信号Ｈｉｇｈでインバータ回路１２５の出力はＬｏｗであるから、ヒューズコアＡ，Ｂ，Ｃ，ＤではＮＡＮＤ回路１１４の出力はＬｏｗとなり、ＮＭＯＳトランジスタ１１２がオフである。ＮＭＯＳトランジスタ１１２がオフであるから、電源ＶＤＤＨから接地端子へヒューズ素子１１１を介して電流は流れず、ヒューズ素子１１１は熱溶断されない。

各々のヒューズコア１２０のヒューズ素子１０１のプログラムデータを読み出す際には、各々のヒューズコア１２０のＮＭＯＳトランジスタ１０６と１０７をオンさせる。

切換信号Ｈｉｇｈでインバータ回路１２５の出力はＬｏｗであるから、ＮＭＯＳトランジスタ１０９はオン、ＮＭＯＳトランジスタ１１９はオフしているので、抵抗１０５の抵抗値をヒューズ素子１０１の初期（溶断前）抵抗値より高く、かつプログラム（溶断）後の抵抗値より低く形成しておけば、読み出し時の検知回路である差動アンプ回路１０８によりプログラムデータ（Ｆ１〜Ｆ４）を出力することができる。

次に、ヒューズ素子１１１をプログラムする場合を説明する。同様に４個のヒューズコアＡ，Ｂ，Ｃ，Ｄに対して（１，０，１，０）とプログラムする場合、（Ｄ１，Ｄ２，Ｄ３，Ｄ４）＝（１，０，１，０）と入力して、外部入力信号を印加する。切換信号をＬｏｗとするとインバータ回路１２５の出力はＨｉｇｈとなるから、ヒューズ素子１１１を溶断するヒューズコアＡとＣではＮＡＮＤ回路１１４の出力はＨｉｇｈとなり、ＮＭＯＳトランジスタ１１２がオンする。ＮＭＯＳトランジスタ１１２がオンすることにより、電源ＶＤＤＨから接地端子へヒューズ素子１１１を介して電流が流れ、ヒューズ素子１１１は熱溶断されていく。ＮＭＯＳトランジスタ１１２がオンした直後はヒューズ素子１１１の抵抗値は低く、ヒューズ素子１１１とＮＭＯＳトランジスタ１１２との接続点は高電圧となりＮＡＮＤ回路１１３の出力はＬｏｗとなる。ヒューズ素子１１１が徐々に溶断され、高抵抗化されるにしたがってヒューズ素子１１１とＮＭＯＳトランジスタ１１２との接続点の電位は下がり、ＮＡＮＤ回路１１３の出力はＨｉｇｈに遷移する。

ヒューズ素子１１１を溶断しないヒューズコアＢとＤではＮＡＮＤ回路１１４の出力はＬｏｗとなり、ＮＭＯＳトランジスタ１１２はオフしたままであり、電源ＶＤＤＨから接地端子へヒューズ素子１１１を介して電流は流れず、ヒューズ素子１１１は熱溶断されない。ヒューズ素子１１１とＮＭＯＳトランジスタ１１２との接続点は高電圧となりＮＡＮＤ回路１１３の出力はＨｉｇｈとなる。

全てのヒューズコア１２０のＮＡＮＤ回路１１３の出力がＨｉｇｈとなると、ＮＡＮＤ回路１２２の出力はＬｏｗとなる。切換信号Ｌｏｗであるから、ＮＡＮＤ回路１２１の出力はＨｉｇｈとなり、ＮＡＮＤ回路１２３の出力がＨｉｇｈとなり、フリップフロップ回路１２４により全てのヒューズコア１２０のＡＮＤ回路１１４の出力をＬｏｗにしてＮＭＯＳトランジスタ１１２がオフし、ヒューズ素子１１１のプログラム（溶断）が終了する。

ヒューズ素子１０１は、切換信号Ｌｏｗであるから、ヒューズコアＡ，Ｂ，Ｃ，ＤではＮＡＮＤ回路１０４の出力はＬｏｗとなり、ＮＭＯＳトランジスタ１０２がオフである。ＮＭＯＳトランジスタ１０２がオフであるから、電源ＶＤＤＨから接地端子へヒューズ素子１０１を介して電流は流れず、ヒューズ素子１０１は熱溶断されない。

各々のヒューズコア１２０のヒューズ素子１１１のプログラムデータを読み出す際には、各々のヒューズコア１２０のＮＭＯＳトランジスタ１０６と１０７をオンさせる。

切換信号Ｌｏｗでインバータ回路１２５の出力はＨｉｇｈであるから、ＮＭＯＳトランジスタ１０９はオフ、ＮＭＯＳトランジスタ１１９はオンしているので、抵抗１０５の抵抗値をヒューズ素子１１１の初期（溶断前）抵抗値より高く、かつプログラム（溶断）後の抵抗値より低く形成しておけば、読み出し時の検知回路である差動アンプ回路１０８によりプログラムデータ（Ｆ１〜Ｆ４）を出力することができる。

以上のように、リファレンス抵抗１０５とヒューズ素子１０１，１１１との抵抗差を差動アンプ回路１０８で読み出すことにより、両ヒューズ素子１０１，１１１の抵抗バラツキに対して十分な読み出しマージンを有する優れたヒューズモジュール１２６を実現することができる。

また、各々２個のヒューズ素子１０１，１１１を有する複数個のヒューズコア１２０を１個のヒューズモジュール１２６として扱い、このヒューズモジュール１２６のプログラム開始及び終了を１個のフリップフロップ回路１２４で制御するようにしており、プログラムされる全てのヒューズ素子１０１，１１１を所定の抵抗値まで必要最小限のプログラム時間で溶断させることができる。

また、以上の説明で明らかなように、ヒューズモジュール１２６のヒューズ素子１０１，１１１は、切換信号により排他的にプログラム設定と読み出し動作とを行える構成となっているので、一方のヒューズ素子１０１に冗長救済やアナログ回路等のチューニングデータをプログラムし、他方のヒューズ素子１１１に生産履歴を判別可能にする固有番号をプログラムするのがよい。当然、両ヒューズ素子１０１，１１１の用途を逆にしても構わない。

図３は、複数個のヒューズモジュール３０１，３０２を搭載した半導体装置３０３の概念図である。先に述べたように溶断時の電流課題から一度に溶断可能なヒューズ素子の数が制限されるため、複数個のヒューズモジュール３０１，３０２をシーケンシャルにプログラム（溶断）させる。そのため、図３に示すように、あるヒューズモジュールのプログラム（溶断）が終了したことを示す信号を別のヒューズモジュールの溶断開始信号として接続する。具体的には図４に示すように、最初のヒューズモジュールに対してプログラム開始信号（Ｃｕｔ）を入力する。このヒューズモジュールのプログラムが完了するとＣｕｔ−Ｏｕｔ（Ｃｕｔ−１）信号を出力し、これが次に接続されるヒューズモジュールへ入力され、プログラム（溶断）を実施する。このように、チェーン状に接続された複数個のヒューズモジュール３０１，３０２に対して順次プログラム動作が実行され、最後にＣｕｔ−ｎ信号が遷移して全てのヒューズモジュール３０１，３０２のプログラム動作が完了する。

ここで、図１のヒューズモジュール１２６を図３中の３０１とし、図２のヒューズモジュール２２６を図３中の３０２とするという具合に、各々のヒューズモジュール１２６，２２６を所望の数だけ、任意の割合で混在させることが可能である。つまり、必要に応じてヒューズ素子の数を増減することができるので、図１のヒューズモジュール１２６のみを採用する場合に比べて、回路面積の余分な増加を抑えることができる。

なお、図１中のヒューズ素子１０１，１１１及びリファレンス抵抗１０５に印加される電源電圧ＶＤＤＨは、少なくともＮＡＮＤ回路１０３，１１３及び差動アンプ回路１０８に印加される電源電圧より高くするとよい。また、少なくともＮＡＮＤ回路１０３，１１３及び差動アンプ回路１０８に印加される電源電圧は当該半導体装置の内部ロジック回路に印加される電源電圧と共通とし、かつヒューズ素子１０１，１１１及びリファレンス抵抗１０５に印加される電源電圧ＶＤＤＨは当該半導体装置の入出力回路に印加される電源電圧と共通にすると好都合である。

また、複数個のラッチをシリアル接続し、これらのラッチからヒューズ素子１０１，１１１にプログラムする値を排他的に読み込み可能にするとよい。同様に、複数個のラッチをシリアル接続し、これらのラッチへヒューズ素子１０１，１１１にプログラムされた値を排他的に読み出し可能にするとよい。

以上説明してきたとおり、本発明に係る半導体装置は、ヒューズ素子のプログラムに要する回路面積の増加を抑えることができるという効果を有し、簡易なプログラム素子として半導体装置に多用されるヒューズ素子のプログラム技術として有用である。

本発明に係る半導体装置における１個のヒューズモジュールの構成例を示す回路図である。 従来のヒューズモジュールの構成例を示す回路図である。 複数個のヒューズモジュールを搭載した本発明に係る半導体装置の概念図である。 図３の半導体装置の動作を説明するためのタイミングチャート図である。 従来のヒューズ回路の基本構成例を示す回路図である。

符号の説明

１０１ ヒューズ素子（第１のヒューズ素子）
１０２ ＮＭＯＳトランジスタ（第１のスイッチトランジスタ）
１０３ ＮＡＮＤ回路（第１の検知回路）
１０４ ＡＮＤ回路
１０５ 抵抗（リファレンス抵抗）
１０６ ＮＭＯＳトランジスタ（第５のスイッチトランジスタ）
１０７ ＮＭＯＳトランジスタ（第６のスイッチトランジスタ）
１０８ 差動アンプ回路（第３の検知回路）
１０９ ＮＭＯＳトランジスタ（第３のスイッチトランジスタ）
１１１ ヒューズ素子（第２のヒューズ素子）
１１２ ＮＭＯＳトランジスタ（第２のスイッチトランジスタ）
１１３ ＮＡＮＤ回路（第２の検知回路）
１１４ ＡＮＤ回路
１１９ ＮＭＯＳトランジスタ（第４のスイッチトランジスタ）
１２０ 本発明のヒューズコア
１２１ ＮＡＮＤ回路
１２２ ＮＡＮＤ回路
１２３ ＮＡＮＤ回路
１２４ フリップフロップ回路
１２５ インバータ回路
１２６ 本発明のヒューズモジュール
２０１ ヒューズ素子
２０２ ＮＭＯＳトランジスタ
２０３ ＮＡＮＤ回路
２０４ ＡＮＤ回路
２０５ 抵抗
２０６ ＮＭＯＳトランジスタ
２０７ ＮＭＯＳトランジスタ
２０８ 差動アンプ回路
２２０ 従来例のヒューズコア
２２１ ＮＡＮＤ回路
２２３ ＮＡＮＤ回路
２２４ フリップフロップ回路
２２６ 従来例のヒューズモジュール
３０１ 本発明のヒューズモジュール
３０２ 従来例のヒューズモジュール
３０３ 半導体装置
５０１ ヒューズ素子
５０２ ＰＭＯＳトランジスタ
５０３ ＮＡＮＤ回路

Claims (9)

1. 複数個のヒューズコアを１個のヒューズモジュールとして備えた半導体装置であって、
   前記複数個のヒューズコアの各々は、
   シリサイド又はポリシリコン又はメタルで形成された第１のヒューズ素子と、
   前記第１のヒューズ素子と直列に接続された第１のスイッチトランジスタと、
   前記第１のヒューズ素子と前記第１のスイッチトランジスタとの接続点の電圧を検知する第１の検知回路と、
   シリサイド又はポリシリコン又はメタルで形成された第２のヒューズ素子と、
   前記第２のヒューズ素子と直列に接続された第２のスイッチトランジスタと、
   前記第２のヒューズ素子と前記第２のスイッチトランジスタとの接続点の電圧を検知する第２の検知回路と、
   前記第１のヒューズ素子と直列に接続された第３のスイッチトランジスタと、
   前記第２のヒューズ素子と直列に接続された第４のスイッチトランジスタと、
   前記第３のスイッチトランジスタ及び前記第４のスイッチトランジスタと直列に接続された第５のスイッチトランジスタと、
   シリサイド又はポリシリコン又はメタルで形成されたリファレンス抵抗と、
   前記リファレンス抵抗と直列に接続された第６のスイッチトランジスタと、
   前記第３、第４及び第５のスイッチトランジスタの接続点の電圧と、前記リファレンス抵抗と前記第６のスイッチトランジスタとの接続点の電圧との電位差を検知する第３の検知回路とを有し、
   前記ヒューズモジュールは、前記第１のヒューズ素子を溶断する際には、外部入力信号を受けて前記第１のスイッチトランジスタをオンして前記第１のヒューズ素子に電流を導通し、前記第１のヒューズ素子の抵抗が所定の抵抗値まで上昇したことを前記第１の検知回路で検知し、前記複数個の第１の検知回路の出力信号を受けて前記複数個の第１のスイッチトランジスタをオフする信号を出力し、前記第２のヒューズ素子を溶断する際には、外部入力信号を受けて前記第２のスイッチトランジスタをオンして前記第２のヒューズ素子に電流を導通し、前記第２のヒューズ素子の抵抗が所定の抵抗値まで上昇したことを前記第２の検知回路で検知し、前記複数個の第２の検知回路の出力信号を受けて前記複数個の第２のスイッチトランジスタをオフする信号を出力し、前記複数個の第１のスイッチトランジスタをオフする信号と前記複数個の第２のスイッチトランジスタをオフする信号とのいずれかを外部出力信号として選択出力するための手段を更に備え、
   前記第１のヒューズ素子の抵抗値から０／１を読み出す際には、前記第３、第５及び第６のスイッチトランジスタをオンして前記第３の検知回路により０／１を読み出し、前記第２のヒューズ素子の抵抗値から０／１を読み出す際には、前記第４、第５及び第６のスイッチトランジスタをオンして前記第３の検知回路により０／１を読み出せることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１、第２及び第３の検知回路に印加される第１の電源電圧が、前記第１及び第２のヒューズ素子並びに前記リファレンス抵抗に印加される第２の電源電圧より低いことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１、第２及び第３の検知回路に印加される第１の電源電圧は当該半導体装置の内部ロジック回路に印加される電源電圧と共通であり、かつ前記第１及び第２のヒューズ素子並びに前記リファレンス抵抗に印加される第２の電源電圧は当該半導体装置の入出力回路に印加される電源電圧と共通であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１のヒューズ素子にプログラムされる値は、当該半導体装置に混載されているメモリの冗長救済や、前記メモリを含む当該半導体装置に混載されている回路の調整用の値として、当該半導体装置の通常使用状態で使用されることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第２のヒューズ素子にプログラムされる値は、生産履歴用の識別値として、当該半導体装置の非通常使用状態で使用されることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   複数個のヒューズモジュールを備え、任意のヒューズモジュールの前記外部出力信号が別のヒューズモジュールの前記外部入力信号として入力されるように、前記複数個のヒューズモジュールが互いに接続されたことを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記複数個のヒューズモジュールのうちのいずれかは、少なくとも前記第２のヒューズ素子を有しないヒューズコアを備えたことを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   複数個のラッチをシリアル接続してなる回路を更に備え、
   前記第１及び第２のヒューズ素子にプログラムする値が前記複数個のラッチから排他的に読み込み可能であることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   複数個のラッチをシリアル接続してなる回路を更に備え、
   前記第１及び第２のヒューズ素子にプログラムされた値が前記複数個のラッチへ排他的に読み出し可能であることを特徴とする半導体装置。

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