JP5571303B2

JP5571303B2 - 半導体装置

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Description

本発明は、半導体装置にアンチヒューズンチヒューズ素子を備える半導体装置に関する。

大容量の半導体メモリ、特にＤＲＡＭでは、歩留り向上のために冗長メモリを設け、不良メモリセルが存在する場合に、不良メモリセルを含むコラムやワードを冗長メモリに置き換えることが行われている。冗長メモリへの置き換えは、対象となるコラム又はワードを示すアドレス情報をＲＯＭに書き込むことで行われる。

この種のＲＯＭとしては、従来からヒューズＲＯＭが広く利用されている。ヒューズＲＯＭは、複数のヒューズ素子を含み、これらヒューズ素子を選択的に切断することにより情報が書き込まれる。

ヒューズ素子の切断には、レーザ光が用いられる。このため、ヒューズＲＯＭの利用には、大規模なレーザ照射装置を必要とする、ウエハ段階（アセンブリ工程前）でなければ情報を書き込むことができない等、様々な制約がある。

そこで、近年では、電気的に破壊可能なアンチヒューズ素子を用いたＲＯＭが提案されている。アンチヒューズ素子の構成は、基本的にコンデンサと同等である。即ち、非破壊状態においてアンチヒューズ素子の両端子間は開放状態にあり、アンチヒューズューズ素子の両端子間に高電圧を印加し誘電体層を破壊すると、両端子間は短絡状態となる。アンチヒューズ素子の導通、非導通により情報が記録される。

アンチヒューズ素子は、ヒューズ素子よりも小型にでき、占有面積を小さくできる。また、アンチヒューズ素子は、半導体装置内部で発生させた高電圧により書き込み（破壊）を行うことができるので、大規模なレーザ照射装置を必要としない。さらに、アンチヒューズ素子は、アセンブリ工程後においても書き込みを行うことができるので、より歩留り向上に寄与することができる。アンチヒューズチヒューズ素子を備えた半導体装置は、例えば、特許文献１に記載されている。具体的に云えば、特許文献１には、冗長セルに置き換えられる不良セルの情報、内部電源発生回路のレベル調整の情報、入出力回路のインピーダンス調整の情報等、種々の情報を、アンチヒューズ素子に記憶させることが記載されている。

特開２００８−４７２１５号公報

上述したように、アンチヒューズ素子は、アセンブリ工程後においても書き込み（破壊）を行うことができる。一方、上記したように、アンチヒューズ素子に種々の情報を記憶させた場合、情報が記憶されたことを確認するために、破壊後のアンチヒューズ素子の抵抗値を正確に把握しておく必要がある。しかしながら、従来のアンチヒューズ素子を有する半導体装置では、破壊されたアンチヒューズ素子の抵抗値を知ることができない。本発明者は、アンチヒューズ素子の抵抗値が不知の場合に、様々な問題点があることを見出した。

例えば、アセンブル工程前においては、ＴＥＧ（Test Element Group）に対する測定により破壊されたアンチヒューズ素子の抵抗値に相当する評価値を得ることができる。しかしながら、評価値は、しばしば実際の破壊されたアンチヒューズ素子の抵抗値と異なる場合がある。また、評価値から製造バラツキによる影響を知ることはできない。

また、アセンブル工程後においては、パッケージ状態となるため、アンチヒューズ素子の抵抗値を測定することはできない。

破壊されたアンチヒューズ素子の抵抗値が不明の場合、破壊電圧条件を設定する際、アンチヒューズ素子の合否判定の結果を利用するしかなく、適切な設定が困難である。また、アンチヒューズの合否判定の結果が不合格であっても、その原因がアンチヒューズそのものにあるのか、差動判定部など、他の回路部分にあるのかを識別することはできない。

本発明の一形態よる装置は、電力によって導電性を示すように変化させられるよう構成された少なくとも一つのヒューズ素子を含むヒューズ回路と、第１の電圧と第２の電圧との差が第３の電圧と第４の電圧との差と異なる第１、第２、第３及び第４の電圧を生成でき、第１動作モードでは前記第１及び第２の電圧のうちの一方を、第２動作モードでは前記第３及び第４の電圧のうちの一方を、その出力ノードに生成するように構成された参照電圧生成回路と、第１及び第２の入力ノードを含み、前記第１の入力ノードは前記ヒューズ回路に接続され、前記第２の入力ノードは前記参照電圧生成回路の前記出力ノードに接続されている比較器と、を備える。
また、本発明の他の形態による装置は、電力印加により高い抵抗値から低い抵抗値へと変化させることができる少なくとも一つのヒューズ素子を含むヒューズ回路と、第１の電圧間隔で互いに異なる複数の第１電圧を生成し、第２の電圧間隔で互いに異なる複数の第２電圧を生成できるように構成されるとともに、第１のモードでは前記複数の第１の電圧のうちの一つをその出力ノードへ出力し、第２のモードでは前記複数の第２の電圧のうちの一つを前記出力ノードへ出力するように構成され、前記第１の電圧間隔が前記第２の電圧間隔よりも大きい参照電圧生成回路と、第１及び第２の入力ノードを含み、前記第１の入力ノードは前記ヒューズ回路に接続され、前記第２の入力ノードは前記参照電圧生成回路の前記出力ノードに接続されている比較器と、を備える。

アンチヒューズの破壊時における抵抗値に関連した抵抗値を測定する測定手段を設けたことで、破壊されたアンチヒューズの抵抗値に関連する抵抗値を測定することが可能になる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

本発明の半導体装置は、アンチヒューズ素子を有する半導体記憶装置、例えば、冗長メモリを有するＤＲＡＭである。以下では、本発明に関係する部分についてのみ説明する。本発明の半導体装置の他の部分については通常の技術を用いて構成できるため、ここでは、説明を省略する。

図１に本発明の第１の実施の形態に係る半導体装置の要部ブロック図を示す。図示のように、この半導体装置は、ＡＦ（AntiFuse：アンチヒューズ）回路１１、ＡＦ判定回路１２、ＡＦＶＲＦ(Verify:AF認証)回路１３、ＡＦ抵抗選択回路、及び切替回路１５を備えている。上記したＡＦ回路１１、ＡＦ判定回路１２、ＡＦＶＲＦ回路１３、ＡＦ抵抗選択回路、及び切替回路１５は、半導体装置外部に設けられた制御装置２０からの信号にしたがって、以下の動作を行なう。

ＡＦ回路１１は、アンチヒューズ素子（以下、ＡＦ素子）を含み、ＡＦ素子の状態に応じた検出電圧を生成し出力する。即ち、ＡＦ回路１１は、検出電圧を生成する検出電圧生成手段（又は、検出電圧生成部）として機能する。ＡＦ回路１１が生成する検出電圧（ＡＦＬＶ）には、ＡＦ素子が破壊状態にあるのか非破壊状態にあるのかを判定するとき（通常動作モードのとき）の第１の検出電圧と、破壊状態にあるＡＦ素子の抵抗値を測定するとき（ＡＦ素子破壊抵抗値測定テストモードのとき）の第２の検出電圧がある。

ＡＦ判定回路１２は、ＡＦ回路１１からの検出電圧ＡＦＬＶを参照電圧と比較し、比較結果を出力する。即ち、ＡＦ判定回路１２は、比較手段（又は比較部）として機能する。なお、参照電圧としては、後述するようにＡＦＶＲＦ回路１３からの判定用電圧ＡＦＶＲＦ又はＡＦ抵抗選択回路１４からの測定用電圧ＭＬＶが与えられる。

ＡＦＶＲＦ回路１３は、ＡＦ素子が破壊された状態か、非破壊状態かを判定する際に使用される判定用電圧ＡＦＶＲＦを生成し出力する。即ち、ＡＦＶＲＦ回路１３は、判定用電圧生成手段（又は判定用電圧生成部）として機能する。

ＡＦ抵抗選択回路１４は、破壊された状態のＡＦ素子の抵抗値を測定する際に使用される測定用電圧ＭＬＶを生成し出力する。即ち、ＡＦ抵抗選択回路１４は、測定用電圧生成手段（測定用電圧生成部）として機能する。ＡＦ抵抗選択回路１４は、複数の異なる測定用電圧を生成することが可能であり、外部からの指令に従い選択生成した一つの測定用電圧ＭＬＶを出力する。

切替回路１５は、ＡＦＶＲＦ回路１３からの判定用電圧ＡＦＶＲＦ又はＡＦ抵抗選択回路１４からの測定用電圧ＭＬＶを参照電圧としてＡＦ判定回路１２へ出力する切替手段（又は切替部）として機能する。

以下、図１の半導体装置の動作について説明する。

ＡＦ素子の破壊又は非破壊の状態を判定する場合、切替回路１５は、ＡＦＶＲＦ回路１３からの判定用電圧ＡＦＶＲＦを選択し、参照電圧としてＡＦ判定回路１２へ供給する。ＡＦ判定回路１２は、ＡＦ回路１１からの検出電圧ＡＦＬＶと参照電圧としての判定用電圧ＡＦＶＲＦを比較し、検出電圧ＡＦＬＶが参照電圧より高い場合には、ＡＦ素子が非破壊状態であることを示す判定結果を出力する。また、検出電圧ＡＦＬＶが参照電圧より低い場合には、ＡＦ素子が破壊状態であることを示す判定結果を出力する。判定結果は、図示しないメモリ回路のリダンダント制御回路へ供給される。

ＡＦ素子の抵抗値を測定する場合、切替回路１５は、ＡＦ抵抗選択回路１４からの測定用電圧ＭＬＶを選択して、参照電圧としてＡＦ判定回路１２へ供給する。ＡＦ判定回路１２は、ＡＦ回路１１からの検出電圧ＡＦＬＶと、参照電圧としての測定用電圧ＭＬＶとを比較し、比較結果を出力する。比較結果は、メモリ回路へ書き込むべきデータ及び読み出されたデータが供給されるデータ入出力端子へ転送される。

即ち、ＡＦ素子破壊抵抗値測定テストモードのときは、ＡＦ判定回路１２の出力とデータ入出力端子（図示せず）との間に電気的通路が形成される。

ＡＦ素子の抵抗値を測定する場合、ＡＦ抵抗選択回路１４が生成する測定用電圧ＭＬＶを段階的に変化（増加又は減少）させつつ、参照電圧である各測定用電圧ＭＬＶと検出電圧ＡＦＬＶとを比較する。このように、本実施形態では、測定用電圧ＭＬＶが検出電圧ＡＦＬＶの候補となる電圧（候補電圧）としてＡＦ判定回路１２に与えられている。

ＡＦ判定回路１２において、測定用電圧ＭＬＶが検出電圧ＡＦＬＶよりも低い（又は高い）値から高い（又は低い）値へ変化したことが判定されると、比較結果も変化する。したがって、測定用電圧ＭＬＶの値とＡＦ抵抗選択回路１４の各抵抗の抵抗値（候補抵抗値）との関係を予め明らかにしておくことにより、ＡＦ判定回路１２の比較結果からＡＦ素子の抵抗値を求めることができる。即ち、本発明では、ＡＦ素子の破壊状態における抵抗値を当該抵抗と関連する候補抵抗値と比較することにより特定することができる。

具体的に説明すると、ＡＦ回路１１からの検出電圧ＡＦＬＶとＡＦ抵抗選択回路１４からの測定用電圧ＭＬＶとを、ＡＦ判定回路１２において比較する場合、ＡＦ回路１１に含まれるＡＦ素子の破壊状態における抵抗値に最も近い候補抵抗値を、当該ＡＦ素子の破壊状態における抵抗値に関連する抵抗値として決定している。このように、候補抵抗値を用いてＡＦ素子の抵抗値を決定する機能を、ここでは、測定機能と呼ぶ。つまり、図１において一点鎖線で囲まれている、ＡＦ回路１１、ＡＦ抵抗選択回路１４、（切替回路１５）及びＡＦ判定回路１２は、ＡＦ回路１１に含まれるＡＦ素子の破壊時における抵抗値に関連した抵抗値を測定する測定手段（又は測定部）として機能する。

以下、図２乃至図６をも参照して、本発明の半導体装置についてさらに詳細に説明する。

図２は、ＡＦ回路１１の内部構成の一例を示す回路図であり、ＡＦ素子２１、ＡＦ制御回路２２、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳと略称する）２３、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳ）２４とが設けられている。更に、図示されたＡＦ回路１１は、ＡＦ判定回路１２に検出電圧ＡＦＬＶを出力するために、２つのＰＭＯＳ２５及び２６を有している。ＡＦ素子２１、ＡＦ制御回路２２、ＰＭＯＳ２３、２５、２６、及び、ＮＭＯＳ２４は、図１に示された制御装置２０からの信号に基づいて動作を行なう。

また、図示されたＡＦ回路１１は、一個のＡＦ素子２１のみを有しているが、通常、ＡＦ回路１１は複数のＡＦ素子を含んでいる。ＡＦ素子２１は、本実施形態では、ソースとドレインとが短絡されたＭＯＳトランジスタ（ＮＭＯＳ）からなる。ソースとドレインとが短絡されたＭＯＳトランジスタは、コンデンサと同様に動作する。ゲート・ソース（ドレイン）間に高電圧を印加し、ゲート絶縁膜を破壊することにより、このＭＯＳトランジスタ、即ちＡＦ素子を擬似抵抗素子とすることができる。

なお、ＡＦ素子としては、例えばＤＲＡＭメモリセルにおけるキャパシタ構造を利用したものとすることができ、ＭＯＳトランジスタ構造を利用したＭＯＳコンデンサに限定されるものではない。

ＡＦ素子の破壊動作：
ＡＦ素子を破壊するには、まず、ＳＶＵＰＴラインを通常電源電圧よりも高電圧に、ＳＶＤＷＮＴラインを負電圧に駆動する。そして、ＡＦ制御回路２２からの選択信号Ｎ１，Ｎ２によりＰＭＯＳ２３及びＮＭＯＳ２４を制御して、ＡＦ素子２１の一端（ゲート）Ｎ３にＳＶＵＰＴ電位か又はＶＳＳ電位を供給する。すなわち、ＡＦ素子を破壊する場合は、制御装置２０からの信号によって動作するＡＦ制御回路２２から、ローレベルの制御信号Ｎ１、Ｎ２が与えられ、ＰＭＯＳ２３およびＮＭＯＳ２４をそれぞれオン、オフとする。一方、ＡＦ素子２１を破壊しない場合は制御信号Ｎ１、Ｎ２を共にハイレベルにしＰＭＯＳ２３およびＮＭＯＳ２４をそれぞれオフ、オンとする。

ＡＦ素子破壊動作のときには、制御装置２０から与えられる読み出し信号ＬＯＡＤＢ及びヒューズ選択信号ＳＥＬＢはともにハイレベルに維持され、ＰＭＯＳ２５，２６はともにオフしている。したがって、ＡＦ素子２１を破壊するときは、ＡＦ素子２１の一端に高電圧が印加され、他端に負電圧が印加されてＡＦ素子２１を構成するＮＭＯＳのゲート絶縁膜が破壊され、ＡＦ素子２１は擬似抵抗素子となる。ＡＦ素子２１の破壊動作を終えると、制御装置２０の制御の下に、ＳＶＵＰＴライン及びＳＶＤＷＮＴラインはそれぞれ通常レベル（ＳＶＵＰＴラインは周辺電源電圧レベルＶＰＥＲＩ、ＳＶＤＷＮＴラインはＶＳＳレベル）に戻される。

ＡＦ素子２１の状態判定動作：
ＡＦ素子２１が破壊されているか否かの状態判定（ＡＦ読み出し）を行う場合、ＡＦ制御回路２２から与えられるヒューズ選択信号Ｎ１及びＮ２が、それぞれハイレベル及びローレベルになる。また、読み出し信号ＬＯＡＤＢ及びヒューズ選択信号ＳＥＬＢは制御装置２０によってともにローレベル状態となる。これにより、ＰＭＯＳ２３及びＮＭＯＳ２４がともにオフ、ＰＭＯＳ２５及び２６がともにオンした状態となる。

したがって、ＡＦ素子２１の状態判定動作の際、ＡＦ素子２１は、ＶＳＳ電源に接続された状態で、ＡＦ判定回路１２に接続された状態になる。

ＡＦ素子２１の状態判定動作を図３に示されたＡＦ判定回路１２をも一時的に参照して更に説明する。

ＡＦ回路１１が上記した状態に置かれる一方、図３のＡＦ判定回路１２には、プリチャージ信号ＰＲＥＢが制御装置２０から与えられる。ここでは、プリチャージ信号ＰＲＥＢが一定時間ローレベルに置かれる。これによって、図２に示されたＡＦ素子２１の一端（ゲート）であるノードＮ３は、ＡＦ判定回路１２のＰＭＯＳ３０（図３参照）を介して周辺電源電圧ＶＰＥＲＩへチャージされる。その後、プリチャージ信号ＰＲＥＢをハイレベルにする。このとき、ＡＦ素子２１が破壊され、抵抗素子として動作しているならば、ノードＮ３の電圧レベルはＳＶＤＷＮＴラインの電圧レベル（＝ＶＳＳレベル）へ向かって次第に低下する。他方、ＡＦ素子２１が破壊されていなければ、チャージレベルＶＰＥＲＩを維持する。ノードＮ３の上記した２つの異なる電圧レベルは検出電圧（アンチヒューズレベルＡＦＬＶ）としてＡＦ判定回路１２へ供給される。

ＡＦ素子２１の抵抗値を測定する場合も、上記と同様にノードＮ３の電圧レベルが検出電圧ＡＦＬＶとしてＡＦ判定回路１２へ供給される。

前述したＡＦ判定回路１２の内部構成を、再度、図３を参照して具体的に説明する。ＡＦ判定回路１２は、前述のプリチャージ信号ＰＲＥＢを受けるＰＭＯＳ３０の他に、ＮＭＯＳ３１、３２、３３によって構成される差動アンプと、ＮＭＯＳ３４、３５およびＰＭＯＳ３６、３７で構成されるラッチ回路とを含んでいる。

ＡＦ判定回路１２は、判定イネーブル信号ＤＥＮが制御装置２０の制御の下にハイレベルになると、ＡＦ回路１１からの検出電圧ＡＦＬＶと切替回路１５からの参照電圧とを比較し、その差に応じた判定出力ＤＢ及びＤＴを出力する。

図２に関連して説明したように、プリチャージ信号ＰＲＥＢがハイレベルになると、ＡＦ判定回路１２には、ＡＦ回路１１からの検出電圧ＡＦＬＶが入力される。ＡＦ素子２１が破壊されている場合、この検出電圧ＡＦＬＶは経過時間に伴ってＶＳＳレベルまで低下するが、その低下速度はＡＦ素子２１の抵抗値に依存する。つまり、プリチャージ信号ＰＲＥＢがハイレベルになってからある程度の時間が経過するまでの間、この検出電圧ＡＦＬＶは、ＡＦ素子２１の抵抗値に応じた値を示す。そこで、判定イネーブル信号ＤＥＮをハイレベルにするタイミングを、ＡＦ回路１１からの検出電圧ＡＦＬＶがＡＦ素子２１の抵抗値に応じた値を示している間の適切なタイミングに設定しておく。

ＡＦ素子２１が破壊状態か非破壊状態かの状態判定を行う場合、ＡＦ判定回路１２には参照電圧としてＡＦＶＲＦ回路１３からの判定用電圧ＡＦＶＲＦが与えられる。

図４は、ＡＦＶＲＦ回路１３の内部構成の一例を示すブロック図である。ＡＦＶＲＦ回路１３は、ＶＰＥＲＩラインとＶＳＳラインとの間に接続されたＰＭＯＳ４１と抵抗分割回路４２とを有している。抵抗分割回路４２は、直列接続された複数（ｎ＋１）個の抵抗（素子）Ｒ１〜Ｒｎ＋１と、これら複数の抵抗間の相互接続点に接続され、いずれかの接続点の電圧ＡＦＶ１，ＡＦＶ２，ＡＦＶ３，・・・，又はＡＦＶｎを判定用電圧ＡＦＶＲＦとして選択出力するレベルセレクター４３とを有している。

複数の抵抗Ｒ１〜Ｒｎ＋１は、それらによる抵抗分圧によって得られる電圧ＡＦＶ１〜ＡＦＶｎが一定の間隔（電圧差）を有し、それらのうちの中央の値が、所定の値と等しくなるように設定される。ここで、所定の値は、ＡＦ素子２１が破壊状態か非破壊状態かの判定を行う際にＡＦ回路１１から出力され得る２つの検出電圧値、すなわち、破壊された場合に想定される電圧レベル（設計値）と破壊されない場合に想定される電圧レベル（設計値）の中間値である。

レベルセレクター４３は、例えば、相互接続点と出力端子との間にそれぞれ接続される複数のトランジスタスイッチにより構成される。複数のトランジスタスイッチの制御端子であるゲートのそれぞれに選択信号を印加することにより、何れか一つのトランジスタスイッチのみをオンさせ、電圧ＡＦＶ１〜ＡＦＶｎのうちの一つを選択的に出力する。電圧ＡＦＶ１〜ＡＦＶｎのうちのどれを出力するかは、予め、基準電圧調整テストモードでテストを行うことにより決定される。このテストは制御装置２０（図１）の制御の下で行われ、複数のトランジスタスイッチを順番に一つずつオンさせ、そのとき得られる電圧ＡＦＶ１〜ＡＦＶｎが測定される。そして、ＡＦ素子２１が破壊状態か非破壊状態かの判定を行う際にＡＦ回路１１から出力され得る２つの検出電圧（設計値）の中間値に最も近い値を採用する。どのトランジスタスイッチをオンさせるかという情報は、図示しない電気ヒューズ等を用いたメモリに記憶させる。

通常動作モードでは、レベルセレクター４３は、この図示しないメモリに記憶させた情報に基づいて、電圧ＡＦＶ１〜ＡＦＶｎのうちの一つを選択し判定用電圧ＡＦＶＲＦとして出力する。

かくして、通常動作モードでは、ＡＦ素子２１が破壊されているとき、ＡＦ判定回路１２からの判定出力ＤＴはローレベル、ＤＢはハイレベルとなる。逆に、ＡＦ素子２１が破壊されていないとき、判定出力ＤＴはハイレベル、ＤＢはローレベルとなる。

ＡＦ素子２１の抵抗値測定動作：
図５に示されたＡＦ抵抗選択回路１４をも参照して、ＡＦ素子２１の抵抗値測定動作を説明する。図５に示すように、ＡＦ抵抗選択回路１４は、ＶＰＥＲＩラインとＶＳＳラインとの間に接続されたＰＭＯＳ５１と、複数の抵抗（素子）ＲＡＦ１〜ＲＡＦｎと、抵抗セレクター５２とを有している。また、ＡＦ抵抗選択回路１４は、抵抗セレクター５２に接続されたテスト信号デコーダー５３を有し、当該テスト信号デコーダー５３は制御装置２０からの信号にしたがって動作する。

ＰＭＯＳ５１は、プリチャージ信号ＰＲＥＢ（図３のものと同一）に応じてオン・オフする。テスト信号デコーダー５３は、テストモードのときに、制御装置２０からテストコードＴ［Ｘ：０］が与えられると、それをデコードしたデコード信号ＴＳ［ｎ：０］を出力する。

複数の抵抗ＲＡＦ１〜ＲＡＦｎの抵抗値は、最小の値から最大の値まで所定値ずつ大きくなるよう設定される。また、これらの抵抗値のうち、（ほぼ）中央の値が、破壊されたＡＦ素子の抵抗値（設計値）と等しくなるように設定される。さらに、破壊されたＡＦ素子に最も近い抵抗値を有する抵抗ＲＡＦ１〜ＲＡＦｎを特定できるように、その数は、ＡＦＶＲＦ回路１３（図４）の抵抗Ｒ１〜Ｒ４の数よりも多く設けられている。つまり、ＡＦ抵抗選択回路１４からの出力ノードＮ５に現れる電圧レベルの変化ステップは、ＡＦＶＲＦ回路１３からの出力電圧レベルの変化ステップよりも細かくなっている。

抵抗セレクター５２は、抵抗ＲＡＦ１〜ＲＡＦｎとＶＳＳとの間にそれぞれ接続される複数のトランジスタスイッチを有している。抵抗セレクター５２は、テスト信号デコーダーからのデコード信号ＴＳ［ｎ：０］に応じて、抵抗ＲＡＦ１〜ＲＡＦｎに接続されたトランジスタスイッチのうちの一つを選択的にオンさせる。

ＡＦ素子１２の抵抗値を測定する場合、プリチャージ信号ＰＲＥＢがハイレベルからローレベルに変化すると同時又はそれ以前に、抵抗ＲＡＦ１〜ＲＡＦｎに接続されたトランジスタスイッチのうちの一つを選択的にオンさせる。プリチャージ信号ＰＲＥＢがローレベルに変化すると、選択的にオンさせたトランジスタスイッチに接続された抵抗の一端にＶＰＥＲＩが供給される。これにより、ＡＦ回路１１においてＡＦ素子１２の一端がチャージされた状態に相当する状態を、ＡＦ抵抗選択回路１４内に作ることができる。ＡＦ抵抗選択回路１４は、オンさせたトランジスタスイッチに接続された抵抗の一端に生じる電圧レベルを切替回路１５へ出力する。この電圧レベルは、プリチャージ信号ＰＲＥＢがハイレベルに変化した後、測定用電圧ＭＬＶとして利用される。なお、ＡＦ抵抗選択回路１４の出力ノードＮ５における測定用電圧ＭＬＶも時間経過に伴い低下するが、その生成タイミングがＡＦ回路１１で利用されるプリチャージ信号ＰＲＥＢに依存しているため、ＡＦ判定回路１２での比較の際に問題となることはない。

ＡＦ素子２１の抵抗値を測定する場合は、複数の抵抗ＲＡＦ１〜ＲＡＦｎを一つずつ順番にオンさせるテストコードＴ［Ｘ：０］とそれに対応したタイミングのプリチャージ信号ＰＲＥＢを与えることにより、測定用電圧ＭＬＶを所定値ずつ変化させる。

かくして、ＡＦ素子２１の抵抗値を測定する場合、ＡＦ判定回路１２には参照電圧としてＡＦ抵抗選択回路１４からの測定用電圧ＭＬＶが与えられ、測定用電圧ＭＬＶの値を変化（例えば、段階的に増加又は減少）させる毎に、ＡＦ判定回路１２の判定出力ＤＢ及びＤＴが読み出される。したがって、ＡＦ素子２１の抵抗値は、判定出力ＤＢ及びＤＴが変化したときの測定用電圧ＭＬＶに対応する電圧値を発生する抵抗ＲＡＦｊと、その変化直前の測定用電圧ＭＬＶに対応する電圧値を発生する抵抗ＲＡＦｉとの間の値であるとして求めることができる。

切替回路１５：
ＡＦＶＲＦ回路１３及びＡＦ抵抗選択回路１４に接続される切替回路１５は、図６に示すように、制御装置２０から与えられる信号ＴＡＦＥＮにより制御される。通常動作モード及び基準電圧調整テストモードでは、ＴＡＦＥＮはインアクティブレベルとされ、ＡＦＶＲＦ回路１３の出力ノードＮ４における判定用電圧ＡＦＶＲＦがＡＦ判定回路１２に参照電圧として供給される。また、ＡＦ素子破壊抵抗値測定テストモードでは、ＴＡＦＥＮはアクティブレベルとされ、ＡＦ抵抗選択回路１４の出力ノードＮ５における測定用電圧ＭＬＶがＡＦ判定回路１２に参照電圧として供給される。

前述のとおり、通常動作モードにおけるＡＦ判定回路の出力は図示しないリダンダント制御回路に供給され、破壊ＡＦ素子の抵抗測定テストモード時は、データ入出力端子に供給される。

以上、本発明について好ましい実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲から逸脱することなく、種々の変形、変更が可能である。

例えば、上記実施の形態では、ＡＦ抵抗選択回路１４において複数の抵抗を一つずつ順番に選択する構成としたが、複数の抵抗を直列及び／又は並列に組み合わせる組み合わせをスイッチを用いて変更することにより、得られる合成抵抗値を変化させるようにしてもよい。

また、本実施形態では、ＡＦ判定回路１２をテストモードにおける破壊されたＡＦ素子の抵抗値測定に兼用したが、テストモード専用回路として、個別に設けても良い。

本発明の一実施の形態に係る半導体装置の要部を示すブロック図である。図１の半導体装置に含まれるＡＦ回路の内部構成の一例を示す回路図である。図１の半導体装置に含まれるＡＦ判定回路の内部構成の一例を示す回路図である。図１の半導体装置に含まれるＡＦＶＲＦ回路の内部構成の一例を示すブロック図である。図１の半導体装置に含まれるＡＦ抵抗選択回路の内部構成を示すブロック図である。図１の半導体装置に含まれる切替回路の動作を説明するためのブロック図である。

符号の説明

１１ＡＦ回路
１２ＡＦ判定回路
１３ＡＦＶＲＦ回路
１４ＡＦ抵抗選択回路
１５切替回路
２１ＡＦ素子
２２ＡＦ制御回路
２３，２５，２６ＰＭＯＳ
２４ＮＭＯＳ
３０ＰＭＯＳ
３１，３２，３３，３４，３５ＮＭＯＳ
３６，３７ＰＭＯＳ
４１ＰＭＯＳ
４２抵抗分割回路
４３レベルセレクター
５１ＰＭＯＳ
５２抵抗セレクター
５３テスト信号デコーダー

Claims

電力によって導電性を示すように変化させられるよう構成された少なくとも一つのヒューズ素子を含むヒューズ回路と、
第１の電圧と第２の電圧との差が第３の電圧と第４の電圧との差と異なる第１、第２、第３及び第４の電圧を生成でき、第１動作モードでは前記第１及び第２の電圧のうちの一方を、第２動作モードでは前記第３及び第４の電圧のうちの一方を、その出力ノードに生成するように構成された参照電圧生成回路と、
第１及び第２の入力ノードを含み、前記第１の入力ノードは前記ヒューズ回路に接続され、前記第２の入力ノードは前記参照電圧生成回路の前記出力ノードに接続されている比較器と、
を備えることを特徴とする装置。
前記第１の電圧と前記第２の電圧の差は、前記第３の電圧と前記第４の電圧の差よりも大きいことを特徴とする請求項１に記載の装置。
前記第１の動作モードは通常動作モードであり、前記第２の動作モードはテスト動作モードであることを特徴とする請求項１に記載の装置。
前記参照電圧生成回路は、前記第１及び第２の電圧のうちの一方を指定する情報を記憶する記憶部を含み、前記参照電圧生成回路は、前記記憶部に記憶された前記情報に応じて、前記出力ノードに前記第１及び第２の電圧のうちの一方を生じさせることを特徴とする請求項１に記載の装置。
前記参照電圧生成回路は、テスト信号を受け、前記第２の動作モードでは前記テスト信号に応じて、前記出力ノードに前記第３及び第４の電圧のうちの一方を生じさせることを特徴とする請求項４に記載の装置。
前記ヒューズ回路は、各々が電力によって導電性を示すように変化させられるよう構成された別の複数のヒューズ素子を含むことを特徴とする請求項１に記載の装置。
さらに外部端子を備え、前記第２の動作モードにおいて前記比較器が比較結果を前記外部端子へ供給することを特徴とする請求項１に記載の装置。
前記少なくとも一つのヒューズ素子は、前記電力によって破壊される絶縁膜を含むキャパシタを有するアンチヒューズを含むことを特徴とする請求項１に記載の装置。
前記少なくとも一つのヒューズ素子は、前記電力によって破壊される絶縁膜を含むトランジスタを有するアンチヒューズを含むことを特徴とする請求項１に記載の装置。
電力印加により高い抵抗値から低い抵抗値へと変化させることができる少なくとも一つのヒューズ素子を含むヒューズ回路と、
第１の電圧間隔で互いに異なる複数の第１電圧を生成し、第２の電圧間隔で互いに異なる複数の第２電圧を生成できるように構成されるとともに、第１のモードでは前記複数の第１の電圧のうちの一つをその出力ノードへ出力し、第２のモードでは前記複数の第２の電圧のうちの一つを前記出力ノードへ出力するように構成され、前記第１の電圧間隔が前記第２の電圧間隔よりも大きい参照電圧生成回路と、
第１及び第２の入力ノードを含み、前記第１の入力ノードは前記ヒューズ回路に接続され、前記第２の入力ノードは前記参照電圧生成回路の前記出力ノードに接続されている比較器と、
を備えることを特徴とする装置。
前記第１の動作モードは通常動作モードであり、前記第２の動作モードはテスト動作モードであることを特徴とする請求項１０に記載の装置。
前記ヒューズ回路は、各々が電力印加により高抵抗値から低抵抗値へ変化させられるように構成された別の複数のヒューズ素子を含むことを特徴とする請求項１０に記載の装置。
前記少なくとも一つのヒューズ素子は、電力印加により低い伝導率から高伝導率へ変化させられるように構成されていることを特徴とする請求項１に記載の装置。
前記少なくとも一つのヒューズ素子は、電力によって破壊できる絶縁膜を含むキャパシタを有するアンチヒューズ素子を含むことを特徴とする請求項１０に記載の装置。
前記少なくとも一つのヒューズ素子は、電力によって破壊できる絶縁膜を含むトランジスタを有するアンチヒューズ素子を含むことを特徴とする請求項１０に記載の装置。
前記キャパシタはメモリセルキャパシタであることを特徴とする請求項１４に記載の装置。
前記キャパシタはメモリセルキャパシタであることを特徴とする請求項８に記載の装置。