JP3512332B2 - 内部電圧発生回路 - Google Patents
内部電圧発生回路Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの内部の電
源電圧を生成するための内部電圧発生回路に関し、特
に、通常動作時における安定した動作用内部電源電圧を
外部電源電圧の広い範囲で保証し、且つストレス動作時
における高い内部電源電圧を精度良く発生することがで
きる内部電圧発生回路に関する。
源電圧を生成するための内部電圧発生回路に関し、特
に、通常動作時における安定した動作用内部電源電圧を
外部電源電圧の広い範囲で保証し、且つストレス動作時
における高い内部電源電圧を精度良く発生することがで
きる内部電圧発生回路に関する。
【０００２】
【従来の技術】ＬＳＩの内部の電源電圧を生成する内部
電圧発生回路は、第１に、外部から供給される電源電圧
がカタログ上で保証されている範囲にある場合に、内部
回路の通常動作に必要な一定の内部電源電圧を発生する
ことが求められる。そのため、外部から供給される電源
電圧を降圧して内部電源用の電圧を生成することが行わ
れる。第２に、内部電圧発生回路は、ＬＳＩでの初期不
良を取り除くために行われるストレス動作を伴う加速試
験において、内部電源電圧を通常動作時よりも高くする
機能を有する。即ち、加速試験モードにおいて、内部電
源電圧を所定の加速試験用の高い電圧にする必要があ
る。
電圧発生回路は、第１に、外部から供給される電源電圧
がカタログ上で保証されている範囲にある場合に、内部
回路の通常動作に必要な一定の内部電源電圧を発生する
ことが求められる。そのため、外部から供給される電源
電圧を降圧して内部電源用の電圧を生成することが行わ
れる。第２に、内部電圧発生回路は、ＬＳＩでの初期不
良を取り除くために行われるストレス動作を伴う加速試
験において、内部電源電圧を通常動作時よりも高くする
機能を有する。即ち、加速試験モードにおいて、内部電
源電圧を所定の加速試験用の高い電圧にする必要があ
る。
【０００３】また、近年におけるＬＳＩは、従来の電源
電圧５Ｖから、３．３Ｖに移行し、更に２．５Ｖに移行
しつつある。その場合に、ＬＳＩが搭載されるマザーボ
ード上の電源は、いずれかの電圧に統一されることにな
り、メモリ等の汎用品のＬＳＩは、いずれの電源にも対
応することが要求される。
電圧５Ｖから、３．３Ｖに移行し、更に２．５Ｖに移行
しつつある。その場合に、ＬＳＩが搭載されるマザーボ
ード上の電源は、いずれかの電圧に統一されることにな
り、メモリ等の汎用品のＬＳＩは、いずれの電源にも対
応することが要求される。
【０００４】図９は、従来の内部電圧発生回路を示す図
である。この内部電圧発生回路は、上記した通常動作時
の内部電源電圧と、加速試験時の内部電源電圧とを生成
する機能を有する。図９に示された内部電圧発生回路
は、定電圧ＶFLATを発生する第１の電圧発生回路１０、
差動増幅回路１２、外部電源ＶDDのレベルに依存する電
圧ＶBIを発生する第２の電圧発生回路１５、差動増幅回
路１４、及び定電圧ＶFL ATと電圧ＶBIとのうち高いほう
の電圧を内部電源ＶINT として出力する合成回路１３と
を有する。尚、外部電源ＶDDは、外部から供給される電
源電圧であり、内部電源ＶINT は、通常時の定電圧と加
速試験時の高電圧とを有する内部電源電圧である。ま
た、定電圧ＶFLATは、外部電源ＶDDが保証電圧範囲の時
の内部電源電圧であり、電圧ＶBIは、加速試験時に高い
レベルの外部電源ＶDDに応じた高いレベルになる電圧で
ある。
である。この内部電圧発生回路は、上記した通常動作時
の内部電源電圧と、加速試験時の内部電源電圧とを生成
する機能を有する。図９に示された内部電圧発生回路
は、定電圧ＶFLATを発生する第１の電圧発生回路１０、
差動増幅回路１２、外部電源ＶDDのレベルに依存する電
圧ＶBIを発生する第２の電圧発生回路１５、差動増幅回
路１４、及び定電圧ＶFL ATと電圧ＶBIとのうち高いほう
の電圧を内部電源ＶINT として出力する合成回路１３と
を有する。尚、外部電源ＶDDは、外部から供給される電
源電圧であり、内部電源ＶINT は、通常時の定電圧と加
速試験時の高電圧とを有する内部電源電圧である。ま
た、定電圧ＶFLATは、外部電源ＶDDが保証電圧範囲の時
の内部電源電圧であり、電圧ＶBIは、加速試験時に高い
レベルの外部電源ＶDDに応じた高いレベルになる電圧で
ある。
【０００５】図１０は、図９の内部電圧発生回路の動作
説明図である。横軸に外部電源ＶDDを、縦軸に電圧値Ｖ
を示す。実線が外部電源ＶDDが変化した時のその電圧Ｖ
DDである。従って、単純に傾き１の直線である。破線が
外部電源ＶDDが変化した時の定電圧ＶFLATを示す。カタ
ログ上で保証されている例えば３．０〜３．６Ｖの範囲
内及びその近傍の外部電源ＶDDに対して、定電圧２．５
Ｖを有する。そして、一点鎖線は、電圧ＶBIを示し、外
部電源ＶDDがＰ型トランジスタＰ１０，Ｐ１１の閾値を
超えると、外部電源ＶDDの電圧の上昇に応じて抵抗Ｒ１
２の値で決まる傾きで上昇する電圧である。そして、内
部電源ＶINT は、網掛けで示される通り、定電圧ＶFLAT
と電圧ＶBIのうち高いほうの電圧となる。
説明図である。横軸に外部電源ＶDDを、縦軸に電圧値Ｖ
を示す。実線が外部電源ＶDDが変化した時のその電圧Ｖ
DDである。従って、単純に傾き１の直線である。破線が
外部電源ＶDDが変化した時の定電圧ＶFLATを示す。カタ
ログ上で保証されている例えば３．０〜３．６Ｖの範囲
内及びその近傍の外部電源ＶDDに対して、定電圧２．５
Ｖを有する。そして、一点鎖線は、電圧ＶBIを示し、外
部電源ＶDDがＰ型トランジスタＰ１０，Ｐ１１の閾値を
超えると、外部電源ＶDDの電圧の上昇に応じて抵抗Ｒ１
２の値で決まる傾きで上昇する電圧である。そして、内
部電源ＶINT は、網掛けで示される通り、定電圧ＶFLAT
と電圧ＶBIのうち高いほうの電圧となる。
【０００６】図９に示された第１の電圧発生回路１０
は、Ｎ型トランジスタＱ１，Ｑ２の閾値の合計を定電圧
ＶFLAT（＝Ｖth1 ＋Ｖth2 ）として発生する回路であ
る。この回路において、温度の変動に対してトランジス
タＱ１、Ｑ２の閾値電圧が低下すると、トランジスタＱ
２の導電度が上がりそのインピーダンスの低下により定
電圧ＶFLATが低下し、それに伴いトランジスタＱ１の導
電率が下がり抵抗Ｒ１１を流れる電流Ｉ１が減り、トラ
ンジスタＱ２のゲートの電圧が低下し、その結果トラン
ジスタＱ２のインピーダンスが高くなり電圧ＶFLATは一
定に保たれることになる。外部電源ＶDDが変動した時も
同様の動作により電圧ＶFLATが一定に保たれる。
は、Ｎ型トランジスタＱ１，Ｑ２の閾値の合計を定電圧
ＶFLAT（＝Ｖth1 ＋Ｖth2 ）として発生する回路であ
る。この回路において、温度の変動に対してトランジス
タＱ１、Ｑ２の閾値電圧が低下すると、トランジスタＱ
２の導電度が上がりそのインピーダンスの低下により定
電圧ＶFLATが低下し、それに伴いトランジスタＱ１の導
電率が下がり抵抗Ｒ１１を流れる電流Ｉ１が減り、トラ
ンジスタＱ２のゲートの電圧が低下し、その結果トラン
ジスタＱ２のインピーダンスが高くなり電圧ＶFLATは一
定に保たれることになる。外部電源ＶDDが変動した時も
同様の動作により電圧ＶFLATが一定に保たれる。
【０００７】更に、Ｐ型トランジスタＰ３〜Ｐ５及びＮ
型トランジスタＱ３〜Ｑ５からなる差動増幅回路１２
は、トランジスタＱ３とＱ４のゲート電圧が一致するよ
うに動作する。そのため、ノードｎ１は、定電圧ＶFLAT
と同じ電位に維持される。
型トランジスタＱ３〜Ｑ５からなる差動増幅回路１２
は、トランジスタＱ３とＱ４のゲート電圧が一致するよ
うに動作する。そのため、ノードｎ１は、定電圧ＶFLAT
と同じ電位に維持される。
【０００８】一方、第２の電圧発生回路は、上記の通
り、Ｐ型トランジスタＰ１０，Ｐ１１の閾値の合計２Ｖ
ｔｈから抵抗Ｒ１２の傾きで上昇する電圧ＶBIを生成す
る。差動増幅回路１４は、回路１２と同様に、両Ｎ型ト
ランジスタＱ１２，Ｑ１３のゲートが同じ電圧になるよ
うに動作する。その結果、ノードｎ１には、電圧ＶBIと
同じ電位に維持される。但し、合成回路１３により、定
電圧ＶFLATと電圧ＶBIのいずれか高いほうの電圧が、ノ
ードｎ１の電圧ＶINT となる。
り、Ｐ型トランジスタＰ１０，Ｐ１１の閾値の合計２Ｖ
ｔｈから抵抗Ｒ１２の傾きで上昇する電圧ＶBIを生成す
る。差動増幅回路１４は、回路１２と同様に、両Ｎ型ト
ランジスタＱ１２，Ｑ１３のゲートが同じ電圧になるよ
うに動作する。その結果、ノードｎ１には、電圧ＶBIと
同じ電位に維持される。但し、合成回路１３により、定
電圧ＶFLATと電圧ＶBIのいずれか高いほうの電圧が、ノ
ードｎ１の電圧ＶINT となる。
【０００９】その結果、図１０に示される通り、外部電
源ＶDDがカタログ保証電圧範囲の３．０〜３．６Ｖの範
囲であれば、内部電源ＶINT は定電圧ＶFLATに維持さ
れ、加速試験時において、外部電源ＶDDをカタログ保証
電圧範囲を超えた例えば４．５Ｖにすることで、内部電
源ＶINT が加速試験用の高い電圧ＶBI、例えば３．５Ｖ
に制御される。
源ＶDDがカタログ保証電圧範囲の３．０〜３．６Ｖの範
囲であれば、内部電源ＶINT は定電圧ＶFLATに維持さ
れ、加速試験時において、外部電源ＶDDをカタログ保証
電圧範囲を超えた例えば４．５Ｖにすることで、内部電
源ＶINT が加速試験用の高い電圧ＶBI、例えば３．５Ｖ
に制御される。
【００１０】
【発明が解決しようとする課題】ところが、加速試験用
の内部電源としてＶBI（３．５Ｖ）程度が要求される
が、この加速試験時の内部電源は、高すぎると内部回路
を破壊してしまい、低すぎると加速試験時のストレスが
不十分で、初期不良を起こすＬＳＩを適切に検出するこ
とができない。従って、加速試験時の内部電源の電圧
は、ピンポイントで精度良く発生させることが要求され
る。その場合、図９の内部電圧発生回路の第２の電圧発
生回路１５において、Ｐ型トランジスタＰ１０，Ｐ１１
の閾値電圧と、抵抗Ｒ１２の抵抗値に依存して電圧ＶBI
が決定する。しかしながら、トランジスタＰ１０，Ｐ１
１の閾値は、プロセスに依存してばらつくことが一般的
である。従って、従来の内部電圧発生回路では、加速試
験時の内部電源の電圧ＶBI（３．５Ｖ）を、正確に発生
させることが困難である。
の内部電源としてＶBI（３．５Ｖ）程度が要求される
が、この加速試験時の内部電源は、高すぎると内部回路
を破壊してしまい、低すぎると加速試験時のストレスが
不十分で、初期不良を起こすＬＳＩを適切に検出するこ
とができない。従って、加速試験時の内部電源の電圧
は、ピンポイントで精度良く発生させることが要求され
る。その場合、図９の内部電圧発生回路の第２の電圧発
生回路１５において、Ｐ型トランジスタＰ１０，Ｐ１１
の閾値電圧と、抵抗Ｒ１２の抵抗値に依存して電圧ＶBI
が決定する。しかしながら、トランジスタＰ１０，Ｐ１
１の閾値は、プロセスに依存してばらつくことが一般的
である。従って、従来の内部電圧発生回路では、加速試
験時の内部電源の電圧ＶBI（３．５Ｖ）を、正確に発生
させることが困難である。
【００１１】プロセスに依存する閾値のバラツキの問題
を回避するために、図９の第２の電圧発生回路１５のＰ
型トランジスタＰ１０，Ｐ１１に変えて、抵抗を設け
て、電圧ＶBIを外部電源ＶDDの抵抗分割で生成すること
が考えられる。しかしその場合は、図１０に示される電
圧ＶBI２の如き特性となり、十分に高い加速試験用の高
い内部電源を発生することができなくなる。或いは、カ
タログ保証電圧範囲で内部電源ＶINT を定電圧ＶFLATに
維持することができなくなる。
を回避するために、図９の第２の電圧発生回路１５のＰ
型トランジスタＰ１０，Ｐ１１に変えて、抵抗を設け
て、電圧ＶBIを外部電源ＶDDの抵抗分割で生成すること
が考えられる。しかしその場合は、図１０に示される電
圧ＶBI２の如き特性となり、十分に高い加速試験用の高
い内部電源を発生することができなくなる。或いは、カ
タログ保証電圧範囲で内部電源ＶINT を定電圧ＶFLATに
維持することができなくなる。
【００１２】そこで、本発明の目的は、通常動作の場合
に安定したデバイス特性が得られる内部電源として定電
圧を発生し、加速試験の場合に正確な加速試験用の高い
内部電源を発生することができる内部電圧発生回路を提
供することにある。
に安定したデバイス特性が得られる内部電源として定電
圧を発生し、加速試験の場合に正確な加速試験用の高い
内部電源を発生することができる内部電圧発生回路を提
供することにある。
【００１３】更に、本発明の目的は、プロセスのバラツ
キに依存しないで精度の高い試験用の内部電源を発生さ
せることができる内部電圧発生回路を提供することにあ
る。
キに依存しないで精度の高い試験用の内部電源を発生さ
せることができる内部電圧発生回路を提供することにあ
る。
【００１４】更に、本発明の目的は、通常動作用の内部
電源のレベルを微調整することができる内部電圧発生回
路を提供することにある。
電源のレベルを微調整することができる内部電圧発生回
路を提供することにある。
【００１５】更に、本発明の目的は、加速試験用の高い
内部電源のレベルを微調整することができる内部電圧発
生回路を提供することにある。
内部電源のレベルを微調整することができる内部電圧発
生回路を提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、外部電源に依存しない定電圧を発生する
定電圧発生回路と、第１及び第２の入力端子と出力端子
とを有し、第１の入力端子にその定電圧が供給され、第
１及び第２の入力端子の電圧を比較してそれらの電圧差
に応じた出力電圧を前記出力端子に発生する比較回路
と、動作モードに応じて前記比較回路の出力端子と第２
の入力端子との間に選択的に挿入されるインピーダンス
素子とを有する。そして、通常動作時と加速試験時とで
第２の入力端子と出力端子との間に適切なインピーダン
ス素子を挿入するまたは挿入しないことで、通常動作時
は一定の電圧を、加速試験時は正確な高い電圧をそれぞ
れ有する内部電源を、出力端子に生成することができ
る。上記の比較回路は、例えば一般的な差動増幅回路で
実現することができる。更に、インピーダンス素子を細
分化することで、通常動作時の定電圧値を微調整するこ
とができる。同様に、インピーダンス素子を細分化する
ことで、加速試験時の電圧値も微調整することができ
る。
に、本発明は、外部電源に依存しない定電圧を発生する
定電圧発生回路と、第１及び第２の入力端子と出力端子
とを有し、第１の入力端子にその定電圧が供給され、第
１及び第２の入力端子の電圧を比較してそれらの電圧差
に応じた出力電圧を前記出力端子に発生する比較回路
と、動作モードに応じて前記比較回路の出力端子と第２
の入力端子との間に選択的に挿入されるインピーダンス
素子とを有する。そして、通常動作時と加速試験時とで
第２の入力端子と出力端子との間に適切なインピーダン
ス素子を挿入するまたは挿入しないことで、通常動作時
は一定の電圧を、加速試験時は正確な高い電圧をそれぞ
れ有する内部電源を、出力端子に生成することができ
る。上記の比較回路は、例えば一般的な差動増幅回路で
実現することができる。更に、インピーダンス素子を細
分化することで、通常動作時の定電圧値を微調整するこ
とができる。同様に、インピーダンス素子を細分化する
ことで、加速試験時の電圧値も微調整することができ
る。
【００１７】
【００１８】
【００１９】上記の目的を達成するために、本発明は、
通常動作用の内部電源電圧と試験用の内部電源電圧を選
択的に生成する内部電源電圧発生回路において、定電圧
を発生する定電圧発生回路と、前記内部電源電圧を出力
する出力端子と、第１及び第２の入力端子を有し、前記
第１の入力端子に前記定電圧が供給され、前記第１及び
第２の入力端子の電圧を比較してそれらの電圧差に応じ
て、前記出力端子に所定の内部電源電圧を発生する比較
回路と、前記出力端子と接地電位の間に順に直列接続さ
れた第１及び第２のインピーダンス素子と、前記通常動
作時は前記第１のインピーダンス素子の前記出力端子側
を、前記試験時は前記第１のインピーダンス素子の前記
接地電位側を、前記比較回路の前記第２の入力端子に選
択的に接続する第１のスイッチ素子と、前記出力端子と
前記第１のインピーダンス素子の間に直列接続された複
数の第３のインピ一ダンス素子によって設けられた第１
の複数の結節点と、前記第１の複数の結節点のうちの１
つと、前記第１のスイッチ素子とを選択的に接続する第
１の接続要素と、前記第１のインピーダンス素子の接地
線側に直接接続された複数の第４のインピーダンス素子
によって設けられた第２の複数の結節点と、前記第２の
複数の結節点の１つと前記第１のスイッチとを選択的に
接続する第２の接続要素と、更に、調整用信号を出力す
る内部メモリとを有し、前記第１及び第２の接続要素
は、それぞれ複数のスイッチで構成され、前記第１の接
続要素を構成する複数のスイッチおよび、前記第２の接
続要素を構成する複数のスイッチはそれぞれ、前記調整
用信号に応答して、それぞれ１つずつ選択的にオンされ
ることを特徴とする。
通常動作用の内部電源電圧と試験用の内部電源電圧を選
択的に生成する内部電源電圧発生回路において、定電圧
を発生する定電圧発生回路と、前記内部電源電圧を出力
する出力端子と、第１及び第２の入力端子を有し、前記
第１の入力端子に前記定電圧が供給され、前記第１及び
第２の入力端子の電圧を比較してそれらの電圧差に応じ
て、前記出力端子に所定の内部電源電圧を発生する比較
回路と、前記出力端子と接地電位の間に順に直列接続さ
れた第１及び第２のインピーダンス素子と、前記通常動
作時は前記第１のインピーダンス素子の前記出力端子側
を、前記試験時は前記第１のインピーダンス素子の前記
接地電位側を、前記比較回路の前記第２の入力端子に選
択的に接続する第１のスイッチ素子と、前記出力端子と
前記第１のインピーダンス素子の間に直列接続された複
数の第３のインピ一ダンス素子によって設けられた第１
の複数の結節点と、前記第１の複数の結節点のうちの１
つと、前記第１のスイッチ素子とを選択的に接続する第
１の接続要素と、前記第１のインピーダンス素子の接地
線側に直接接続された複数の第４のインピーダンス素子
によって設けられた第２の複数の結節点と、前記第２の
複数の結節点の１つと前記第１のスイッチとを選択的に
接続する第２の接続要素と、更に、調整用信号を出力す
る内部メモリとを有し、前記第１及び第２の接続要素
は、それぞれ複数のスイッチで構成され、前記第１の接
続要素を構成する複数のスイッチおよび、前記第２の接
続要素を構成する複数のスイッチはそれぞれ、前記調整
用信号に応答して、それぞれ１つずつ選択的にオンされ
ることを特徴とする。
【００２０】上記の発明によれば、試験時において、プ
ロセスのバラツキに依存しない正確な試験用の内部電源
を生成することができ、通常時に、低電圧の内部電源を
生成することができ、更に、通常動作時の内部電源のレ
ベルを精度良く調整することができる。
ロセスのバラツキに依存しない正確な試験用の内部電源
を生成することができ、通常時に、低電圧の内部電源を
生成することができ、更に、通常動作時の内部電源のレ
ベルを精度良く調整することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００２２】図１は、本発明の第１の実施の形態例の概
略図である。図１に示された実施の形態例は、定電圧Ｖ
FLATを生成する定電圧発生回路１０と、その定電圧Ｖ
FLATが第１の入力端子Ｎ２に供給される差動増幅回路１
２と、差動増幅回路１２の出力端子Ｎ４とグランドＧＮ
Ｄとの間に接続される複数のインピーダンス素子Ｚ１，
Ｚ２と、インピーダンス素子の接続点を差動増幅回路１
２の第２の入力端子Ｎ３に選択的に接続可能なスイッチ
ＳＷ１とを有する。差動増幅回路１２の出力端子Ｎ４に
は、内部電源ＶINT が生成される。
略図である。図１に示された実施の形態例は、定電圧Ｖ
FLATを生成する定電圧発生回路１０と、その定電圧Ｖ
FLATが第１の入力端子Ｎ２に供給される差動増幅回路１
２と、差動増幅回路１２の出力端子Ｎ４とグランドＧＮ
Ｄとの間に接続される複数のインピーダンス素子Ｚ１，
Ｚ２と、インピーダンス素子の接続点を差動増幅回路１
２の第２の入力端子Ｎ３に選択的に接続可能なスイッチ
ＳＷ１とを有する。差動増幅回路１２の出力端子Ｎ４に
は、内部電源ＶINT が生成される。
【００２３】図１の例では、差動増幅回路１２は、２つ
の入力端子Ｎ２，Ｎ３との間の電位差に応じて、両入力
端子間の電位差がなくなる様に出力Ｎ４の電圧を生成す
る。即ち、仮にスイッチＳＷ１が出力端子Ｎ４側に接続
される場合は、出力Ｎ４の電圧ＶINT は、定電圧ＶFLAT
と同じになる。更に、スイッチＳＷ１がインピーダンス
素子Ｚ１とＺ２との接続点Ｎ５に接続される場合は、ノ
ードＮ５の電圧ＶREFが定電圧ＶFLATと同じになる様に
差動増幅回路が動作する。従って、出力端子Ｎ４の電圧
ＶINT は、インピーダンス素子Ｚ１，Ｚ２の抵抗比に従
う電圧になる。即ち、 ＶINT ＝ＶFLAT×（Ｚ１＋Ｚ２）／Ｚ２ で示される通り、内部電源ＶINT は、定電圧ＶFLATより
もインピーダンス素子の抵抗比に応じた高いレベルにな
る。
の入力端子Ｎ２，Ｎ３との間の電位差に応じて、両入力
端子間の電位差がなくなる様に出力Ｎ４の電圧を生成す
る。即ち、仮にスイッチＳＷ１が出力端子Ｎ４側に接続
される場合は、出力Ｎ４の電圧ＶINT は、定電圧ＶFLAT
と同じになる。更に、スイッチＳＷ１がインピーダンス
素子Ｚ１とＺ２との接続点Ｎ５に接続される場合は、ノ
ードＮ５の電圧ＶREFが定電圧ＶFLATと同じになる様に
差動増幅回路が動作する。従って、出力端子Ｎ４の電圧
ＶINT は、インピーダンス素子Ｚ１，Ｚ２の抵抗比に従
う電圧になる。即ち、 ＶINT ＝ＶFLAT×（Ｚ１＋Ｚ２）／Ｚ２ で示される通り、内部電源ＶINT は、定電圧ＶFLATより
もインピーダンス素子の抵抗比に応じた高いレベルにな
る。
【００２４】従って、図１の内部電圧発生回路が内蔵さ
れたＬＳＩは、外部テスト端子に供給される外部信号
や、コマンドやアドレス信号の組み合わせから生成され
る内部信号に応答して、加速試験モードとなり、スイッ
チＳＷ１をノードＮ５側に接続する。また、ＬＳＩは、
通常動作時において、スイッチＳＷ１を出力端子Ｎ４側
に接続する。その結果、従来の如くプロセスのバラツキ
により加速試験時の内部電源の電圧が不正確になってし
まう問題を回避することができる。また、広い範囲の外
部電源ＶDDに対しても、内部電源を通常動作用の一定の
電圧にすることができる。
れたＬＳＩは、外部テスト端子に供給される外部信号
や、コマンドやアドレス信号の組み合わせから生成され
る内部信号に応答して、加速試験モードとなり、スイッ
チＳＷ１をノードＮ５側に接続する。また、ＬＳＩは、
通常動作時において、スイッチＳＷ１を出力端子Ｎ４側
に接続する。その結果、従来の如くプロセスのバラツキ
により加速試験時の内部電源の電圧が不正確になってし
まう問題を回避することができる。また、広い範囲の外
部電源ＶDDに対しても、内部電源を通常動作用の一定の
電圧にすることができる。
【００２５】図２は、図１の第１の実施の形態例の詳細
回路図である。図２の内部電圧発生回路の定電圧発生回
路１０は、従来例と同じ回路である。即ち、定電圧発生
回路１０は、カレントミラー回路を構成するＰ型トラン
ジスタＰ１，Ｐ２と、そのカレントミラー回路から一定
の比率（例えば１：１）の電流Ｉ１、Ｉ２が供給される
Ｎ型トランジスタＱ１，Ｑ２と抵抗Ｒ１１を有する。
回路図である。図２の内部電圧発生回路の定電圧発生回
路１０は、従来例と同じ回路である。即ち、定電圧発生
回路１０は、カレントミラー回路を構成するＰ型トラン
ジスタＰ１，Ｐ２と、そのカレントミラー回路から一定
の比率（例えば１：１）の電流Ｉ１、Ｉ２が供給される
Ｎ型トランジスタＱ１，Ｑ２と抵抗Ｒ１１を有する。
【００２６】比較回路を構成する差動増幅回路１２は、
カレントミラー回路を構成するＰ型トランジスタＰ３，
Ｐ４と、ソースが共通接続され入力端子Ｎ２，Ｎ３がそ
れぞれゲートに供給されるＮ型トランジスタＱ３，Ｑ４
と、電流源となるＮ型のトランジスタＱ５と、トランジ
スタＱ３のドレイン端子がゲートに接続されたＰ型のト
ランジスタＰ５を有する。トランジスタＰ５のソース端
子は出力端子Ｎ４に接続され、内部電源ＶINT を出力す
る。
カレントミラー回路を構成するＰ型トランジスタＰ３，
Ｐ４と、ソースが共通接続され入力端子Ｎ２，Ｎ３がそ
れぞれゲートに供給されるＮ型トランジスタＱ３，Ｑ４
と、電流源となるＮ型のトランジスタＱ５と、トランジ
スタＱ３のドレイン端子がゲートに接続されたＰ型のト
ランジスタＰ５を有する。トランジスタＰ５のソース端
子は出力端子Ｎ４に接続され、内部電源ＶINT を出力す
る。
【００２７】出力端子Ｎ４と接地電源ＧＮＤとの間に、
インピーダンス素子として抵抗Ｒ１，Ｒ２が接続され
る。そして、スイッチＳＷ１０，ＳＷ１２により、第２
の入力端子Ｎ３が選択的に出力端子Ｎ４またはノードＮ
５に接続される。スイッチＳＷ１０，１２の制御は、図
示しない加速試験モード検出回路により行われる。
インピーダンス素子として抵抗Ｒ１，Ｒ２が接続され
る。そして、スイッチＳＷ１０，ＳＷ１２により、第２
の入力端子Ｎ３が選択的に出力端子Ｎ４またはノードＮ
５に接続される。スイッチＳＷ１０，１２の制御は、図
示しない加速試験モード検出回路により行われる。
【００２８】図３は、第１の実施の形態例の動作説明図
である。図３を参照しながら、図２の回路の動作につい
て説明する。
である。図３を参照しながら、図２の回路の動作につい
て説明する。
【００２９】定電圧発生回路１０は、従来例で説明した
回路と同じであり、温度変化に伴う閾値電圧の変動や外
部電源ＶDDの変動に依存しないで、ノードＮ２に定電圧
ＶFL ATを生成する。この定電圧ＶFLATは、Ｎ型トランジ
スタＱ１，Ｑ２の閾値電圧の合計のレベル（Ｖth1 ＋Ｖ
th2 ）である。
回路と同じであり、温度変化に伴う閾値電圧の変動や外
部電源ＶDDの変動に依存しないで、ノードＮ２に定電圧
ＶFL ATを生成する。この定電圧ＶFLATは、Ｎ型トランジ
スタＱ１，Ｑ２の閾値電圧の合計のレベル（Ｖth1 ＋Ｖ
th2 ）である。
【００３０】今仮に、スイッチＳＷ１０が閉じて第２の
入力端子Ｎ３に出力端子Ｎ４が接続されたとする。差動
増幅回路１２は、入力端子Ｎ２とＮ３との間の電圧差に
応じて、この電圧差がゼロになる様に出力端子Ｎ４の電
圧を制御する。例えば、仮に第２の入力端子Ｎ３が低く
なると、トランジスタＱ３の導電性が高く、トランジス
タＰ３の導電性が低くなり、ノードＮ６の電位が低下す
る。それに応答して、Ｐ型のトランジスタＰ５は導電性
が高くなり、出力端子Ｎ４の電圧を高くする。そして、
その出力端子Ｎ４に接続される第２の入力端子Ｎ３が第
１の入力端子Ｎ２と同じ電圧になると、差動増幅回路の
動作が安定状態となる。その結果、第２の入力端子Ｎ３
は、常に第１の入力端子Ｎ２の定電圧ＶFLATと同じ電圧
に維持される。入力端子Ｎ３に接続された出力端子Ｎ４
の電圧ＶINT も、同様に定電圧Ｖ FLATに維持される。
入力端子Ｎ３に出力端子Ｎ４が接続されたとする。差動
増幅回路１２は、入力端子Ｎ２とＮ３との間の電圧差に
応じて、この電圧差がゼロになる様に出力端子Ｎ４の電
圧を制御する。例えば、仮に第２の入力端子Ｎ３が低く
なると、トランジスタＱ３の導電性が高く、トランジス
タＰ３の導電性が低くなり、ノードＮ６の電位が低下す
る。それに応答して、Ｐ型のトランジスタＰ５は導電性
が高くなり、出力端子Ｎ４の電圧を高くする。そして、
その出力端子Ｎ４に接続される第２の入力端子Ｎ３が第
１の入力端子Ｎ２と同じ電圧になると、差動増幅回路の
動作が安定状態となる。その結果、第２の入力端子Ｎ３
は、常に第１の入力端子Ｎ２の定電圧ＶFLATと同じ電圧
に維持される。入力端子Ｎ３に接続された出力端子Ｎ４
の電圧ＶINT も、同様に定電圧Ｖ FLATに維持される。
【００３１】この例の差動増幅回路１２は、第１に両方
の入力端子の電圧を比較し、それらの電圧差がゼロにな
るように出力端子に所定の電圧を発生する機能を有す
る。更に、定電圧発生回路１０内の電流パスを閉じ込
め、生成される定電圧ＶFLATを出力端子側に伝達する機
能を有する。従って、上記の機能を有していれば、差動
増幅回路である必要はない。但し、好ましい実施の形態
例では、差動増幅回路が利用される。
の入力端子の電圧を比較し、それらの電圧差がゼロにな
るように出力端子に所定の電圧を発生する機能を有す
る。更に、定電圧発生回路１０内の電流パスを閉じ込
め、生成される定電圧ＶFLATを出力端子側に伝達する機
能を有する。従って、上記の機能を有していれば、差動
増幅回路である必要はない。但し、好ましい実施の形態
例では、差動増幅回路が利用される。
【００３２】次に、加速試験モードになったことが検出
されると、スイッチＳＷ１２が閉じられる。スイッチＳ
Ｗ１２が閉じられても、差動増幅回路１２の動作が、両
方の入力端子の電圧差をゼロにするように出力端子Ｎ４
の電圧を制御することに変わりはない。従って、第２の
入力端子Ｎ３及びスイッチＳＷ１２で接続されるノード
Ｎ５は、定電圧ＶFLATに維持される。その結果、抵抗分
割されている出力端子Ｎ４の電圧ＶINT は、 ＶINT ＝ＶREF ×（Ｒ１＋Ｒ２）／Ｒ２＝ＶFLAT×（Ｒ
１＋Ｒ２）／Ｒ２ となる。抵抗Ｒ１，Ｒ２の値を適切に設定することによ
り、スイッチＳＷ１２が閉じられた時の内部電源ＶINT
の電圧を、精度良く前述の３．５Ｖにすることが可能に
なる。但し、その場合、外部電源ＶDDは、内部電源の電
圧の３．５Ｖ以上の高い電圧にする必要がある。
されると、スイッチＳＷ１２が閉じられる。スイッチＳ
Ｗ１２が閉じられても、差動増幅回路１２の動作が、両
方の入力端子の電圧差をゼロにするように出力端子Ｎ４
の電圧を制御することに変わりはない。従って、第２の
入力端子Ｎ３及びスイッチＳＷ１２で接続されるノード
Ｎ５は、定電圧ＶFLATに維持される。その結果、抵抗分
割されている出力端子Ｎ４の電圧ＶINT は、 ＶINT ＝ＶREF ×（Ｒ１＋Ｒ２）／Ｒ２＝ＶFLAT×（Ｒ
１＋Ｒ２）／Ｒ２ となる。抵抗Ｒ１，Ｒ２の値を適切に設定することによ
り、スイッチＳＷ１２が閉じられた時の内部電源ＶINT
の電圧を、精度良く前述の３．５Ｖにすることが可能に
なる。但し、その場合、外部電源ＶDDは、内部電源の電
圧の３．５Ｖ以上の高い電圧にする必要がある。
【００３３】図３の動作説明図に示される通り、定電圧
発生回路１０により生成される定電圧ＶFLATは、破線で
示される通り、通常動作時（Ｎｏｒｍａｌ）において、
外部電源ＶDDが通常動作範囲である３．０〜３．６Ｖ及
びその近傍の範囲以上であっても、例えば２．５Ｖの定
電圧となる。従って、通常動作時にスイッチＳＷ１０が
閉じられると、内部電源ＶINT （Normal）は、図３の網
掛けの通り定電圧発生回路１０が生成する定電圧ＶFLAT
と同じになる。即ち、外部電源ＶDDが通常動作範囲近傍
またはそれより高い範囲にある限り、内部電源Ｖ
INT （Normal）は所望の電圧ＶFLAT＝２．５Ｖに維持さ
れる。次に、加速試験モードになると、スイッチＳＷ１
２が閉じられて、内部電源ＶINT （Test) は、抵抗比に
応じた高い電圧（図中は３．５Ｖ）になる。この加速試
験時に利用される内部電源ＶINT （Test）は、従来例の
如くトランジスタの閾値電圧のプロセスや温度変動を受
けないので、精度良く所望の電圧に生成される。
発生回路１０により生成される定電圧ＶFLATは、破線で
示される通り、通常動作時（Ｎｏｒｍａｌ）において、
外部電源ＶDDが通常動作範囲である３．０〜３．６Ｖ及
びその近傍の範囲以上であっても、例えば２．５Ｖの定
電圧となる。従って、通常動作時にスイッチＳＷ１０が
閉じられると、内部電源ＶINT （Normal）は、図３の網
掛けの通り定電圧発生回路１０が生成する定電圧ＶFLAT
と同じになる。即ち、外部電源ＶDDが通常動作範囲近傍
またはそれより高い範囲にある限り、内部電源Ｖ
INT （Normal）は所望の電圧ＶFLAT＝２．５Ｖに維持さ
れる。次に、加速試験モードになると、スイッチＳＷ１
２が閉じられて、内部電源ＶINT （Test) は、抵抗比に
応じた高い電圧（図中は３．５Ｖ）になる。この加速試
験時に利用される内部電源ＶINT （Test）は、従来例の
如くトランジスタの閾値電圧のプロセスや温度変動を受
けないので、精度良く所望の電圧に生成される。
【００３４】図４は、本発明の第２の実施の形態例の概
略図である。この例は、定電圧発生回路１０が生成する
定電圧ＶFLAT１が、通常動作時の内部電源の電圧値より
も低い場合に利用される。定電圧ＶFLAT１が低いので、
差動増幅回路１２の出力端子Ｎ４とグランドＧＮＤとの
間に、３つのインピーダンス素子Ｚ１〜Ｚ３が設けられ
る。そして、それらの接続点がスイッチＳＷ１により選
択的に第２の入力端子Ｎ３に接続される。
略図である。この例は、定電圧発生回路１０が生成する
定電圧ＶFLAT１が、通常動作時の内部電源の電圧値より
も低い場合に利用される。定電圧ＶFLAT１が低いので、
差動増幅回路１２の出力端子Ｎ４とグランドＧＮＤとの
間に、３つのインピーダンス素子Ｚ１〜Ｚ３が設けられ
る。そして、それらの接続点がスイッチＳＷ１により選
択的に第２の入力端子Ｎ３に接続される。
【００３５】例えば、通常動作時は、スイッチＳＷ１が
インピーダンス素子Ｚ１，Ｚ２の接続点に接続される。
その結果、基準電圧ＶREF （Normal）が、定電圧ＶFLAT
１と同じ電圧となる。そして、インピーダンス素子Ｚ１
〜Ｚ３の抵抗比により、定電圧ＶFLAT１よりも高い電圧
が、内部電源ＶINT として出力端子Ｎ４に生成される。
差動増幅回路１２の動作は、第１の実施例の場合と同じ
である。即ち、ＶINT＝ＶFALT１×（Ｚ１＋Ｚ２＋Ｚ
３）／（Ｚ２＋Ｚ３）になる。
インピーダンス素子Ｚ１，Ｚ２の接続点に接続される。
その結果、基準電圧ＶREF （Normal）が、定電圧ＶFLAT
１と同じ電圧となる。そして、インピーダンス素子Ｚ１
〜Ｚ３の抵抗比により、定電圧ＶFLAT１よりも高い電圧
が、内部電源ＶINT として出力端子Ｎ４に生成される。
差動増幅回路１２の動作は、第１の実施例の場合と同じ
である。即ち、ＶINT＝ＶFALT１×（Ｚ１＋Ｚ２＋Ｚ
３）／（Ｚ２＋Ｚ３）になる。
【００３６】更に、加速試験時にスイッチＳＷ１がイン
ピーダンス素子Ｚ２，Ｚ３の接続点に接続される。その
結果、基準電圧ＶREF （Test）が、定電圧ＶFLAT１と同
じ電圧になる。従って、インピーダンス素子の抵抗比に
より、内部電源ＶINT は、定電圧ＶFLAT１よりも高く通
常動作時よりも更に高い電圧となる。即ち、ＶINT ＝Ｖ
FALT１×（Ｚ１＋Ｚ２＋Ｚ３）／Ｚ３になる。図３の動
作説明図に一点鎖線で、第２の実施の形態例の場合の定
電圧ＶFLAT１のレベルが示される。
ピーダンス素子Ｚ２，Ｚ３の接続点に接続される。その
結果、基準電圧ＶREF （Test）が、定電圧ＶFLAT１と同
じ電圧になる。従って、インピーダンス素子の抵抗比に
より、内部電源ＶINT は、定電圧ＶFLAT１よりも高く通
常動作時よりも更に高い電圧となる。即ち、ＶINT ＝Ｖ
FALT１×（Ｚ１＋Ｚ２＋Ｚ３）／Ｚ３になる。図３の動
作説明図に一点鎖線で、第２の実施の形態例の場合の定
電圧ＶFLAT１のレベルが示される。
【００３７】図５は、第２の実施の形態例の詳細回路図
である。この詳細回路は、図２に示した詳細回路と同じ
定電圧回路１０、差動増幅回路１２に加えて、出力端子
Ｎ４とグランドとの間に３つの抵抗Ｒ１〜Ｒ３が接続さ
れる。また、出力端子Ｎ４は、更に別の差動増幅回路２
０の入力端子に接続され、その差動増幅回路２０の出力
端子Ｎ２２は、最終段のソースフォロワー型のＮ型トラ
ンジスタＱ２５に接続される。この最終段トランジスタ
Ｑ２５のソース端子Ｎ２５が、内部回路に供給される内
部電源ＶINT を出力する。
である。この詳細回路は、図２に示した詳細回路と同じ
定電圧回路１０、差動増幅回路１２に加えて、出力端子
Ｎ４とグランドとの間に３つの抵抗Ｒ１〜Ｒ３が接続さ
れる。また、出力端子Ｎ４は、更に別の差動増幅回路２
０の入力端子に接続され、その差動増幅回路２０の出力
端子Ｎ２２は、最終段のソースフォロワー型のＮ型トラ
ンジスタＱ２５に接続される。この最終段トランジスタ
Ｑ２５のソース端子Ｎ２５が、内部回路に供給される内
部電源ＶINT を出力する。
【００３８】定電圧発生回路１０と差動増幅回路１２の
動作は、図２の場合と同じである。そして、抵抗Ｒ１を
設けたことにより、図４で説明した通り、通常動作時
（スイッチＳＷ１０が閉じる）には、出力端子Ｎ４に定
電圧ＶFLAT１よりもわずかに高い電圧が生成される。
動作は、図２の場合と同じである。そして、抵抗Ｒ１を
設けたことにより、図４で説明した通り、通常動作時
（スイッチＳＷ１０が閉じる）には、出力端子Ｎ４に定
電圧ＶFLAT１よりもわずかに高い電圧が生成される。
【００３９】出力端子Ｎ４に生成された電圧（ＶFLAT１
＋α）は、第２の差動増幅回路２０により、端子Ｎ２０
に伝達される。この差動増幅回路２０も同様の動作によ
り、入力端子Ｎ２０に端子Ｎ４の電圧と同じ電圧が生成
される。端子Ｎ２０は、ダイオード接続されたＮ型のト
ランジスタＮ２４を介して端子Ｎ２２に接続される。従
って、端子Ｎ２２の電圧は、出力端子Ｎ４の電圧（Ｖ
FLAT１＋α）よりもトランジスタＮ２４の閾値電圧Ｖｔ
ｈ分高いレベルとなる。そして、最終段のＮ型トランジ
スタＱ２５のソース端子Ｎ２４には、出力端子Ｎ４の電
圧（ＶFLAT１＋α）が生成される。この端子Ｎ２４に生
成された内部電源ＶINT が内部回路に供給される。
＋α）は、第２の差動増幅回路２０により、端子Ｎ２０
に伝達される。この差動増幅回路２０も同様の動作によ
り、入力端子Ｎ２０に端子Ｎ４の電圧と同じ電圧が生成
される。端子Ｎ２０は、ダイオード接続されたＮ型のト
ランジスタＮ２４を介して端子Ｎ２２に接続される。従
って、端子Ｎ２２の電圧は、出力端子Ｎ４の電圧（Ｖ
FLAT１＋α）よりもトランジスタＮ２４の閾値電圧Ｖｔ
ｈ分高いレベルとなる。そして、最終段のＮ型トランジ
スタＱ２５のソース端子Ｎ２４には、出力端子Ｎ４の電
圧（ＶFLAT１＋α）が生成される。この端子Ｎ２４に生
成された内部電源ＶINT が内部回路に供給される。
【００４０】図５に回路において、加速試験時には、ス
イッチＳＷ１２が閉じられて、抵抗Ｒ１〜Ｒ３の比に従
う高い電圧が、出力端子Ｎ４に生成される。この電圧
が、例えば、図３に示された３．５Ｖである。その結
果、端子Ｎ２４の内部電源ＶINTも、正確に３．５Ｖに
なる。
イッチＳＷ１２が閉じられて、抵抗Ｒ１〜Ｒ３の比に従
う高い電圧が、出力端子Ｎ４に生成される。この電圧
が、例えば、図３に示された３．５Ｖである。その結
果、端子Ｎ２４の内部電源ＶINTも、正確に３．５Ｖに
なる。
【００４１】図６は、第３の実施の形態例の概略図であ
る。この例では、図１に示された第１の実施の形態例に
おけるインピーダンス素子Ｚ１が複数のインピーダンス
素子Ｚ１１〜Ｚ１４に分割され、更に、インピーダンス
素子Ｚ２が複数のインピーダンス素子Ｚ２１〜Ｚ２４に
分割される。更に、スイッチＳＷ１１は通常動作時に閉
じられ、スイッチＳＷ１２は加速試験（ストレス試験）
時に閉じられる。従って、スイッチＳＷ１１，ＳＷ１２
は、図示しないテストモード検出回路により選択的に閉
じる様に制御される。
る。この例では、図１に示された第１の実施の形態例に
おけるインピーダンス素子Ｚ１が複数のインピーダンス
素子Ｚ１１〜Ｚ１４に分割され、更に、インピーダンス
素子Ｚ２が複数のインピーダンス素子Ｚ２１〜Ｚ２４に
分割される。更に、スイッチＳＷ１１は通常動作時に閉
じられ、スイッチＳＷ１２は加速試験（ストレス試験）
時に閉じられる。従って、スイッチＳＷ１１，ＳＷ１２
は、図示しないテストモード検出回路により選択的に閉
じる様に制御される。
【００４２】また、スイッチＳＷ２１〜ＳＷ２４は、図
示しない制御信号により選択的に閉じられ、通常動作時
の出力端子Ｎ４に生成される内部電源ＶINT の電圧が微
調整される。同様に、スイッチＳＷ３１〜ＳＷ３４は、
図示しない制御信号により選択的に閉じられ、加速試験
時の出力端子Ｎ４に生成される内部電源ＶINT の高電圧
が微調整される。従って、インピーダンス素子Ｚ１４と
Ｚ２４により、通常動作時の内部電源の電圧と加速試験
時の内部電源の電圧の差が、主として設定され、更に、
各々の内部電源の電圧値が、それぞれのインピーダンス
Ｚ１１〜Ｚ１３とＺ２１〜Ｚ２３により微調整される。
つまり、インピーダンスＺ１１〜Ｚ１３，Ｚ２１〜Ｚ２
３のインピーダンスは、インピーダンス素子Ｚ１４，Ｚ
２４よりも十分小さい。
示しない制御信号により選択的に閉じられ、通常動作時
の出力端子Ｎ４に生成される内部電源ＶINT の電圧が微
調整される。同様に、スイッチＳＷ３１〜ＳＷ３４は、
図示しない制御信号により選択的に閉じられ、加速試験
時の出力端子Ｎ４に生成される内部電源ＶINT の高電圧
が微調整される。従って、インピーダンス素子Ｚ１４と
Ｚ２４により、通常動作時の内部電源の電圧と加速試験
時の内部電源の電圧の差が、主として設定され、更に、
各々の内部電源の電圧値が、それぞれのインピーダンス
Ｚ１１〜Ｚ１３とＺ２１〜Ｚ２３により微調整される。
つまり、インピーダンスＺ１１〜Ｚ１３，Ｚ２１〜Ｚ２
３のインピーダンスは、インピーダンス素子Ｚ１４，Ｚ
２４よりも十分小さい。
【００４３】差動増幅回路１２の動作により、入力端子
Ｎ３がもう一方の入力端子Ｎ２の定電圧ＶFLAT２と同じ
電圧に維持される。従って、いずれのスイッチが閉じる
かにより、出力端子Ｎ４の電圧が決定する。
Ｎ３がもう一方の入力端子Ｎ２の定電圧ＶFLAT２と同じ
電圧に維持される。従って、いずれのスイッチが閉じる
かにより、出力端子Ｎ４の電圧が決定する。
【００４４】図７は、第３の実施の形態例の詳細回路図
である。図７の詳細回路には、内部電圧発生回路１００
と、通常モード用のデコーダ２００Ｒ、スイッチ回路３
００Ｒ、プログラムＲＯＭ４００Ｒと、試験モード用の
デコーダ２００Ｔ、スイッチ回路３００Ｔ、プログラム
ＲＯＭ４００Ｔと、テストモード検出回路５００とが示
される。スイッチ回路３００Ｒ、３００Ｔは、プログラ
ムＲＯＭ４００Ｒ、４００Ｔに記録されるアドレスＰＡ
０，ＰＡ１か、外部端子からのアドレスＡ０，Ａ１のい
ずれかを選択する回路である。その選択は、テストモー
ド検出回路５００からの通常の内部ＲＯＭモードと外部
からの調整モードとを区別する調整モード信号５０８，
５１０、又は外部調整モード端子５１２からの制御信号
により、制御される。ウエハ段階での切り替えは、外部
調整モード端子５１２により行われ、パッケージに格納
された後の切り替えは、テストモード検出回路５００の
調整モード信号５０８，５１０により行われる。このア
ドレスＡ０，Ａ１及びＰＡ０，ＰＡ１は、出力端子Ｎ４
の電圧を調整する為の調整用信号となる。
である。図７の詳細回路には、内部電圧発生回路１００
と、通常モード用のデコーダ２００Ｒ、スイッチ回路３
００Ｒ、プログラムＲＯＭ４００Ｒと、試験モード用の
デコーダ２００Ｔ、スイッチ回路３００Ｔ、プログラム
ＲＯＭ４００Ｔと、テストモード検出回路５００とが示
される。スイッチ回路３００Ｒ、３００Ｔは、プログラ
ムＲＯＭ４００Ｒ、４００Ｔに記録されるアドレスＰＡ
０，ＰＡ１か、外部端子からのアドレスＡ０，Ａ１のい
ずれかを選択する回路である。その選択は、テストモー
ド検出回路５００からの通常の内部ＲＯＭモードと外部
からの調整モードとを区別する調整モード信号５０８，
５１０、又は外部調整モード端子５１２からの制御信号
により、制御される。ウエハ段階での切り替えは、外部
調整モード端子５１２により行われ、パッケージに格納
された後の切り替えは、テストモード検出回路５００の
調整モード信号５０８，５１０により行われる。このア
ドレスＡ０，Ａ１及びＰＡ０，ＰＡ１は、出力端子Ｎ４
の電圧を調整する為の調整用信号となる。
【００４５】スイッチ回路３００Ｒは、内部ＲＯＭモー
ド時に導通してＲＯＭ４００ＲからのアドレスＰＡ０，
ＰＡ１をデコーダ２００Ｒに伝達するＣＭＯＳスイッチ
３０２、３０６と、調整モード時に導通して外部からの
アドレスＡ０，Ａ１をデコーダ２００Ｒに伝達するＣＭ
ＯＳスイッチ３０４，３０８とを有する。また、スイッ
チ回路３００Ｔは、内部ＲＯＭモード時に導通してＲＯ
Ｍ４００ＴからのアドレスＰＡ０，ＰＡ１をデコーダ２
００Ｔに伝達するＣＭＯＳスイッチ３１２、３１６と、
調整モード時に導通して外部からのアドレスＡ０，Ａ１
をデコーダ２００Ｔに伝達するＣＭＯＳスイッチ３１
４，３１８とを有する。
ド時に導通してＲＯＭ４００ＲからのアドレスＰＡ０，
ＰＡ１をデコーダ２００Ｒに伝達するＣＭＯＳスイッチ
３０２、３０６と、調整モード時に導通して外部からの
アドレスＡ０，Ａ１をデコーダ２００Ｒに伝達するＣＭ
ＯＳスイッチ３０４，３０８とを有する。また、スイッ
チ回路３００Ｔは、内部ＲＯＭモード時に導通してＲＯ
Ｍ４００ＴからのアドレスＰＡ０，ＰＡ１をデコーダ２
００Ｔに伝達するＣＭＯＳスイッチ３１２、３１６と、
調整モード時に導通して外部からのアドレスＡ０，Ａ１
をデコーダ２００Ｔに伝達するＣＭＯＳスイッチ３１
４，３１８とを有する。
【００４６】これら選択されたアドレスは、デコーダ２
００Ｒ、２００Ｔによりデコードされ、選択信号Ｓ２１
〜Ｓ２４及びＳ３１〜Ｓ３４をそれぞれ出力する。これ
らの選択信号により、内部電圧発生回路１００内のスイ
ッチＳＷ２１〜ＳＷ２４及びＳＷ３１〜ＳＷ３４から１
つのスイッチが閉じる様に制御される。
００Ｒ、２００Ｔによりデコードされ、選択信号Ｓ２１
〜Ｓ２４及びＳ３１〜Ｓ３４をそれぞれ出力する。これ
らの選択信号により、内部電圧発生回路１００内のスイ
ッチＳＷ２１〜ＳＷ２４及びＳＷ３１〜ＳＷ３４から１
つのスイッチが閉じる様に制御される。
【００４７】デコーダ２００Ｒは、インバータ２１０，
２１２とＮＡＮＤゲート２０２〜２０８を有する。ま
た、デコーダ２００Ｔは、インバータ２３０，２３２と
ＮＡＮＤゲート２３２〜２３８を有する。
２１２とＮＡＮＤゲート２０２〜２０８を有する。ま
た、デコーダ２００Ｔは、インバータ２３０，２３２と
ＮＡＮＤゲート２３２〜２３８を有する。
【００４８】内部電圧発生回路１００は、図６に示した
回路を実現させた詳細回路である。定電圧発生回路１
０、差動増幅回路１２は、図２の回路と同じである。ス
イッチＳＷ１１，ＳＷ１２，ＳＷ２１〜ＳＷ２４及びス
イッチＳＷ３１〜ＳＷ３４は、それぞれＰ型とＮ型のト
ランジスタからなるＣＭＯＳスイッチで構成される。ま
た、インピーダンス素子は、抵抗ｒ１１〜ｒ１４とｒ２
１〜ｒ２４により構成される。
回路を実現させた詳細回路である。定電圧発生回路１
０、差動増幅回路１２は、図２の回路と同じである。ス
イッチＳＷ１１，ＳＷ１２，ＳＷ２１〜ＳＷ２４及びス
イッチＳＷ３１〜ＳＷ３４は、それぞれＰ型とＮ型のト
ランジスタからなるＣＭＯＳスイッチで構成される。ま
た、インピーダンス素子は、抵抗ｒ１１〜ｒ１４とｒ２
１〜ｒ２４により構成される。
【００４９】ウエハ段階のテストモード時は、外部テス
ト端子１１２にＨレベルが印加されてスイッチＳＷ１２
が導通され、通常動作モード時は、外部テスト端子１１
２にＬレベルが印加されスイッチＳＷ１１が導通され
る。また、チップがパッケージ内に格納された後は、通
常動作モードであれば、テストモード検出回路５００が
テストモード信号５０６をＬレベルにして、スイッチＳ
Ｗ１１を導通させる。また、加速試験モードであれば、
テストモード検出回路５００がテストモードを検出し、
その出力５０６をＨレベルにして、スイッチＳＷ１２を
導通させる。ＮＯＲゲート１１０は、外部テスト端子１
１２がＨレベルになった時と、テストモード検出回路５
００のテストモード信号５０６がＨレベルになった時の
いずれの時も、その出力をＨレベルにし、スイッチＳＷ
１２をテストモード用に導通制御する。その結果、通常
動作モードの時は、内部電源ＶINT は定電圧ＶFLATの近
傍の電圧（３．５Ｖ）になる。また、テストモード時
は、内部電源ＶINT は定電圧Ｖ FLATよりも高い４．５Ｖ
の電圧となる。
ト端子１１２にＨレベルが印加されてスイッチＳＷ１２
が導通され、通常動作モード時は、外部テスト端子１１
２にＬレベルが印加されスイッチＳＷ１１が導通され
る。また、チップがパッケージ内に格納された後は、通
常動作モードであれば、テストモード検出回路５００が
テストモード信号５０６をＬレベルにして、スイッチＳ
Ｗ１１を導通させる。また、加速試験モードであれば、
テストモード検出回路５００がテストモードを検出し、
その出力５０６をＨレベルにして、スイッチＳＷ１２を
導通させる。ＮＯＲゲート１１０は、外部テスト端子１
１２がＨレベルになった時と、テストモード検出回路５
００のテストモード信号５０６がＨレベルになった時の
いずれの時も、その出力をＨレベルにし、スイッチＳＷ
１２をテストモード用に導通制御する。その結果、通常
動作モードの時は、内部電源ＶINT は定電圧ＶFLATの近
傍の電圧（３．５Ｖ）になる。また、テストモード時
は、内部電源ＶINT は定電圧Ｖ FLATよりも高い４．５Ｖ
の電圧となる。
【００５０】プログラムＲＯＭ４００Ｒ、４００Ｔは、
フューズ４０２と抵抗４０４とを直列に接続したメモリ
を２ビットづつ有し、それらのＲＯＭ４００Ｒ、４００
Ｔには、それぞれ２ビットのアドレスが書き込まれる。
これらのプログラムＲＯＭには、通常動作モード時の内
部電源ＶINT のレベル及びテストモード時の内部電源Ｖ
INT のレベルを微調整するための調整用信号としてアド
レスがそれぞれ書き込まれる。そして、それらの記憶ア
ドレス信号ＰＡ０，ＰＡ１がスイッチ３００Ｒ、３００
Ｔを介してそれぞれデコーダ２００Ｒ、２００Ｔに供給
される。または、外部アドレス端子Ａ０，Ａ１に供給さ
れる外部アドレス信号Ａ０，Ａ１も、スイッチ３００
Ｒ、３００Ｔを介してそれぞれデコーダ２００Ｒ、２０
０Ｔに供給される。
フューズ４０２と抵抗４０４とを直列に接続したメモリ
を２ビットづつ有し、それらのＲＯＭ４００Ｒ、４００
Ｔには、それぞれ２ビットのアドレスが書き込まれる。
これらのプログラムＲＯＭには、通常動作モード時の内
部電源ＶINT のレベル及びテストモード時の内部電源Ｖ
INT のレベルを微調整するための調整用信号としてアド
レスがそれぞれ書き込まれる。そして、それらの記憶ア
ドレス信号ＰＡ０，ＰＡ１がスイッチ３００Ｒ、３００
Ｔを介してそれぞれデコーダ２００Ｒ、２００Ｔに供給
される。または、外部アドレス端子Ａ０，Ａ１に供給さ
れる外部アドレス信号Ａ０，Ａ１も、スイッチ３００
Ｒ、３００Ｔを介してそれぞれデコーダ２００Ｒ、２０
０Ｔに供給される。
【００５１】これらのアドレスの切り替えは、前述した
通り、外部調整モード端子５１２の信号と制御信号５０
８，５１０により行われる。即ち、外部調整モード端子
５１２がＨレベルになるか、テストモード検出回路５０
０の調整モード信号５０８，５１０がＨレベルになるか
すると、外部アドレスＡ０，Ａ１がデコーダ２００Ｒ、
２００Ｔに供給される。一方、外部調整モード端子５１
２の信号とテストモード検出回路５００の調整モード信
号５０８，５１０とがいずれもＬレベルになると、記憶
アドレスＰＡ０，ＰＡ１がデコーダ２００Ｒ、２００Ｔ
に供給される。
通り、外部調整モード端子５１２の信号と制御信号５０
８，５１０により行われる。即ち、外部調整モード端子
５１２がＨレベルになるか、テストモード検出回路５０
０の調整モード信号５０８，５１０がＨレベルになるか
すると、外部アドレスＡ０，Ａ１がデコーダ２００Ｒ、
２００Ｔに供給される。一方、外部調整モード端子５１
２の信号とテストモード検出回路５００の調整モード信
号５０８，５１０とがいずれもＬレベルになると、記憶
アドレスＰＡ０，ＰＡ１がデコーダ２００Ｒ、２００Ｔ
に供給される。
【００５２】デコーダでデコードされた結果、選択信号
Ｓ２１〜Ｓ２４のいずれか、または選択信号Ｓ３１〜Ｓ
３４のいずれかがＬレベルとなり、それぞれスイッチＳ
Ｗ２１〜ＳＷ２４のいずれか、またはスイッチＳＷ３１
〜ＳＷ３４のいずれかが導通状態となる。そして、外部
テスト端子１１２の信号またはテストモード信号５０６
のいずれかがＨレベルとなると、スイッチＳＷ１２が導
通して、ストレス試験用の電圧であって、アドレスによ
り微調整された電圧が、出力端子Ｎ４に生成される。ま
た、外部テスト端子１１２の信号及びテストモード信号
５０６が共にＬレベルであれば、スイッチＳＷ１１が導
通して、通常動作用の電圧であってアドレスにより微調
整された電圧が、出力端子Ｎ４に生成される。これらの
電圧は、そのまま内部電源として使用されたり、又は、
図５に示した回路により内部電源を生成するための電圧
として利用されたりする。
Ｓ２１〜Ｓ２４のいずれか、または選択信号Ｓ３１〜Ｓ
３４のいずれかがＬレベルとなり、それぞれスイッチＳ
Ｗ２１〜ＳＷ２４のいずれか、またはスイッチＳＷ３１
〜ＳＷ３４のいずれかが導通状態となる。そして、外部
テスト端子１１２の信号またはテストモード信号５０６
のいずれかがＨレベルとなると、スイッチＳＷ１２が導
通して、ストレス試験用の電圧であって、アドレスによ
り微調整された電圧が、出力端子Ｎ４に生成される。ま
た、外部テスト端子１１２の信号及びテストモード信号
５０６が共にＬレベルであれば、スイッチＳＷ１１が導
通して、通常動作用の電圧であってアドレスにより微調
整された電圧が、出力端子Ｎ４に生成される。これらの
電圧は、そのまま内部電源として使用されたり、又は、
図５に示した回路により内部電源を生成するための電圧
として利用されたりする。
【００５３】図８は、図７の回路を利用して行われる調
整及び試験の例のフローチャート図である。ウエハ段階
において、外部調整モード端子５１２をＨレベルにし、
外部アドレスＡ０，Ａ１に所望のアドレスを印加して、
通常動作用の内部電源と試験用の内部電源の最適な電圧
を検出する（Ｓ１０）。この時の、通常動作時と試験時
との切り替えは、外部テスト端子１１２により行われ
る。そして、その検出された最適値の電圧を生成するア
ドレスが、それぞれのＲＯＭ４００Ｒ、４００Ｔに書き
込まれる（Ｓ１２）。その後、チップがパッケージに格
納される（Ｓ１４）。
整及び試験の例のフローチャート図である。ウエハ段階
において、外部調整モード端子５１２をＨレベルにし、
外部アドレスＡ０，Ａ１に所望のアドレスを印加して、
通常動作用の内部電源と試験用の内部電源の最適な電圧
を検出する（Ｓ１０）。この時の、通常動作時と試験時
との切り替えは、外部テスト端子１１２により行われ
る。そして、その検出された最適値の電圧を生成するア
ドレスが、それぞれのＲＯＭ４００Ｒ、４００Ｔに書き
込まれる（Ｓ１２）。その後、チップがパッケージに格
納される（Ｓ１４）。
【００５４】パッケージ格納後の段階で、複数のコマン
ドＣＭＤやアドレスＡｄｄによって加速試験モードであ
ることが検出されると、テストモード検出回路５００が
テストモード信号５０６をＨレベルにして、内部電源Ｖ
INT を加速試験用の高電圧レベルにする。この試験用の
内部電源ＶINT は、内部のＲＯＭ４００Ｔに書き込まれ
たアドレスＰＡによって微調整された電圧である。かか
る高い内部電源ＶINTにより加速試験を行う（Ｓ１
６）。但し、テストモード検出回路５００が出力する調
整モード信号５１０を利用して、適宜外部アドレス端子
Ａ０，Ａ１に所望のアドレス信号を印加して加速試験を
行うことができる。加速試験の後で、通常動作モードに
戻して、テストモード検出回路５００がテストモード信
号５０６をＬレベルにして、内部電源ＶINT を通常動作
レベルにする。この通常動作用の内部電源ＶINT も、内
部のＲＯＭ４００Ｒに書き込まれたアドレスによって微
調整された電圧である。かかる動作用内部電源で動作試
験を行う（Ｓ１８）。この通常動作試験においても、同
様に、テストモード検出回路５００が出力する調整モー
ド信号５０８を利用して、適宜外部アドレス端子Ａ０，
Ａ１に所望のアドレス信号を印加して通常動作試験を行
うことができる。
ドＣＭＤやアドレスＡｄｄによって加速試験モードであ
ることが検出されると、テストモード検出回路５００が
テストモード信号５０６をＨレベルにして、内部電源Ｖ
INT を加速試験用の高電圧レベルにする。この試験用の
内部電源ＶINT は、内部のＲＯＭ４００Ｔに書き込まれ
たアドレスＰＡによって微調整された電圧である。かか
る高い内部電源ＶINTにより加速試験を行う（Ｓ１
６）。但し、テストモード検出回路５００が出力する調
整モード信号５１０を利用して、適宜外部アドレス端子
Ａ０，Ａ１に所望のアドレス信号を印加して加速試験を
行うことができる。加速試験の後で、通常動作モードに
戻して、テストモード検出回路５００がテストモード信
号５０６をＬレベルにして、内部電源ＶINT を通常動作
レベルにする。この通常動作用の内部電源ＶINT も、内
部のＲＯＭ４００Ｒに書き込まれたアドレスによって微
調整された電圧である。かかる動作用内部電源で動作試
験を行う（Ｓ１８）。この通常動作試験においても、同
様に、テストモード検出回路５００が出力する調整モー
ド信号５０８を利用して、適宜外部アドレス端子Ａ０，
Ａ１に所望のアドレス信号を印加して通常動作試験を行
うことができる。
【００５５】図７に示されたテストモード検出回路５０
０には、外部からのコマンド信号ＣＭＤやアドレス信号
Ａｄｄが供給される。テストモード検出回路５００で
は、例えば、／ＲＡＳ，／ＣＡＳ，／ＷＥなどのコマン
ド信号の組み合わせにより、テストモードであることが
検出され、更にアドレス信号Ａｄｄの組み合わせにより
加速試験モードであることが検出される。或いは、コマ
ンド信号の組み合わせと特定のアドレス端子に供給され
た通常よりも高い電圧とに応答して、加速試験モードが
検出される。かかる検出の方法は、適宜選択可能であ
る。更に、テストモード検出回路５００は、上記の通
り、通常動作時の内部電源のレベルと、加速試験時の内
部電源のレベルを微調整するモードも検出する。
０には、外部からのコマンド信号ＣＭＤやアドレス信号
Ａｄｄが供給される。テストモード検出回路５００で
は、例えば、／ＲＡＳ，／ＣＡＳ，／ＷＥなどのコマン
ド信号の組み合わせにより、テストモードであることが
検出され、更にアドレス信号Ａｄｄの組み合わせにより
加速試験モードであることが検出される。或いは、コマ
ンド信号の組み合わせと特定のアドレス端子に供給され
た通常よりも高い電圧とに応答して、加速試験モードが
検出される。かかる検出の方法は、適宜選択可能であ
る。更に、テストモード検出回路５００は、上記の通
り、通常動作時の内部電源のレベルと、加速試験時の内
部電源のレベルを微調整するモードも検出する。
【００５６】上記した実施の形態例の内部電圧発生回路
は、通常動作モードとテストモードとでそれぞれ内部電
源用の電圧を生成する。しかしながら、本発明はかかる
通常モードとテストモードに限定されない。したがっ
て、複数のモードに応じて、異なる内部電圧が、インピ
ーダンス素子の接続を適宜選択することで生成される回
路であっても、本発明を適用することができる。
は、通常動作モードとテストモードとでそれぞれ内部電
源用の電圧を生成する。しかしながら、本発明はかかる
通常モードとテストモードに限定されない。したがっ
て、複数のモードに応じて、異なる内部電圧が、インピ
ーダンス素子の接続を適宜選択することで生成される回
路であっても、本発明を適用することができる。
【００５７】
【発明の効果】以上説明した通り、本発明によれば、通
常動作において、ある程度の広い外部電源の電圧範囲に
対して安定した動作の得られる一定の内部電源を生成
し、加速試験時に精度よく試験用の高い内部電源を生成
することができる内部電圧発生回路を提供することがで
きる。
常動作において、ある程度の広い外部電源の電圧範囲に
対して安定した動作の得られる一定の内部電源を生成
し、加速試験時に精度よく試験用の高い内部電源を生成
することができる内部電圧発生回路を提供することがで
きる。
【００５８】また、本発明によれば、試験用の内部電源
の電圧を、プロセスのバラツキに依存しない正確な値に
することができる内部電圧発生回路を提供することがで
きる。更に、本発明によれば、通常動作用の内部電源の
電圧、またはストレス試験時の試験用の内部電源の電圧
を微調整することができる内部電圧発生回路を提供する
ことができる。更に、本発明によれば、第１のモード時
に一定の内部電源を生成し、第２のモード時にそれより
高い正確な内部電源を生成する内部電圧発生回路を提供
することができる。
の電圧を、プロセスのバラツキに依存しない正確な値に
することができる内部電圧発生回路を提供することがで
きる。更に、本発明によれば、通常動作用の内部電源の
電圧、またはストレス試験時の試験用の内部電源の電圧
を微調整することができる内部電圧発生回路を提供する
ことができる。更に、本発明によれば、第１のモード時
に一定の内部電源を生成し、第２のモード時にそれより
高い正確な内部電源を生成する内部電圧発生回路を提供
することができる。
【図１】本発明の第１の実施の形態例の概略図である。
【図２】第１の実施の形態例の詳細回路図である。
【図３】第１の実施の形態例の動作説明図である。
【図４】本発明の第２の実施の形態例の概略図である。
【図５】第２の実施の形態例の詳細回路図である。
【図６】本発明の第３の実施の形態例の概略図である。
【図７】第３の実施の形態例の詳細回路図である。
【図８】第３の実施の形態例を利用した試験のフローチ
ャート図である。
ャート図である。
【図９】従来の内部電圧発生回路を示す図である。
【図１０】図９の内部電圧発生回路の動作説明図であ
る。
る。
１０ 定電圧回路
１２ 比較回路、差動増幅回路
Ｚ１，Ｚ２．． インピーダンス素子
Ｎ２ 第１の入力端子
Ｎ３ 第２の入力端子
Ｎ４ 出力端子
ＶDD 外部電源
ＶINT 内部電源
ＳＷ スイッチ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ１１Ｃ 11/413 Ｇ０１Ｒ 31/28 Ｖ
16/06 Ｇ１１Ｃ 11/34 ３３５Ａ
29/00 ６７１ ３４１Ｄ
Ｈ０１Ｌ 21/66 ３５４Ｆ
３７１Ａ
21/822 17/00 ６３２Ｚ
27/04 Ｈ０１Ｌ 27/04 Ｂ
Ｔ
(56)参考文献 特開 平３−38706（ＪＰ，Ａ)
特開 平10−49243（ＪＰ，Ａ)
特開 平６−161570（ＪＰ，Ａ)
特開 平３−206507（ＪＰ，Ａ)
実開 昭61−152110（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/00 - 1/70
H03F 3/45
G11C 11/34,17/00
H01L 27/04
G01R 31/26 - 31/28
Claims (8)
- 【請求項１】通常動作用の内部電源電圧と試験用の内部
電源電圧を選択的に生成する内部電源電圧発生回路にお
いて、 定電圧を発生する定電圧発生回路と、 前記内部電源電圧を出力する出力端子と、 第１及び第２の入力端子を有し、前記第１の入力端子に
前記定電圧が供給され、前記第１及び第２の入力端子の
電圧を比較してそれらの電圧差に応じて、前記出力端子
に所定の内部電源電圧を発生する比較回路と、 前記出力端子と接地電位の間に順に直列接続された第１
及び第２のインピーダンス素子と、 前記通常動作時は前記第１のインピーダンス素子の前記
出力端子側を、前記試験時は前記第１のインピーダンス
素子の前記接地電位側を、前記比較回路の前記第２の入
力端子に選択的に接続する第１のスイッチ素子と、 前記出力端子と前記第１のインピーダンス素子の間に直
列接続された複数の第３のインピ一ダンス素子によって
設けられた第１の複数の結節点と、 前記第１の複数の結節点のうちの１つと、前記第１のス
イッチ素子とを選択的に接続する第１の接続要素と前記第１のインピーダンス素子の接地線側に直接接続さ
れた複数の第４のインピーダンス素子によって設けられ
た第２の複数の結節点と、 前記第２の複数の結節点の１つと前記第１のスイッチと
を選択的に接続する第２の接続要素と、 更に、調整用信号を出力する内部メモリとを有し、 前記第１及び第２の接続要素は、それぞれ複数のスイッ
チで構成され、 前記第１の接続要素を構成する複数のスイッチおよび、
前記第２の接続要素を構成する複数のスイッチはそれぞ
れ、前記調整用信号に応答して、それぞれ１つずつ選択
的にオンされる ことを特徴とする内部電源電圧発生回
路。 - 【請求項２】前記第１のスイッチ素子は、外部からのテ
ストコマンド又はテストパッドヘの信号入力に応答し
て、前記第１のインピーダンス素子の前記接地側を前記
比較回路の前記第２の入力端子に接続することを特徴と
する請求項１記載の内部電源電圧発生回路。 - 【請求項３】前記試験用の内部電源電圧は、前記通常動
作用の内部電源電圧よりも高いことを特徴とする請求項
１記載の内部電源電圧発生回路。 - 【請求項４】外部電源線と前記出力端子の間に設けら
れ、前記比較回路の比較結果に応答して前記出力端子に
前記内部電源電圧を発生するトランジスタを有すること
を特徴とする請求項１記載の内部電源電圧発生回路。 - 【請求項５】前記第１及び第２のインピーダンス素子
は、前記第３のインピーダンス素子よりもインピーダン
ス値が大きいことを特徴とする請求項１記載の内部電源
電圧発生回路。 - 【請求項６】前記第１のスイッチ素子は、前記第１の接
続要素に接続された第１のスイッチと、該第１のスイッ
チと相補的に動作する第２のスイッチで構成されている
ことを特徴とする請求項１記載の内部電源電圧発生回
路。 - 【請求項７】前記調整用信号をデコードして、前記第１
の接続要素を構成する複数のスイッチのいずれか１つを
オンする第１の選択信号を出力する第１のデコード回路
と、 前記調整用信号をデコードして、前記第２の接続要素を
構成する複数のスイッチのいずれか１つをオンする第２
の選択信号を出力する第２のデコード回路とを有するこ
とを特徴とする請求項１記載の内部電源電圧発生回路。 - 【請求項８】前記比較回路は差動増幅回路で構成され、
該差動増幅回路は前記第１及び第２の入力端子の間の電
位差がゼロになるような出力電圧を出力することを特徴
とする請求項１記載の内部電源電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09464498A JP3512332B2 (ja) | 1998-04-07 | 1998-04-07 | 内部電圧発生回路 |
| US09/172,092 US6078210A (en) | 1998-04-07 | 1998-10-14 | Internal voltage generating circuit |
| TW087117254A TW392161B (en) | 1998-04-07 | 1998-10-19 | Internal voltage generating circuit |
| KR1019980047073A KR100327806B1 (ko) | 1998-04-07 | 1998-11-04 | 내부전압발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09464498A JP3512332B2 (ja) | 1998-04-07 | 1998-04-07 | 内部電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11296241A JPH11296241A (ja) | 1999-10-29 |
| JP3512332B2 true JP3512332B2 (ja) | 2004-03-29 |
Family
ID=14115977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09464498A Expired - Fee Related JP3512332B2 (ja) | 1998-04-07 | 1998-04-07 | 内部電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6078210A (ja) |
| JP (1) | JP3512332B2 (ja) |
| KR (1) | KR100327806B1 (ja) |
| TW (1) | TW392161B (ja) |
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| US6380791B1 (en) * | 2000-05-16 | 2002-04-30 | National Semiconductor Corporation | Circuit including segmented switch array for capacitive loading reduction |
| JP2002015599A (ja) * | 2000-06-27 | 2002-01-18 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| DE10055242C1 (de) * | 2000-11-08 | 2002-02-21 | Infineon Technologies Ag | Schaltungsanordnung mit interner Versorgungsspannung |
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| DE10226057B3 (de) * | 2002-06-12 | 2004-02-12 | Infineon Technologies Ag | Integrierte Schaltung mit Spannungsteiler und gepuffertem Kondensator |
| KR100451992B1 (ko) * | 2002-07-11 | 2004-10-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전압 발생 회로 |
| US6903588B2 (en) * | 2003-04-15 | 2005-06-07 | Broadcom Corporation | Slew rate controlled output buffer |
| KR100545711B1 (ko) * | 2003-07-29 | 2006-01-24 | 주식회사 하이닉스반도체 | 퓨즈트리밍을 이용하여 다양한 레벨의 기준전압을 출력할수 있는 기준전압 발생회로 |
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| KR100703885B1 (ko) * | 2005-07-18 | 2007-04-06 | 삼성전자주식회사 | 외부 공급 전압으로부터 적응적으로 내부 전압을 발생하는장치 및 그 방법 |
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