JP2004005403A - １／２電源電圧発生回路及び半導体メモリ装置 - Google Patents
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Abstract
【課題】電源電圧のレベルが低くなっても動作することができる１／２電源電圧発生回路並びに、それを利用した半導体メモリ装置を提供する。
【解決手段】電源電圧と第１ノード間に連結されて帰還出力電圧に応答して抵抗値が可変される第１能動抵抗、第１能動抵抗に並列連結された第１受動抵抗、第１ノードと第２ノード間に連結されて第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整回路、第２ノードと第３ノード間に連結されて第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整回路、第３ノードと接地電圧間に連結されて帰還出力電圧に応答して抵抗値が可変される第２能動抵抗、第２能動抵抗に並列連結された第２受動抵抗、第１ノードの電圧に応答して帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び第３ノードの電圧に応答して帰還出力電圧のレベルを下降させるプルダウントランジスタで構成されている。
【選択図】 図２
【解決手段】電源電圧と第１ノード間に連結されて帰還出力電圧に応答して抵抗値が可変される第１能動抵抗、第１能動抵抗に並列連結された第１受動抵抗、第１ノードと第２ノード間に連結されて第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整回路、第２ノードと第３ノード間に連結されて第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整回路、第３ノードと接地電圧間に連結されて帰還出力電圧に応答して抵抗値が可変される第２能動抵抗、第２能動抵抗に並列連結された第２受動抵抗、第１ノードの電圧に応答して帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び第３ノードの電圧に応答して帰還出力電圧のレベルを下降させるプルダウントランジスタで構成されている。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は電圧発生回路に係り、特に１／２電源電圧を発生するための１／２電源電圧発生回路及びこれを利用した半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来の１／２電源電圧発生回路は、帰還される１／２出力電源電圧がＰＭＯＳトランジスタとＮＭＯＳトランジスタに印加されるように構成されて、帰還される１／２出力電源電圧のレベル変化によってＰＭＯＳトランジスタとＮＭＯＳトランジスタの抵抗値が変化させられることによって一定の１／２出力電源電圧を発生する。
【０００３】
ところで、従来の１／２電源電圧発生回路は、電源電圧のレベルが低くなって１／２出力電源電圧のレベルがＰＭＯＳトランジスタ及び／またはＮＭＯＳトランジスタのスレショルド電圧より低くなれば回路が機能しなくなるという問題がある。
【０００４】
また、このような回路は、半導体メモリ装置のビットライン対及びデータライン対を１／２電源電圧レベルにプリチャージするためのプリチャージ電圧を発生するプリチャージ電圧発生回路としても用いられるが、半導体メモリ装置の電源電圧のレベルが低くなってプリチャージ電圧のレベルも低くなると、プリチャージ電圧発生回路として機能しなくなるという問題がある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は電源電圧のレベルが低くなっても所望の動作が可能な１／２電源電圧発生回路を提供することにある。
【０００６】
本発明の他の目的は前記１／２電源電圧発生回路を利用した半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明の１／２電源電圧発生回路の第１形態は、電源電圧と第１ノードとの間に連結されて帰還出力電圧に応答して抵抗値が変化する第１能動抵抗手段、前記第１能動抵抗手段に並列連結された第１受動抵抗手段、前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第２能動抵抗手段に並列連結された第２受動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【０００８】
前記目的を達成するための本発明の１／２電源電圧発生回路の第２形態は、電源電圧と第１ノードとの間に連結された受動抵抗手段、前記電源電圧と第１ノードとの間に連結された第１能動抵抗手段、前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【０００９】
前記他の目的を達成するための本発明の１／２電源電圧発生回路を利用した半導体メモリ装置の第１形態は、複数個のワードラインと複数個のビットライン対間に各々連結された複数個のメモリセルを備えたメモリセルアレー、前記複数個のビットライン対をプリチャージするためのプリチャージ手段、及び前記プリチャージ手段に１／２電源電圧を印加するための１／２電源電圧発生手段を備えた半導体メモリ装置において、前記１／２電源電圧発生手段が、電源電圧と第１ノードとの間に連結されて帰還出力電圧に応答して抵抗値が変化する第１能動抵抗手段、前記第１能動抵抗手段に並列連結された第１受動抵抗手段、前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第２能動抵抗手段に並列連結された第２受動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【００１０】
前記他の目的を達成するための本発明の１／２電源電圧発生回路を利用した半導体メモリ装置の第２形態は、複数個のワードラインと複数個のビットライン対間に各々連結された複数個のメモリセルを備えたメモリセルアレー、前記複数個のビットライン対をプリチャージするためのプリチャージ手段、及び前記プリチャージ手段に１／２電源電圧を印加するための１／２電源電圧発生手段を備えた半導体メモリ装置において、前記１／２電源電圧発生手段が、電源電圧と第１ノードとの間に連結された受動抵抗手段、前記電源電圧と第１ノードとの間に連結された第１能動抵抗手段、前記第１ノードと第２ノード間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照しながら発明の１／２電源電圧発生回路及びこの回路を利用した半導体メモリ装置を説明するが、その前に従来の１／２電源電圧発生回路を説明する。
【００１２】
図１は、従来の１／２電源電圧発生回路の回路図であって、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３で構成されている。
【００１３】
図１に示す従来の１／２電源電圧発生回路は、電源電圧ＶＣＣが印加されるソースとノードＢに連結されたゲートとノードＣに連結されたドレインを有するＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ１のドレインに連結されたドレインとゲートとノードＡに連結されたソースを有するＮＭＯＳトランジスタＮ１、ノードＡに連結されたソースとノードＤに連結されたゲートとドレインを有するＰＭＯＳトランジスタＰ２、ノードＤに連結されたドレインとノードＢに連結されたゲートと接地電圧が印加されるソースを有するＮＭＯＳトランジスタＮ２、電源電圧ＶＣＣが印加されるソースとノードＣに連結されたゲートとノードＢに連結されたソースを有するＮＭＯＳトランジスタＮ３、及びノードＢに連結されたソースとノードＤに連結されたゲートと接地電圧が印加されるドレインを有するＰＭＯＳトランジスタＰ３で構成されている。そして、ＰＭＯＳトランジスタＰ１、Ｐ３の基板はバルク電源電圧に、ＰＭＯＳトランジスタＰ２の基板はソースに、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の基板はバルク接地電圧に連結されている。
【００１４】
図１に示した１／２電源電圧発生回路の動作を以下に説明する。
【００１５】
ノードＡの電圧が１／２ＶＣＣになるように設計されて、これにより、出力電圧ＶＯＵＴも１／２ＶＣＣになる。ノードＡの電圧が１／２ＶＣＣならばノードＣの電圧は１／２ＶＣＣ＋ＶＴＮになって、ノードＤの電圧は１／２ＶＣＣ−ＶＴＰになる。ここで、ＶＴＮはＮＭＯＳトランジスタＮ１のスレショルド電圧であって、ＶＴＰはＰＭＯＳトランジスタＰ２のスレショルド電圧である。したがって、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３は完全にオンされる直前の状態になって安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生する。
【００１６】
この状態で、出力電圧ＶＯＵＴのレベルが低くなれば、ＰＭＯＳトランジスタＰ１の抵抗値が小さくなって、ＮＭＯＳトランジスタＮ２の抵抗値が大きくなって、ノードＡの電圧が上昇するようになる。そうすると、ノードＣの電圧が上昇してノードＤの電圧が低下し、ＮＭＯＳトランジスタＮ３がオンされて、ＰＭＯＳトランジスタＰ３がオフされてノードＢの電圧を上昇する。
【００１７】
反面、出力電圧ＶＯＵＴが高まれば、ＮＭＯＳトランジスタＮ２の抵抗値が小さくなって、ＰＭＯＳトランジスタＰ１の抵抗値が大きくなって、ノードＡの電圧が低下する。そうすると、ノードＣの電圧が減少してノードＤの電圧が上昇し、ＰＭＯＳトランジスタＰ３がオンされて、ＮＭＯＳトランジスタＮ３がオフされてノードＢの電圧が減少する。
【００１８】
ところで、上述したような従来の１／２電源電圧発生回路は、出力電圧ＶＯＵＴのレベルがＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２のスレショルド電圧のレベルより低くなればＰＭＯＳトランジスタＰ１またはＮＭＯＳトランジスタＮ２がオフされて所望の動作が不能になるという問題点がある。
【００１９】
このような問題点は、低い電源電圧ＶＣＣにおいて発生する。こでは、電源電圧ＶＣＣのレベルが低くなっても１／２電源電圧発生回路を構成するＭＯＳトランジスタのスレショルド電圧を低くすることができないためである。
【００２０】
一般的に、ＰＭＯＳトランジスタＰ１のスレショルド電圧がＮＭＯＳトランジスタＮ２のスレショルド電圧より高いためにＰＭＯＳトランジスタＰ１のスレショルド電圧により回路の動作が決定される。
【００２１】
したがって、図１に示した従来の１／２電源電圧発生回路は、電源電圧ＶＣＣが電圧ＶＴＰ＋ＶＴＮ以下になれば回路所望の動作をしなくなる。
【００２２】
例を挙げて説明すれば、電源電圧ＶＣＣのレベルが１．５Ｖであって、出力電圧ＶＯＵＴのレベルが０．７５Ｖであって、ＰＭＯＳトランジスタＰ１のスレショルド電圧が０．８Ｖであって、ＮＭＯＳトランジスタＮ２のスレショルド電圧が０．７５Ｖの場合を仮定して説明すれば次のとおりである。
【００２３】
この状態で、出力電圧ＶＯＵＴのレベルが０．７５Ｖから０．６５Ｖに遷移すればＰＭＯＳトランジスタＰ１のソースとゲート間の電圧が０．８５Ｖになって、ＮＭＯＳトランジスタＮ２のゲートとソース間の電圧が０．６５Ｖになる。そうすると、ＮＭＯＳトランジスタＮ２がオフされて回路の動作がディスエーブルされる。
【００２４】
また、出力電圧ＶＯＵＴのレベルが０．７５Ｖから０．８５Ｖに遷移すれば、ＰＭＯＳトランジスタＰ１のソースとゲート間の電圧が０．６５Ｖになって、ＮＭＯＳトランジスタＮ２のゲートとソース間の電圧が０．８５Ｖになる。そうすると、ＰＭＯＳトランジスタＰ１がオフされて回路の動作がディスエーブルされる。
【００２５】
すなわち、図１に示した従来の１／２電源電圧発生回路は、電源電圧ＶＣＣのレベルが電圧ＶＴＰ＋ＶＴＮ＝１．５５Ｖより低い場合に出力電圧ＶＯＵＴのレベルが０．８Ｖ以下に低くなって、これにより出力電圧ＶＯＵＴのレベルがＰＭＯＳトランジスタＰ１及び／又はＮＭＯＳトランジスタＮ２のスレショルド電圧より低くなることによってＰＭＯＳトランジスタＰ１及び／またはＮＭＯＳトランジスタＮ２がオフされて回路が所望の動作をしなくなるという問題点がある。
【００２６】
図２は、本発明の１／２電源電圧発生回路の第１実施形態の回路図であって、図１に示した回路に抵抗Ｒ１、Ｒ２を追加して構成されている。
【００２７】
図２で、抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１のソースとドレイン間に連結されて、抵抗Ｒ２はＮＭＯＳトランジスタＮ２のドレインとソース間に連結されて構成されている。
【００２８】
図２に示した回路の作動を説明すれば次のとおりである。
【００２９】
図１に示した回路と同様に、ノードＡの電圧が１／２ＶＣＣになるように設計されて、これにより、出力電圧ＶＯＵＴも１／２ＶＣＣになる。したがって、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３は完全にオンされる直前の状態になって安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生する。
【００３０】
この状態で、出力電圧ＶＯＵＴが低くなれば、ＰＭＯＳトランジスタＰ１の抵抗値が小さくなって、ＮＭＯＳトランジスタＮ２の抵抗値が大きくなって、ノードＡの電圧が上昇する。このとき、ノードＢの電圧が低くなってＮＭＯＳトランジスタＮ２のスレショルド電圧より低くなり、これによりＮＭＯＳトランジスタＮ２がオフされても抵抗Ｒ２により回路の動作がイネーブルされる。そうすると、ノードＣの電圧が上昇してノードＤの電圧が低下し、ＮＭＯＳトランジスタＮ３がオンされて、ＰＭＯＳトランジスタＰ３がオフされてノードＢの電圧を上昇させる。
【００３１】
反面、出力電圧ＶＯＵＴが大きくなれば、ＮＭＯＳトランジスタＮ２の抵抗値が小さくなって、ＰＭＯＳトランジスタＰ１の抵抗値が大きくなって、ノードＡの電圧が低下する。ところで、このとき、ノードＢの電圧が高まってＰＭＯＳトランジスタＰ１のスレショルド電圧より低くなって、これによりＰＭＯＳトランジスタＰ１がオフされても抵抗Ｒ１により回路の動作がイネーブルされる。そうすると、ノードＣの電圧が減少してノードＤの電圧が上昇し、ＮＭＯＳトランジスタＮ３がオフされて、ＰＭＯＳトランジスタＰ３がオンされてノードＢの電圧を低下させる。
【００３２】
上述したように本発明の第１実施形態の１／２電源電圧発生回路は、電源電圧のレベルが低くなるによって出力電圧のレベルが低くなってＰＭＯＳトランジスタＰ１及び／又はＮＭＯＳトランジスタＮ２がオフされても回路が所望の動作をして安定した出力電圧ＶＯＵＴを発生することができる。
【００３３】
ところで、図２に示した回路では、低い電源電圧ＶＣＣで安定した１／２ＶＣＣを発生するためにＰＭＯＳトランジスタＰ３の幅をＮＭＯＳトランジスタＮ３の幅に比べて非常に大きくしてＰＭＯＳトランジスタＰ３の抵抗値を減らすことが好ましく、これにより安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生することができる。
【００３４】
すなわち、低い電源電圧ＶＣＣではノードＢの電圧レベルが低くなって、これによりＰＭＯＳトランジスタＰ３のゲートとソースとの間の電圧差が小さくなる。一方で、ＰＭＯＳトランジスタＰ３のスレショルド電圧はそのまま維持される。そこで、ＰＭＯＳトランジスタＰ３の抵抗値を減らしてＰＭＯＳトランジスタＰ３をオンさせることにより、低い電源電圧ＶＣＣにおいても安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生することができる。
【００３５】
図３は、本発明の１／２電源電圧発生回路の第２実施形態の回路図であって、図２に示した回路のＰＭＯＳトランジスタＰ３の基板がソースに連結されて構成されている。
【００３６】
すなわち、図３に示した回路は、低い電源電圧ＶＣＣで作動するように設計する場合に、ＰＭＯＳトランジスタＰ３の基板をソースに連結して構成することによってＰＭＯＳトランジスタＰ３の幅を大きく設計する必要がない。
【００３７】
したがって、図３に示した１／２電源電圧発生回路は、低い電源電圧ＶＣＣでＰＭＯＳトランジスタＰ３の幅を大きくしなくても安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生しうる。
【００３８】
図３に示した回路は、図２に示した回路と同一に動作するので図２に示した回路の作動説明を参考とすればよい。
【００３９】
図４は、本発明の１／２電源電圧発生回路の第３実施形態の回路図であって、図２に示した回路で、抵抗Ｒ２を除去して構成している。
【００４０】
図４に示した回路も、図２に示した回路と同様にノードＡの電圧が１／２ＶＣＣになるように設計されて、ＮＭＯＳトランジスタＮ２のスレショルド電圧は非常に低い値に設定されている。一般的に、プロセスによってＰＭＯＳトランジスタのスレショルド電圧を低下させることは難しいが、ＮＭＯＳトランジスタのスレショルド電圧を低下させることは可能であるので、図４の回路ではＮＭＯＳトランジスタＮ２のスレショルド電圧を非常に低い値に設定して構成したものである。
【００４１】
図４に示した回路の動作を説明する。図４に示す実施形態では、電源電圧ＶＣＣのレベルが低くなることによってノードＢの電圧レベルが低くなっても、ＮＭＯＳトランジスタＮ２のスレショルド電圧が低く設定されているので、ＮＭＯＳトランジスタＮ２がディスエーブルされない。したがって、電源電圧ＶＣＣのレベルが低くなっても、図４に示す回路は所望の動作をする。
【００４２】
図４に示した回路も、低い電源電圧ＶＣＣでＰＭＯＳトランジスタＰ３の基板がソースに連結されてＰＭＯＳトランジスタＰ３のスレショルド電圧が相当に高いために出力電圧ＶＯＵＴを１／２ＶＣＣにするためにはＰＭＯＳトランジスタＰ３の幅をＮＭＯＳトランジスタＮ３の幅より大きくしなければならない。
【００４３】
図５は、本発明の１／２電源電圧発生回路の第４実施形態の回路図であって、図４に示した回路のＰＭＯＳトランジスタＰ３の基板がソースに連結されて構成されている。
【００４４】
すなわち、図５に示した回路は、低い電源電圧ＶＣＣで作動するように設計する場合に、ＰＭＯＳトランジスタＰ３の基板をソースに連結して構成することによってＰＭＯＳトランジスタＰ３の幅を大きく設計する必要がない。
【００４５】
したがって、図５に示した１／２電源電圧発生回路は、低い電源電圧ＶＣＣでＰＭＯＳトランジスタＰ３の幅を大きくしなくても安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生しうる。
【００４６】
図５に示した回路は、図４に示した回路と同一に動作するので図４に示した回路の動作説明を参考とすればよい。
【００４７】
上述した本発明の各実施形態の１／２電源電圧発生回路は、抵抗Ｒ１、Ｒ２が一つのみ連結された構成として示されたが、抵抗Ｒ１、Ｒ２の各々は所定個数の抵抗が並列に連結されるように構成されてもよい。そして、並列に連結される抵抗の各々は選択信号にしたがって連結されるか否かが選択されるように構成することが可能である。この場合、選択信号により抵抗の値が調整されうる。
【００４８】
図６は、本発明の１／２電源電圧発生回路が適用された半導体メモリ装置の概略的な構成を示すものであって、メモリセルアレーブロック１０−１〜１０−１６各々のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂ、．．．の左側に連結されたプリチャージ回路１４−１、及びビットラインアイソレーション回路１２−１、メモリセルアレーブロック１０−１〜１０−ｎ各々のビットライン対ＢＬ１、ＢＬ１Ｂの右側に連結されたプリチャージ回路１４−２、及びビットラインアイソレーション回路１２−２、ビットラインアイソレーション回路１２−１、１２−２各々の間または左右側に連結されたビットラインセンス増幅器１０−１２、１０−１、１０−２、及びプリチャージ回路１４−１、１４−２にプリチャージ電圧ＶＰＲＥを印加するためのプリチャージ電圧発生回路２０で構成されている。ビットラインセンス増幅器１０−１２は左右側のメモリセルアレーブロックＢＬＫ１〜ＢＬＫ１６各々のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂ、．．．間に共有されて、ビットラインセンス増幅器１０−１はメモリセルアレーブロック１０−１のビットライン対ＢＬ２、ＢＬ２Ｂ、．．．の左側に位置し、ビットラインセンス増幅器１０−２はメモリセルアレーブロック１０−ｎのビットライン対ＢＬ２、ＢＬ２Ｂ、．．．の右側に位置する。ビットラインアイソレーション回路１２−１、１２−２各々はＮＭＯＳトランジスタＮ１、Ｎ２とＮ３、Ｎ４で構成されている。
【００４９】
図６において、信号ＩＳＯ１〜ＩＳＯｎ各々は、メモリセルアレーブロック１０−１〜１０−ｎ各々を選択するためのブロック選択信号を示す。
【００５０】
図６に示した半導体メモリ装置のプリチャージ作動を説明すれば次のとおりである。
【００５１】
電源電圧が印加されればプリチャージ電圧発生回路２０が作動してプリチャージ電圧ＶＰＲＥを発生する。
【００５２】
そして、プリチャージ作動時にプリチャージ回路１４−１、１４−２が作動してビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂ、．．．各々を１／２電源電圧でプリチャージする。このとき、プリチャージ電圧発生回路２０から発生するプリチャージ電圧ＶＰＲＥのレベルに変動が発生すれば図２に示したプリチャージ電圧発生回路２０により安定した１／２電源電圧をプリチャージ電圧ＶＰＲＥとして発生する。
【００５３】
本発明の半導体メモリ装置は、上述した本発明の１／２電源電圧発生回路を採用することによって電源電圧のレベルが低くなってプリチャージ電圧ＶＰＲＥのレベルが低くなっても正常に動作して安定したプリチャージ電圧ＶＰＲＥを発生することができる。
【００５４】
以上、本発明の望ましい実施形態を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができる。
【００５５】
【発明の効果】
したがって、本発明の１／２電源電圧発生回路は、電源電圧のレベルが低くなっても安定して動作することができる。
【００５６】
また、本発明の１／２電源電圧発生回路を利用した半導体メモリ装置は、電源電圧のレベルが低くなっても安定して動作することができる。
【図面の簡単な説明】
【図１】従来の１／２電源電圧発生回路の実施例の回路図である。
【図２】本発明の１／２電源電圧発生回路の第１実施形態の回路図である。
【図３】本発明の１／２電源電圧発生回路の第２実施形態の回路図である。
【図４】本発明の１／２電源電圧発生回路の第３実施形態の回路図である。
【図５】本発明の１／２電源電圧発生回路の第４実施形態の回路図である。
【図６】本発明の１／２電源電圧発生回路が適用された半導体メモリ装置の概略的な構成を示すものである。
【発明の属する技術分野】
本発明は電圧発生回路に係り、特に１／２電源電圧を発生するための１／２電源電圧発生回路及びこれを利用した半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来の１／２電源電圧発生回路は、帰還される１／２出力電源電圧がＰＭＯＳトランジスタとＮＭＯＳトランジスタに印加されるように構成されて、帰還される１／２出力電源電圧のレベル変化によってＰＭＯＳトランジスタとＮＭＯＳトランジスタの抵抗値が変化させられることによって一定の１／２出力電源電圧を発生する。
【０００３】
ところで、従来の１／２電源電圧発生回路は、電源電圧のレベルが低くなって１／２出力電源電圧のレベルがＰＭＯＳトランジスタ及び／またはＮＭＯＳトランジスタのスレショルド電圧より低くなれば回路が機能しなくなるという問題がある。
【０００４】
また、このような回路は、半導体メモリ装置のビットライン対及びデータライン対を１／２電源電圧レベルにプリチャージするためのプリチャージ電圧を発生するプリチャージ電圧発生回路としても用いられるが、半導体メモリ装置の電源電圧のレベルが低くなってプリチャージ電圧のレベルも低くなると、プリチャージ電圧発生回路として機能しなくなるという問題がある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は電源電圧のレベルが低くなっても所望の動作が可能な１／２電源電圧発生回路を提供することにある。
【０００６】
本発明の他の目的は前記１／２電源電圧発生回路を利用した半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明の１／２電源電圧発生回路の第１形態は、電源電圧と第１ノードとの間に連結されて帰還出力電圧に応答して抵抗値が変化する第１能動抵抗手段、前記第１能動抵抗手段に並列連結された第１受動抵抗手段、前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第２能動抵抗手段に並列連結された第２受動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【０００８】
前記目的を達成するための本発明の１／２電源電圧発生回路の第２形態は、電源電圧と第１ノードとの間に連結された受動抵抗手段、前記電源電圧と第１ノードとの間に連結された第１能動抵抗手段、前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【０００９】
前記他の目的を達成するための本発明の１／２電源電圧発生回路を利用した半導体メモリ装置の第１形態は、複数個のワードラインと複数個のビットライン対間に各々連結された複数個のメモリセルを備えたメモリセルアレー、前記複数個のビットライン対をプリチャージするためのプリチャージ手段、及び前記プリチャージ手段に１／２電源電圧を印加するための１／２電源電圧発生手段を備えた半導体メモリ装置において、前記１／２電源電圧発生手段が、電源電圧と第１ノードとの間に連結されて帰還出力電圧に応答して抵抗値が変化する第１能動抵抗手段、前記第１能動抵抗手段に並列連結された第１受動抵抗手段、前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第２能動抵抗手段に並列連結された第２受動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【００１０】
前記他の目的を達成するための本発明の１／２電源電圧発生回路を利用した半導体メモリ装置の第２形態は、複数個のワードラインと複数個のビットライン対間に各々連結された複数個のメモリセルを備えたメモリセルアレー、前記複数個のビットライン対をプリチャージするためのプリチャージ手段、及び前記プリチャージ手段に１／２電源電圧を印加するための１／２電源電圧発生手段を備えた半導体メモリ装置において、前記１／２電源電圧発生手段が、電源電圧と第１ノードとの間に連結された受動抵抗手段、前記電源電圧と第１ノードとの間に連結された第１能動抵抗手段、前記第１ノードと第２ノード間に連結されて前記第２ノードの電圧変化によって前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段、前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化によって前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段、前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段、前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタ、及び前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照しながら発明の１／２電源電圧発生回路及びこの回路を利用した半導体メモリ装置を説明するが、その前に従来の１／２電源電圧発生回路を説明する。
【００１２】
図１は、従来の１／２電源電圧発生回路の回路図であって、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３で構成されている。
【００１３】
図１に示す従来の１／２電源電圧発生回路は、電源電圧ＶＣＣが印加されるソースとノードＢに連結されたゲートとノードＣに連結されたドレインを有するＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ１のドレインに連結されたドレインとゲートとノードＡに連結されたソースを有するＮＭＯＳトランジスタＮ１、ノードＡに連結されたソースとノードＤに連結されたゲートとドレインを有するＰＭＯＳトランジスタＰ２、ノードＤに連結されたドレインとノードＢに連結されたゲートと接地電圧が印加されるソースを有するＮＭＯＳトランジスタＮ２、電源電圧ＶＣＣが印加されるソースとノードＣに連結されたゲートとノードＢに連結されたソースを有するＮＭＯＳトランジスタＮ３、及びノードＢに連結されたソースとノードＤに連結されたゲートと接地電圧が印加されるドレインを有するＰＭＯＳトランジスタＰ３で構成されている。そして、ＰＭＯＳトランジスタＰ１、Ｐ３の基板はバルク電源電圧に、ＰＭＯＳトランジスタＰ２の基板はソースに、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の基板はバルク接地電圧に連結されている。
【００１４】
図１に示した１／２電源電圧発生回路の動作を以下に説明する。
【００１５】
ノードＡの電圧が１／２ＶＣＣになるように設計されて、これにより、出力電圧ＶＯＵＴも１／２ＶＣＣになる。ノードＡの電圧が１／２ＶＣＣならばノードＣの電圧は１／２ＶＣＣ＋ＶＴＮになって、ノードＤの電圧は１／２ＶＣＣ−ＶＴＰになる。ここで、ＶＴＮはＮＭＯＳトランジスタＮ１のスレショルド電圧であって、ＶＴＰはＰＭＯＳトランジスタＰ２のスレショルド電圧である。したがって、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３は完全にオンされる直前の状態になって安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生する。
【００１６】
この状態で、出力電圧ＶＯＵＴのレベルが低くなれば、ＰＭＯＳトランジスタＰ１の抵抗値が小さくなって、ＮＭＯＳトランジスタＮ２の抵抗値が大きくなって、ノードＡの電圧が上昇するようになる。そうすると、ノードＣの電圧が上昇してノードＤの電圧が低下し、ＮＭＯＳトランジスタＮ３がオンされて、ＰＭＯＳトランジスタＰ３がオフされてノードＢの電圧を上昇する。
【００１７】
反面、出力電圧ＶＯＵＴが高まれば、ＮＭＯＳトランジスタＮ２の抵抗値が小さくなって、ＰＭＯＳトランジスタＰ１の抵抗値が大きくなって、ノードＡの電圧が低下する。そうすると、ノードＣの電圧が減少してノードＤの電圧が上昇し、ＰＭＯＳトランジスタＰ３がオンされて、ＮＭＯＳトランジスタＮ３がオフされてノードＢの電圧が減少する。
【００１８】
ところで、上述したような従来の１／２電源電圧発生回路は、出力電圧ＶＯＵＴのレベルがＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２のスレショルド電圧のレベルより低くなればＰＭＯＳトランジスタＰ１またはＮＭＯＳトランジスタＮ２がオフされて所望の動作が不能になるという問題点がある。
【００１９】
このような問題点は、低い電源電圧ＶＣＣにおいて発生する。こでは、電源電圧ＶＣＣのレベルが低くなっても１／２電源電圧発生回路を構成するＭＯＳトランジスタのスレショルド電圧を低くすることができないためである。
【００２０】
一般的に、ＰＭＯＳトランジスタＰ１のスレショルド電圧がＮＭＯＳトランジスタＮ２のスレショルド電圧より高いためにＰＭＯＳトランジスタＰ１のスレショルド電圧により回路の動作が決定される。
【００２１】
したがって、図１に示した従来の１／２電源電圧発生回路は、電源電圧ＶＣＣが電圧ＶＴＰ＋ＶＴＮ以下になれば回路所望の動作をしなくなる。
【００２２】
例を挙げて説明すれば、電源電圧ＶＣＣのレベルが１．５Ｖであって、出力電圧ＶＯＵＴのレベルが０．７５Ｖであって、ＰＭＯＳトランジスタＰ１のスレショルド電圧が０．８Ｖであって、ＮＭＯＳトランジスタＮ２のスレショルド電圧が０．７５Ｖの場合を仮定して説明すれば次のとおりである。
【００２３】
この状態で、出力電圧ＶＯＵＴのレベルが０．７５Ｖから０．６５Ｖに遷移すればＰＭＯＳトランジスタＰ１のソースとゲート間の電圧が０．８５Ｖになって、ＮＭＯＳトランジスタＮ２のゲートとソース間の電圧が０．６５Ｖになる。そうすると、ＮＭＯＳトランジスタＮ２がオフされて回路の動作がディスエーブルされる。
【００２４】
また、出力電圧ＶＯＵＴのレベルが０．７５Ｖから０．８５Ｖに遷移すれば、ＰＭＯＳトランジスタＰ１のソースとゲート間の電圧が０．６５Ｖになって、ＮＭＯＳトランジスタＮ２のゲートとソース間の電圧が０．８５Ｖになる。そうすると、ＰＭＯＳトランジスタＰ１がオフされて回路の動作がディスエーブルされる。
【００２５】
すなわち、図１に示した従来の１／２電源電圧発生回路は、電源電圧ＶＣＣのレベルが電圧ＶＴＰ＋ＶＴＮ＝１．５５Ｖより低い場合に出力電圧ＶＯＵＴのレベルが０．８Ｖ以下に低くなって、これにより出力電圧ＶＯＵＴのレベルがＰＭＯＳトランジスタＰ１及び／又はＮＭＯＳトランジスタＮ２のスレショルド電圧より低くなることによってＰＭＯＳトランジスタＰ１及び／またはＮＭＯＳトランジスタＮ２がオフされて回路が所望の動作をしなくなるという問題点がある。
【００２６】
図２は、本発明の１／２電源電圧発生回路の第１実施形態の回路図であって、図１に示した回路に抵抗Ｒ１、Ｒ２を追加して構成されている。
【００２７】
図２で、抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１のソースとドレイン間に連結されて、抵抗Ｒ２はＮＭＯＳトランジスタＮ２のドレインとソース間に連結されて構成されている。
【００２８】
図２に示した回路の作動を説明すれば次のとおりである。
【００２９】
図１に示した回路と同様に、ノードＡの電圧が１／２ＶＣＣになるように設計されて、これにより、出力電圧ＶＯＵＴも１／２ＶＣＣになる。したがって、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３は完全にオンされる直前の状態になって安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生する。
【００３０】
この状態で、出力電圧ＶＯＵＴが低くなれば、ＰＭＯＳトランジスタＰ１の抵抗値が小さくなって、ＮＭＯＳトランジスタＮ２の抵抗値が大きくなって、ノードＡの電圧が上昇する。このとき、ノードＢの電圧が低くなってＮＭＯＳトランジスタＮ２のスレショルド電圧より低くなり、これによりＮＭＯＳトランジスタＮ２がオフされても抵抗Ｒ２により回路の動作がイネーブルされる。そうすると、ノードＣの電圧が上昇してノードＤの電圧が低下し、ＮＭＯＳトランジスタＮ３がオンされて、ＰＭＯＳトランジスタＰ３がオフされてノードＢの電圧を上昇させる。
【００３１】
反面、出力電圧ＶＯＵＴが大きくなれば、ＮＭＯＳトランジスタＮ２の抵抗値が小さくなって、ＰＭＯＳトランジスタＰ１の抵抗値が大きくなって、ノードＡの電圧が低下する。ところで、このとき、ノードＢの電圧が高まってＰＭＯＳトランジスタＰ１のスレショルド電圧より低くなって、これによりＰＭＯＳトランジスタＰ１がオフされても抵抗Ｒ１により回路の動作がイネーブルされる。そうすると、ノードＣの電圧が減少してノードＤの電圧が上昇し、ＮＭＯＳトランジスタＮ３がオフされて、ＰＭＯＳトランジスタＰ３がオンされてノードＢの電圧を低下させる。
【００３２】
上述したように本発明の第１実施形態の１／２電源電圧発生回路は、電源電圧のレベルが低くなるによって出力電圧のレベルが低くなってＰＭＯＳトランジスタＰ１及び／又はＮＭＯＳトランジスタＮ２がオフされても回路が所望の動作をして安定した出力電圧ＶＯＵＴを発生することができる。
【００３３】
ところで、図２に示した回路では、低い電源電圧ＶＣＣで安定した１／２ＶＣＣを発生するためにＰＭＯＳトランジスタＰ３の幅をＮＭＯＳトランジスタＮ３の幅に比べて非常に大きくしてＰＭＯＳトランジスタＰ３の抵抗値を減らすことが好ましく、これにより安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生することができる。
【００３４】
すなわち、低い電源電圧ＶＣＣではノードＢの電圧レベルが低くなって、これによりＰＭＯＳトランジスタＰ３のゲートとソースとの間の電圧差が小さくなる。一方で、ＰＭＯＳトランジスタＰ３のスレショルド電圧はそのまま維持される。そこで、ＰＭＯＳトランジスタＰ３の抵抗値を減らしてＰＭＯＳトランジスタＰ３をオンさせることにより、低い電源電圧ＶＣＣにおいても安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生することができる。
【００３５】
図３は、本発明の１／２電源電圧発生回路の第２実施形態の回路図であって、図２に示した回路のＰＭＯＳトランジスタＰ３の基板がソースに連結されて構成されている。
【００３６】
すなわち、図３に示した回路は、低い電源電圧ＶＣＣで作動するように設計する場合に、ＰＭＯＳトランジスタＰ３の基板をソースに連結して構成することによってＰＭＯＳトランジスタＰ３の幅を大きく設計する必要がない。
【００３７】
したがって、図３に示した１／２電源電圧発生回路は、低い電源電圧ＶＣＣでＰＭＯＳトランジスタＰ３の幅を大きくしなくても安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生しうる。
【００３８】
図３に示した回路は、図２に示した回路と同一に動作するので図２に示した回路の作動説明を参考とすればよい。
【００３９】
図４は、本発明の１／２電源電圧発生回路の第３実施形態の回路図であって、図２に示した回路で、抵抗Ｒ２を除去して構成している。
【００４０】
図４に示した回路も、図２に示した回路と同様にノードＡの電圧が１／２ＶＣＣになるように設計されて、ＮＭＯＳトランジスタＮ２のスレショルド電圧は非常に低い値に設定されている。一般的に、プロセスによってＰＭＯＳトランジスタのスレショルド電圧を低下させることは難しいが、ＮＭＯＳトランジスタのスレショルド電圧を低下させることは可能であるので、図４の回路ではＮＭＯＳトランジスタＮ２のスレショルド電圧を非常に低い値に設定して構成したものである。
【００４１】
図４に示した回路の動作を説明する。図４に示す実施形態では、電源電圧ＶＣＣのレベルが低くなることによってノードＢの電圧レベルが低くなっても、ＮＭＯＳトランジスタＮ２のスレショルド電圧が低く設定されているので、ＮＭＯＳトランジスタＮ２がディスエーブルされない。したがって、電源電圧ＶＣＣのレベルが低くなっても、図４に示す回路は所望の動作をする。
【００４２】
図４に示した回路も、低い電源電圧ＶＣＣでＰＭＯＳトランジスタＰ３の基板がソースに連結されてＰＭＯＳトランジスタＰ３のスレショルド電圧が相当に高いために出力電圧ＶＯＵＴを１／２ＶＣＣにするためにはＰＭＯＳトランジスタＰ３の幅をＮＭＯＳトランジスタＮ３の幅より大きくしなければならない。
【００４３】
図５は、本発明の１／２電源電圧発生回路の第４実施形態の回路図であって、図４に示した回路のＰＭＯＳトランジスタＰ３の基板がソースに連結されて構成されている。
【００４４】
すなわち、図５に示した回路は、低い電源電圧ＶＣＣで作動するように設計する場合に、ＰＭＯＳトランジスタＰ３の基板をソースに連結して構成することによってＰＭＯＳトランジスタＰ３の幅を大きく設計する必要がない。
【００４５】
したがって、図５に示した１／２電源電圧発生回路は、低い電源電圧ＶＣＣでＰＭＯＳトランジスタＰ３の幅を大きくしなくても安定した１／２ＶＣＣを出力電圧ＶＯＵＴとして発生しうる。
【００４６】
図５に示した回路は、図４に示した回路と同一に動作するので図４に示した回路の動作説明を参考とすればよい。
【００４７】
上述した本発明の各実施形態の１／２電源電圧発生回路は、抵抗Ｒ１、Ｒ２が一つのみ連結された構成として示されたが、抵抗Ｒ１、Ｒ２の各々は所定個数の抵抗が並列に連結されるように構成されてもよい。そして、並列に連結される抵抗の各々は選択信号にしたがって連結されるか否かが選択されるように構成することが可能である。この場合、選択信号により抵抗の値が調整されうる。
【００４８】
図６は、本発明の１／２電源電圧発生回路が適用された半導体メモリ装置の概略的な構成を示すものであって、メモリセルアレーブロック１０−１〜１０−１６各々のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂ、．．．の左側に連結されたプリチャージ回路１４−１、及びビットラインアイソレーション回路１２−１、メモリセルアレーブロック１０−１〜１０−ｎ各々のビットライン対ＢＬ１、ＢＬ１Ｂの右側に連結されたプリチャージ回路１４−２、及びビットラインアイソレーション回路１２−２、ビットラインアイソレーション回路１２−１、１２−２各々の間または左右側に連結されたビットラインセンス増幅器１０−１２、１０−１、１０−２、及びプリチャージ回路１４−１、１４−２にプリチャージ電圧ＶＰＲＥを印加するためのプリチャージ電圧発生回路２０で構成されている。ビットラインセンス増幅器１０−１２は左右側のメモリセルアレーブロックＢＬＫ１〜ＢＬＫ１６各々のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂ、．．．間に共有されて、ビットラインセンス増幅器１０−１はメモリセルアレーブロック１０−１のビットライン対ＢＬ２、ＢＬ２Ｂ、．．．の左側に位置し、ビットラインセンス増幅器１０−２はメモリセルアレーブロック１０−ｎのビットライン対ＢＬ２、ＢＬ２Ｂ、．．．の右側に位置する。ビットラインアイソレーション回路１２−１、１２−２各々はＮＭＯＳトランジスタＮ１、Ｎ２とＮ３、Ｎ４で構成されている。
【００４９】
図６において、信号ＩＳＯ１〜ＩＳＯｎ各々は、メモリセルアレーブロック１０−１〜１０−ｎ各々を選択するためのブロック選択信号を示す。
【００５０】
図６に示した半導体メモリ装置のプリチャージ作動を説明すれば次のとおりである。
【００５１】
電源電圧が印加されればプリチャージ電圧発生回路２０が作動してプリチャージ電圧ＶＰＲＥを発生する。
【００５２】
そして、プリチャージ作動時にプリチャージ回路１４−１、１４−２が作動してビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂ、．．．各々を１／２電源電圧でプリチャージする。このとき、プリチャージ電圧発生回路２０から発生するプリチャージ電圧ＶＰＲＥのレベルに変動が発生すれば図２に示したプリチャージ電圧発生回路２０により安定した１／２電源電圧をプリチャージ電圧ＶＰＲＥとして発生する。
【００５３】
本発明の半導体メモリ装置は、上述した本発明の１／２電源電圧発生回路を採用することによって電源電圧のレベルが低くなってプリチャージ電圧ＶＰＲＥのレベルが低くなっても正常に動作して安定したプリチャージ電圧ＶＰＲＥを発生することができる。
【００５４】
以上、本発明の望ましい実施形態を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができる。
【００５５】
【発明の効果】
したがって、本発明の１／２電源電圧発生回路は、電源電圧のレベルが低くなっても安定して動作することができる。
【００５６】
また、本発明の１／２電源電圧発生回路を利用した半導体メモリ装置は、電源電圧のレベルが低くなっても安定して動作することができる。
【図面の簡単な説明】
【図１】従来の１／２電源電圧発生回路の実施例の回路図である。
【図２】本発明の１／２電源電圧発生回路の第１実施形態の回路図である。
【図３】本発明の１／２電源電圧発生回路の第２実施形態の回路図である。
【図４】本発明の１／２電源電圧発生回路の第３実施形態の回路図である。
【図５】本発明の１／２電源電圧発生回路の第４実施形態の回路図である。
【図６】本発明の１／２電源電圧発生回路が適用された半導体メモリ装置の概略的な構成を示すものである。
Claims (23)
- 電源電圧と第１ノードとの間に連結されて帰還出力電圧に応答して抵抗値が変化する第１能動抵抗手段と、
前記第１能動抵抗手段に並列連結された第１受動抵抗手段と、
前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段と、
前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段と、
前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段と、
前記第２能動抵抗手段に並列連結された第２受動抵抗手段と、
前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタと、
前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする１／２電源電圧発生回路。 - 前記第１能動抵抗手段は、
電源電圧が印加されるソースと前記帰還出力電圧が印加されるゲートと前記第１ノードに連結されたドレインを有する第１ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記第１ＰＭＯＳトランジスタのソースと基板が共通連結されたことを特徴とする請求項２に記載の１／２電源電圧発生回路。
- 前記第１受動抵抗手段は、
前記電源電圧と前記第１ノードとの間に連結された第１抵抗を備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記第２能動抵抗手段は、
前記第３ノードに連結されたドレインと前記帰還出力電圧が印加されるゲートと接地電圧が印加されるソースを有する第１ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記第２受動抵抗手段は、
前記第３ノードと接地電圧との間に連結された第２抵抗を備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記第１電圧調整手段は、
前記第１ノードに連結されたドレインとゲートと前記第３ノードに連結されたソースを有する第２ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記第２電圧調整手段は、
前記第２ノードに連結されたソースと前記第３ノードに連結されたゲートとドレインを有する第２ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記プルアップトランジスタは、
電源電圧が印加されるドレインと前記第１ノードに連結されたゲートを有する第３ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の１／２電源電圧発生回路。 - 前記プルダウントランジスタは、
前記第３ＮＭＯＳトランジスタのソースに連結されたソースと前記第３ノードに連結されたゲートと接地電圧が印加されるドレインを有する第３ＰＭＯＳトランジスタを備えることを特徴とする請求項９に記載の１／２電源電圧発生回路。 - 前記第３ＰＭＯＳトランジスタのソースと基板が共通連結されることを特徴とする請求項１０に記載の１／２電源電圧発生回路。
- 電源電圧と第１ノードとの間に連結された受動抵抗手段と、
前記電源電圧と第１ノードとの間に連結された第１能動抵抗手段と、
前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段と、
前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段と、
前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段と、
前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタと、
前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタを備えることを特徴とする１／２電源電圧発生回路。 - 前記第１能動抵抗手段は、
電源電圧が印加されるソースと前記帰還出力電圧が印加されるゲートと前記第１ノードに連結されたドレインを有する第１ＰＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の１／２電源電圧発生回路。 - 前記第１ＰＭＯＳトランジスタのソースと基板が共通連結されたことを特徴とする請求項１３に記載の１／２電源電圧発生回路。
- 前記受動抵抗手段は、
前記電源電圧と前記第１ノードとの間に連結された抵抗を備えることを特徴とする請求項１２に記載の１／２電源電圧発生回路。 - 前記第２能動抵抗手段は、
前記第３ノードに連結されたドレインと前記帰還出力電圧が印加されるゲートと接地電圧が印加されるソースを有する第１ＮＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の１／２電源電圧発生回路。 - 前記第１電圧調整手段は、
前記第１ノードに連結されたドレインとゲートと前記第３ノードに連結されたソースを有する第２ＮＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の１／２電源電圧発生回路。 - 前記第２電圧調整手段は、
前記第２ノードに連結されたソースと前記第３ノードに連結されたゲートとドレインを有する第２ＰＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の１／２電源電圧発生回路。 - 前記プルアップトランジスタは、
電源電圧が印加されるドレインと前記第１ノードに連結されたゲートを有した第３ＮＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の１／２電源電圧発生回路。 - 前記プルダウントランジスタは、
前記第３ＮＭＯＳトランジスタのソースに連結されたソースと前記第３ノードに連結されたゲートと接地電圧が印加されるドレインを有する第３ＰＭＯＳトランジスタを備えることを特徴とする請求項１９に記載の１／２電源電圧発生回路。 - 前記第３ＰＭＯＳトランジスタのソースと基板が共通連結されることを特徴とする請求項２０に記載の１／２電源電圧発生回路。
- 複数個のワードラインと複数個のビットライン対との間に各々連結された複数個のメモリセルを備えたメモリセルアレーと、
前記複数個のビットライン対をプリチャージするためのプリチャージ手段と、
前記プリチャージ手段に１／２電源電圧を印加するための１／２電源電圧発生手段とを備えた半導体メモリ装置において、
前記１／２電源電圧発生手段が、
電源電圧と第１ノードとの間に連結されて帰還出力電圧に応答して抵抗値が変化する第１能動抵抗手段と、
前記第１能動抵抗手段に並列連結された第１受動抵抗手段と、
前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段と、
前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段と、
前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段と、
前記第２能動抵抗手段に並列連結された第２受動抵抗手段と；
前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタと、
前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタとを備えることを特徴とする半導体メモリ装置。 - 複数個のワードラインと複数個のビットライン対間に各々連結された複数個のメモリセルを備えたメモリセルアレーと、
前記複数個のビットライン対をプリチャージするためのプリチャージ手段と、前記プリチャージ手段に１／２電源電圧を印加するための１／２電源電圧発生手段を備えた半導体メモリ装置において、
前記１／２電源電圧発生手段が、
電源電圧と第１ノードとの間に連結された受動抵抗手段と、
前記電源電圧と第１ノードとの間に連結された第１能動抵抗手段と、
前記第１ノードと第２ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第１ノードの電圧を所定電圧レベルだけ調整する第１電圧調整手段と、
前記第２ノードと第３ノードとの間に連結されて前記第２ノードの電圧変化に応答して前記第３ノードの電圧を所定電圧レベルだけ調整する第２電圧調整手段と、
前記第３ノードと接地電圧との間に連結されて前記帰還出力電圧に応答して抵抗値が変化する第２能動抵抗手段と、
前記第１ノードの電圧に応答して前記帰還出力電圧のレベルを上昇させるプルアップトランジスタと、
前記第３ノードの電圧に応答して前記帰還出力電圧のレベルを下降させるプルダウントランジスタとを備えることを特徴とする半導体メモリ装置。
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