KR102193622B1 - 전압 생성 회로 - Google Patents

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Abstract

트랜지스터 소자에서 게이트-유도 드레인 누설(GIDL) 전류를 제어하기 위한 장치들 및 방법들이 개시된다. 장치는 바이어싱 신호 라인 상에 바이어스 전압을 제공하도록 구성된 제1 바이어싱 회로 스테이지로서, 바이어싱 전압은 제1 바이어싱 회로 스테이지와 연관된 제1 저항기를 통하는 전류에 기반하는, 제1 바이어싱 회로 스테이지, 제1 바이어스 회로 스테이지에 연결되는 전압 생성 회로 스테이지로서, 출력 트랜지스터의 게이트 단자를 통해 바이어싱 신호 라인에 연결되는 출력 트랜지스터를 갖는, 전압 생성 회로 스테이지, 및 전압 생성 회로 스테이지에 연결되고 제1 바이어싱 회로 스테이지와 연관된 제1 저항기 양단의 전압 강하에 대응하는 양만큼 전원 공급 전압보다 낮은 정상-상태 전압을 갖는 출력 전압 신호를 제공하도록 구성된 출력 라인을 포함할 수 있다.

Description

전압 생성 회로
본 발명은 전압을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
동적 랜덤 액세스 메모리(DRAM)와 같은 메모리는 다수의 전자 시스템(예를 들어, 휴대용 컴퓨터, 데스크탑 컴퓨터, 서버 시스템, 모바일 장치 등)에 사용되고 수년 간 몇 가지 발전을 거쳤다. 예를 들면, 트랜지스터의 게이트에 공급되는 전압에 대해서 다음과 같은 문제점들이 있다. 게이트-유도 드레인(GIDL) 누설은 메모리 소자들의 구성요소들인 전계 효과 트랜지스터들과 같은 특정 반도체 소자들에서 발생할 수 있다. 게이트-유도 드레인 누설 전류는 트랜지스터의 드레인으로부터 기판을 통해 전류 누설을 유발하는 트랜지스터의 게이트 상에 일정 크기의 전압이 존재할 때 발생한다. 이러한 누설 전류를 보통 GIDL 전류라 한다. 메모리 소자들은 성능을 향상시키기 위해 이러한 게이트-유도 드레인 누설(GIDL)을 제어하도록 설계될 수 있다.
도 1은 본 발명에 따른 VGIDL 회로의 개략도이다.
도 2는 본 발명에 따른 VGIDL 회로에 대한 풀-업 구동 강도를 개선하는 음의 피드백 루프 피처들을 도시한 회로도이다.
도 3은 본 발명에 따른 VGIDL 회로에 대한 풀-다운 구동 강도를 개선하는 음의 피드백 루프 피처들을 도시한 회로도이다.
도 4는 본 발명의 실시 예에 따라 VGIDL 생성 회로를 이용할 수 있은 메모리 칩의 블록도이다.
도 5는 본 발명에 따른 로우 디코더 회로의 개략도이다.
본 발명은 일반적으로 전압을 생성하기 위한 장치들 및 방법들에 관한 것이다. 일례로, 본 발명은 트랜지스터 소자에서 게이트-유도 드레인 누설(GIDL) 전류를 제어하기 위한 장치들 및 방법들에 관한 것이다. 트랜지스터 소자는 동적 랜덤 액세스 메모리(DRAM)와 같은 메모리의 구성요소로서 배치될 수 있다. 트랜지스터 소자에서 GIDL 전류의 양은 트랜지스터 소자의 게이트-드레인(Vgd) 전압에 비례할 수 있다. 일 측면에서, GIDL 전류는 트랜지스터 게이트 상에 존재하는 전압에 의해 제어될 수 있다. 다양한 실시 예는 GIDL 전류를 제어하는데 사용되는 전압(VGIDL)을 생성하는 회로들에 관한 것이다. VGIDL 회로의 실시 예들은 메모리 액세스 회로와 같은 다운스트림 소자에 출력으로서 제공되는 VGIDL 전압을 생성한다. VGIDL 전압은 다운스트림 구성요소에서 수신되고 트랜지스터의 GIDL 전류를 제어하기 위해 트랜지스터의 게이트에 입력으로 제공된다.
본 발명에 따른 VGIDL 회로는 VGIDL 전압을 제공하며, 이는 일반적으로 펌핑된 공급 전압(VCCP)과 같은 온도 의존 전력 공급 전압을 갖는 설계들에서 발생할 수 있는 가변 회로 조건에 둔감하다. 본 발명에 따른 VGIDL 회로는 이전 구조들에 존재하지 않을 수 있는 강한 풀-업 및/또는 풀-다운 구동 능력을 갖도록 구성된다. 그 결과, 회로는 전원 투입 동안 보다 빠른 램프 업 시간을 가질 수 있다. 본 발명에 따른 VGIDL 회로는 추가적으로 트랜지스터 임계 전압에 의해 제한되지 않는 최대 레벨을 가질 수 있다. 더 구체적으로, 이전 구조들은 VCCP - Vt의 최대 레벨(이때 Vt는 트랜지스터의 임계 전압임)을 가질 수 있으며, 이러한 제한은 본 실시예들에서 제거된다. 또한, 본 발명에 따른 VGIDL 회로는 온도에 걸쳐 VGIDL 전압의 비교적 작은 변화를 가지도록 구성될 수 있고 코너들을 처리한다. 본 발명에 따른 VGIDL 회로는 또한 낮은 VCCP 바이어스 전류 및 낮은 횡류를 유지한다.
도 1은 VGIDL 회로(100)의 개략도이다. VGIDL 회로(100)는 VGIDL 생성 스테이지(112)와 관련하여 제공되는 제1 및 제2 바이어싱 스테이지들(104, 108)을 포함한다. VGIDL 회로(100)는 제1 바이어싱 스테이지(104)와 VGIDL 생성 스테이지(112) 사이에 배치되는 피드백 스테이지(116)를 추가로 포함한다. 제1 바이어싱 스테이지(104)는 일반적으로 VGIDL 생성 스테이지(112) 및 피드백 스테이지(116)에 의해 입력으로서 수신되는 바이어싱 전압(VGIDLmVt)을 제공하도록 구성된다. 제2 바이어싱 스테이지(108)는 일반적으로 VGIDL 생성 스테이지(112) 및 피드백 스테이지(116) 양자로부터 바이어싱 전류를 싱크하도록 구성된다. 제2 바이어싱 스테이지(108)는 피드백 스테이지(116)를 VGIDL 생성 스테이지(112)에 연결하는 전압 기준 라인(Vcom)을 통해 전류를 싱크하도록 배치될 수 있다. Vcom 라인 이외에, 피드백 스테이지(116) 및 VGIDL 생성 스테이지(112)는 피드백 스테이지(116)로부터의 출력을 VGIDL 생성 스테이지(112)에 제공하는 게이트 전압(Vg) 라인을 통해 연결된다.
도 1에 도시된 바와 같이, 제1 바이어싱 스테이지(104)는 제1 및 제2 바이어싱 저항기들(R1, R2)에 연결된 바이어싱 트랜지스터(M1)를 포함할 수 있다. M1 트랜지스터는 일례로 PMOS 트랜지스터일 수 있다. M1 트랜지스터는 M1 트랜지스터의 소스 단자(120)가 VCCP에 연결되도록 전원 공급 전압에 근접할 수 있다. M1 트랜지스터의 게이트 단자(124) 및 드레인 단자(128)는 함께 연결될 수 있다. M1 트랜지스터의 드레인 단자(128)는 M1 트랜지스터와 접지 사이에 직렬 구성으로 배치될 수 있는 R1 및 R2 저항기들을 추가로 연결할 수 있다. 보다 구체적으로, M1 트랜지스터의 드레인 단자(128)는 R1 저항기의 제1 종단(132)에 연결될 수 있고, R1 트랜지스터의 제2 종단(136)은 R2 저항기의 제1 종단(140)에 연결될 수 있으며, R2 저항기의 제2 종단(144)은 접지에 연결될 수 있다.
도 1에 도시된 바와 같이, 제1 바이어싱 스테이지(104)는 R1 및 R2 저항기들을 함께 연결하는 회로 노드(152)에 연결된 출력(148)을 통해 제공되는 바이어싱 전압(VGIDLmVt)을 제공할 수 있다. 다양한 실시 예에 따르면, R1 및 R2 저항기들 중 하나 또는 양자가 가변 저항기들일 수 있다. 예로서, 가변 저항기는 저항분 및 저항분에 대한 저항량을 설정하는 와이퍼 또는 브러시와 같은 조절분을 갖는 소자일 수 있다. 도 1에 도시된 실시 예에서, R1 저항기는 제한이 아닌 예로서 가변 저항기이다. 아래에서 보다 상세히 설명될 바와 같이, 바이어싱 전압(VGIDLmVt) 및 차례로, VGIDL 전압은 가변 저항기(R1)에 대한 조절을 통해 조절될 수 있다. 제1 바이어싱 스테이지(104)를 통하는 바이어싱 전류를 본 명세서에서 보통 ibias0라 한다.
제2 바이어싱 스테이지(108)는 일반적으로 제1 바이어싱 스테이지(104)에 존재하는 전류를 복사하는 제1 분기(156)를 갖는 전류 미러로서 구성될 수 있다. 제1 바이어싱 스테이지(104)에 존재하는 전류의 카피는 도 1에서 일반적으로 전류원(160)으로 표현된다. 제2 바이어스 스테이지(108)의 제1 분기(156)는 추가로 트랜지스터(M6)를 포함한다. M6 트랜지스터는 일례로 NMOS 트랜지스터일 수 있다. M6 트랜지스터의 드레인 단자(164)는 전류원(160)에 연결되고 소스 단자(168)는 접지에 연결된다. M6 트랜지스터의 드레인 단자(164)는 그것의 게이트 단자(172)에 추가로 연결되며, 이는 차례로 제2 바이어싱 스테이지(108)의 제2 분기(176)에 차례로 연결된다.
제2 분기(176)는 M6 트랜지스터의 게이트 단자(172)에 연결된 게이트 단자(180)를 갖는 트랜지스터(M7)를 포함한다. M7 트랜지스터는 일례로 NMOS 트랜지스터일 수 있다. M7 트랜지스터의 드레인 단자(184)는 Vcom 라인을 통해 피드백 스테이지(116) 및 VGIDL 생성 스테이지(112) 양자에 연결된다. 제2 분기(176)는 일반적으로 제1 분기(156)에 존재하는 전류량의 2배를 제공한다. 제2 바이어싱 스테이지(108)의 제1 분기(156)를 통하는 바이어싱 전류를 본 명세서에서 보통 ibias1이라 한다. 제2 바이어싱 스테이지(108)의 제2 분기(176)를 통하는 바이어싱 전류를 본 명세서에서 보통 ibias2라 한다.
피드백 스테이지(116)는 트랜지스터(M3)에 직렬로 연결된 저항기(R3)를 포함할 수 있다. M3 트랜지스터는 일례로 NMOS 트랜지스터일 수 있다. R3 저항기는 전원 공급 전압(VCCP)에 연결되는 제1 종단(188) 및 M3 트랜지스터의 드레인 단자(196)에 연결되는 제2 종단(192)을 가질 수 있다. M3 트랜지스터의 게이트 단자(198)는 VGIDLmVt 라인을 통해 제1 바이어싱 스테이지(104) 및 VGIDL 생성 스테이지(112) 양자에 연결될 수 있다. 또한, M3 트랜지스터의 소스 단자(194)는 Vcom 라인을 통해, 제2 바이어싱 스테이지(108) 및 VGIDL 생성 스테이지(112) 양자에 연결될 수 있다. 도 1에 도시된 바와 같이, 피드백 스테이지(116)는 R3 저항기 및 M3 트랜지스터를 함께 연결하는 회로 노드(189)에 연결된 출력(190)을 통해 제공되는 게이트 전압(Vg)을 또한 제공할 수 있다.
VGIDL 생성 스테이지(112)는 출력 트랜지스터(M2)에 직렬로 연결되는 풀-업 트랜지스터(M4)를 포함할 수 있다. M2 및 M4 트랜지스터들은 일례로 PMOS 트랜지스터들일 수 있다. 구체적으로, M4 트랜지스터는 전원 공급 전압(VCCP)에 연결되는 소스 단자(186) 및 M2 트랜지스터에 연결되는 드레인 단자(182)를 가질 수 있다. M4 트랜지스터의 게이트 단자(178)는 Vg 라인을 통해 피드백 스테이지(116)에 연결될 수 있다. M2 트랜지스터는 소스 단자(174)를 포함할 수 있으며, 이를 통해 M2 트랜지스터가 M4 트랜지스터에 연결된다. M2 트랜지스터의 게이트 단자(170)는 VGIDLmVt 라인을 통해, 제1 바이어싱 스테이지(104) 및 피드백 스테이지(116) 양자에 연결될 수 있다. M2 트랜지스터의 드레인 단자(164)는 Vcom 라인을 통해, 제2 바이어싱 스테이지(108) 및 피드백 스테이지(116) 양자에 연결될 수 있다.
도 1에 도시된 바와 같이, VGIDL 생성 스테이지(112)는 M4 트랜지스터 및 M2 트랜지스터를 함께 연결하는 회로 노드(154)에 연결되는 출력(160)을 통해 전압(VGIDL)을 제공한다. VGIDL 생성 스테이지(112)는 VGIDL 라인과 접지 사이에 배치되는 풀-다운 트랜지스터(M5)를 추가로 포함할 수 있다. M5 트랜지스터는 일례로 NMOS 트랜지스터일 수 있다. 구체적으로, M5 트랜지스터는 VGIDL 라인에 접속된 드레인 단자(150) 및 외부 전압 공급일 수 있는 VPERI에 접속된 소스 단자(146)를 가질 수 있다. 또한, M5 트랜지스터는 Vcom 라인에 연결되는 게이트 단자(142)를 가질 수 있다. Vcom 라인을 통해, M5 트랜지스터는 M2 트랜지스터의 드레인 단자(164)에 뿐만 아니라, 제2 바이어싱 스테이지(108) 및 피드백 스테이지(116) 양자에도 연결될 수 있다.
피드백 스테이지(116)는 커패시터(191)를 통해 VGIDL 생성 스테이지(112)에 추가로 연결될 수 있다. 도 1에 도시된 바와 같이, 캐패시터(191)는 제1 종단이 피드백 스테이지(116)로부터의 게이트 전압(Vg)을 제공하는 출력(190)에 연결될 수 있다. 캐패시터(191)는 제2 종단이 VGIDL 생성 스테이지(112)로부터 VGIDL 전압을 제공하는 회로 노드(154)에 연결될 수 있다. 커패시터(191)는 안정성을 제공하기 위해 Vg와 VGIDL 사이에 부가되는 밀러 보상 커패시터일 수 있다.
VGIDL 회로(100)는 전원 공급 전압(VCCP)에 근접하는 상단을 갖는 전압 범위를 통해 조절 가능한 VGIDL 전압을 제공하도록 구성된다. VGIDL 전압 레벨은 일반적으로 M1 트랜지스터에 연결되는 가변 저항기(R1)에 의해 설정된다. 가변 저항기(R1) 설정은 제1 바이어싱 스테이지(104)로부터 VGIDLmVt 라인 상에 출력되는 전압 레벨을 결정한다. VGIDLmVt 전압은 VGIDL 생성 스테이지(112)에서 입력으로서 수신되고 M2 트랜지스터에서의 게이트 전압을 설정한다. 이러한 게이트 전압을 기반으로, M2 트랜지스터는 VGIDL 라인 상에 출력 전압을 제공한다.
이하의 식 (1) 내지 식 (4)에 제시된 바와 같이, M1 트랜지스터 및 M2 트랜지스터는 VGIDL 라인 상에 제공된 출력 전압에서 이러한 트랜지스터들 양단의 전압이 실질적으로 서로 상쇄되도록 배치될 수 있다. 제1 바이어싱 스테이지(104)로 시작하여, 제1 바이어싱 스테이지(104)로부터 출력된 VGIDLmVt 전압은 M1 트랜지스터 및 R1 저항기 양단의 전압 강하와 동일하다는 것을 주의한다. 이러한 관계는 식 (1)에 의해 주어진다:
VGIDLmVt=VCCP-|Vgsm1|-R1*ibias0 (1)
VGIDL 생성 스테이지(112)로부터의 VGIDL 전압 출력은 VGIDLmVt 라인 상의 전압에 M2 트랜지스터 양단의 전압을 더한 것과 같다. 이러한 관계는 식 (2)에 의해 주어진다:
VGIDL = VGIDLmVt + |Vgsm2| (2)
식 1을 식 2에 대입하면 VGIDL에 대한 일반적인 표현이 나온다. 이러한 관계는 식 3에 의해 주어진다:
VGIDL = VCCP - R1*ibias0 + (|Vgsm2|-|Vgsm1|) (3)
M1 및 M2 트랜지스터들은 정합된 W/L 비들을 갖도록 정합될 수 있다. 이러한 구성에서는, M1 및 M2 트랜지스터들을 통하는 전류들이 정합된다. 그 결과, M2 트랜지스터 양단의 전압 강하(Vgsm2)는 M1 트랜지스터 양단의 전압 강하(Vgsm1)와 실질적으로 동일하다. 이러한 등치를 고려하면, 식 3은 식 4로 준다:
VGIDL=VCCP - R1*ibias0 (4)
그에 따라, 식 (1)에 제시된 바와 같이, VGIDL 회로(100)는 전원 공급 전압(VCCP)에 근접하는 상단을 갖는 전압 범위를 통해 조절 가능한 VGIDL 전압을 제공한다. VGIDL 전압 레벨은 M1 트랜지스터에 연결되는 가변 저항기(R1)에 의해 설정될 수 있다. 예를 들어, ibias0 = 0.5uA라면, 상이한 R1을 선택함으로써, 상이한 VGIDL 레벨들이 선택될 수 있다.
VGIDL 회로(100)는 다양한 회로 로딩 조건 하에서 VGIDL 전압을 원하는 레벨로 유지시키는 음의 피드백 루프 피처들을 추가로 포함한다. 이러한 음의 피드백 루프 피처들은 회로 로드 조건들의 변화에 반응하여 M4 및 M5 트랜지스터들 상의 게이트 전압들을 조정함으로써 작동한다. M4 트랜지스터는 일반적으로 풀-업 구동 강도를 향상시키도록 작동한다. M4 트랜지스터의 동작은 도 2와 관련하여 아래에서 보다 상세하게 설명된다. M5 트랜지스터는 일반적으로 풀-다운 구동 강도를 향상시키도록 작동한다. 정상적인 동작 동안, M5는 여기서 컷-오프된다. VGIDL이 너무 높게 될 때, M5 트랜지스터가 켜져 풀다운 전류가 추가로 제공된다. M5 트랜지스터의 동작은 도 3과 관련하여 아래에서 보다 상세하게 설명된다.
도 2는 본 발명에 따른 VGIDL 회로(100)에 대한 풀-업 구동 강도를 개선하는 음의 피드백 루프 피처들을 도시한 회로도이다. 도 2는 VGIDL 라인에 연결되는 회로 로드(204)를 포함하여, 도 1의 VGIDL 회로(100)를 도시한다. 회로 로드(204)는 일반적으로 특정 시간에 회로(100)의 출력에 존재할 수 있는 로딩 조건들을 나타낸다. 예를 들어, VGIDL 회로가 메모리 소자에서 사용되면, 회로 로드(204)는 메모리 액세스 회로 또는 다른 다운스트림 메모리 구성 요소로 인한 것일 수 있다. 도 2는 회로 로드(204)에 의해 영향을 받는 회로 내의 전류들을 추가로 도시한다. 구체적으로, 도 2는 M2 저항기를 통하는 전류를 나타내는 제1 전류(I1) 및 R3 저항기를 통하는 전류를 나타내는 제2 전류(I2)를 포함한다.
도 2에 도시된 바와 같이, 회로 로드(204)가 인가될 때, 로드 전류(iload)는 VGIDL 회로(100)의 출력에 존재한다. 회로 로드(204)가 인가되어 iload가 증가할 때, VGIDL은 더 낮아진다. VGIDL이 낮아짐에 따라, M2 트랜지스터의 게이트-드레인 전압(Vgs)은 감소한다. 이 M2 트랜지스터의 Vgs의 이러한 감소는 I1을 감소시킨다. I1이 감소하면 I2가 대응하여 증가된다. I2가 증가함에 따라, R3 저항기 양단의 전압 강하가 증가한다. R3 양단의 이렇게 증가된 전압 강하로 인해 Vg는 낮아진다. Vg가 낮아짐에 따라, M4 트랜지스터의 풀-업 능력이 증가된다. M4 트랜지스터의 증가된 풀-업 능력은 VGIDL을 더 높은 레벨로 상승시키거나 그것의 정상 상태 값으로 다시 상승시킨다.
도 3은 본 발명에 따른 VGIDL 회로(100)에 대한 풀-다운 구동 강도를 개선하는 음의 피드백 루프 피처들을 도시한 회로도이다. 도 3은 VGIDL 라인에 연결되는 회로 로드(304)를 포함하여, 도 1의 VGIDL 회로(100)를 도시한다. 회로 로드(304)는 일반적으로 특정 시간에 회로(100)의 출력에 존재할 수 있는 로딩 조건들을 나타낸다. 예를 들어, VGIDL 회로가 메모리 소자에서 사용되면, 회로 로드(304)는 메모리 액세스 회로 또는 다른 다운스트림 메모리 구성 요소로 인한 것일 수 있다. 도 3은 회로 로드(304)에 의해 영향을 받는 회로 내의 전류들을 추가로 도시한다. 구체적으로, 도 3은 M2 저항기를 통하는 전류를 나타내는 제1 전류(I1), R3 저항기를 통하는 전류를 나타내는 제2 전류(I2) 및 M5 트랜지스터를 통하는 전류를 나타내는 제3 전류(I3)를 포함한다.
도 3에 도시된 바와 같이, 회로 로드(304)가 인가될 때, 로드 전류(iload)는 VGIDL 회로(100)의 출력에 존재한다. 로드 전류가 미리 결정된 값보다 작으면, M5 트랜지스터는 컷-오프된다. 여기서, I3=0uA. 회로(304)가 인가되고 iload가 증가함에 따라, VGIDL은 더 높아지고, Vcom은 더 높아지며, M5 트랜지스터는 그 게이트 단자(142)에서 증가된 전압으로 인해 켜진다. M5 트랜지스터가 켜질 때, I3가 증가한다. I3가 증가함에 따라, VGIDL은 낮아지거나 정상 상태 값으로 다시 낮아진다.
도 4는 본 발명의 실시 예에 따라 VGIDL 생성 회로를 이용할 수 있은 메모리 칩(402)의 블록도이다. 이하의 논의는 먼저 메모리 칩(402)의 일반적인 동작에 초점을 맞춘다. 이러한 처음의 논의 이후, 메모리 칩(402)에서의 VGIDL 생성 회로의 사용이 논의된다. 메모리 칩(402)은 예를 들어, 단일 반도체 칩 내에 집적되는 DRAM 또는 비-휘발성 RAM일 수 있지만, 다른 소자들도 본 발명의 메모리 칩(402)일 수 있다. 메모리 칩(402)은 메모리 모듈 기판, 마더 보드 등(미도시) 상에 장착될 수 있다. 메모리 칩은 메모리 셀 어레이 영역(404) 및 주변 회로 영역(406)을 포함한다. 메모리 셀 어레이 영역(404)은 복수의 뱅크를 포함하는 메모리 셀 어레이(408)를 포함하며, 각 뱅크는 복수의 워드 선, 복수의 비트 선, 및 복수의 워드 선과 메모리 셀의 교차점들에 배치되는 복수의 메모리 셀을 포함한다. 예를 들어, 복수의 뱅크의 개수는 도 4에 도시된 바와 같이 8개일 수 있다. 비트 라인의 선택은 복수의 컬럼 디코더(410)에 의해 수행되고, 워드 라인의 선택은 복수의 로우 디코더(412)에 의해 수행된다. 어레이 제어 회로(414)는 메모리 셀 어레이(408)의 뱅크를 선택하기 위해 제공된다.
주변 회로 영역(406)은 클록 단자들(416), 어드레스 단자들(418), 명령 단자들(420) 및 데이터 입/출력(I/O) 단자들(DQ)(422)을 포함한다. 예를 들어, 데이터 I/O 단자들은 8-비트 데이터 통신을 핸들링할 수 있다. 메모리들의 판독 액세스 및 기록 액세스와 같은 데이터 액세스를 위해 데이터 입력 출력(I/O) 버퍼들(424)이 데이터 입/출력 단자들(DQ)(422)에 연결된다. 데이터 I/O 버퍼(424)와 메모리 셀 어레이(408) 사이의 데이터 액세스는 판독/기록(RW) 증폭기(426) 및 병렬 직렬 변환 회로(428)에 의해 실행될 수 있으며 이는 메모리 셀 어레이 영역(404)와 데이터 I/O 단자(422)의 병렬 데이터 사이를 변환한다. 따라서, 데이터는 RW 증폭기(426)와 데이터 I/O 버퍼(424) 사이에서 전달된다.
어드레스 단자들(418)에는 어드레스 신호들(A15-A0) 및 뱅크 어드레스 신호들(BA0-BA2)이 공급된다. 뱅크 어드레스 신호들은 복수의 뱅크 중 뱅크를 선택하는데 사용될 수 있다. 뱅크 어드레스 신호들은 뱅크 선택 신호로서 뱅크 어드레스 버퍼(430)를 통해 뱅크를 선택하기 위해 어레이 제어 회로(414)에 제공된다. 예를 들어, 도 4에 도시된 바와 같이 8개의 뱅크 중 하나의 뱅크를 선택할 수 있는 3개의 뱅크 어드레스 신호(BA0-BA2)가 있다. 일 실시 예에서, 로우 어드레스 및 컬럼 어드레스는 어드레스 멀티플렉싱에 의해 어드레스 신호들(A15-A0) 상에 제공될 수 있다. 부가적인 레이턴시 및 게시된 CAS-모드가 없는 메모리 칩에서, 컬럼 어드레스(예를 들어, 도 4의 Y9 및 Y8)의 일부는 멀티플렉싱될 수 없고, 로우 어드레스와 동시에 별도로 공급될 수 있다.
명령 단자들(420)은 상보적인 CS 신호를 수신하기 위한 칩 선택(/CS) 핀(432), RAS 신호를 수신하기 위한 로우 어드레스 스트로브(/RAS) 핀(434), CAS 신호를 수신하기 위한 로우 어드레스 스트로브(/CAS) 핀(436), WE 신호를 수신하기 위한 쓰기 인에이블(/WE) 핀(438) 등을 포함할 수 있다. 명령 디코더(440)는 명령 단자들(420)로부터의 명령 신호들을 디코딩하여 판독 명령 및 기록 명령을 포함하여 각종 명령을 수신하고, 수신된 명령들에 반응하여 제어 신호들을 칩 제어 회로(442)에 제공한다.
따라서, 판독 명령이 발행되고, 로우 어드레스 및 칼럼 어드레스에 판독 평령이 적시에 공급될 때, 로우 어드레스 및 칼럼 어드레스에 의해 지정된 메모리 셀 어레이(408) 내의 메모리 셀로부터 판독 데이터가 판독된다. 판독된 데이터(DQ)는 데이터 I/O 단자들(422)로부터, RW 증폭기(426), 병렬 직렬 변환 회로(428) 및 데이터 I/O 버퍼(424)를 통해 출력된다. 유사하게, 기록 데이터(DQ)가 데이터 I/O 단자들(422)에 데이터 I/O 버퍼(424), 병렬 직렬 변환 회로(428) 및 RW 증폭기(426)를 통해 메모리 셀 어레이(408)에 공급되고 기록 명령이 발행되고 로우 어드레스 및 컬럼 어드레스에 기록 명령이 적시에 공급될 때 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀에 기록된다.
클록 단자들(416)은 클록 핀들(CK(444) 및 /CK(446)) 및 클록 인에이블(CKE) 핀(448)을 포함한다. 클록 단자들(416)에는 각각, CK 핀(444) 및 /CK 핀(446)에 외부 클록 신호들(CK 및 /CK)이 공급된다. 클록 인에이블(CKE) 신호는 클록 단자들(416)의 CKE 핀(448)에 공급된다. CKE 신호는 내부 클록 회로들, 입력 버퍼들 및 출력 드라이버들을 활성화 또는 비활성화할 수 있으며, 그에 따라 CKE 신호는 명령의 일부이다. 외부 클럭 신호들(CK 및 /CK)은 서로 상보적이고 클록 발생기(450)에 공급된다. 클럭 발생기(450)는 외부 클럭 신호들(CK 및 /CK)을 수신하고 위상 제어를 실행할 수 있으며 수신된 외부 클럭 신호들 및 CKE 신호에 기초하여 내부 클록 신호를 발생시킨다. DLL 회로가 클록 발생기(416)로서 사용될 수 있지만, 이에 제한되는 것은 아니다. 내부 클록 신호는 명령 디코더(440), 칩 제어 회로(442), 데이터 I/O 버퍼(424) 등을 포함하뎌, 다양한 회로에 공급될 수 있다. 다양한 회로는 내부 클록 신호를 타이밍 신호로서 사용할 수 있다.
본 발명에 따른 VGIDL 생성 회로는 도 4에 도시된 다양한 구성요소와 관련하여 사용될 수 있다. 일례로, VGIDL 생성 회로는 로우 디코더(412)와 관련하여 사용될 수 있다. 도 5는 본 발명에 따른 로우 디코더 회로(500)의 개략도이다. 제한이 아닌 예로서, 이하의 설명은 도 4에 도시된 로우 디코더(412)의 구성요소로서 로우 디코더 회로(500)를 언급한다. 로우 디코더 회로(500)는 도 1의 VGIDL 생성 회로(100)에 의해 제공되는 VGIDL 전압을 사용하도록 구성될 수 있다. 로우 디코더 회로(500)는 워드 라인 스테이지(502), 전압 패스-스루 스테이지(504) 및 VGIDL 스위치 스테이지(506)를 포함한다.
워드 라인 스테이지(502)는 일반적으로 로우 디코더(412)와 연관된 특정 워드 라인(WL)을 풀 업 또는 풀 다운하도록 구성된다. 워드 라인 스테이지(502)는 회로 노드(Pc)를 통해 전압 패스-스루 스테이지(504) 및 VGIDL 스위치 스테이지(506) 양자에 연결된다. 전압 패스-스루 스테이지(504)는 일반적으로 WL 전압을 풀 업 또는 풀 다운하는 다양한 트랜지스터를 제어하기 위해 워드 라인 스테이지(502)에 의해 사용되는 전압을 제공하도록 구성된다. VGIDL 스위치 스테이지(506)는 일반적으로 워드 라인 스테이지(502)와 연관된 하나 이상의 트랜지스터에서 게이트 유도 드레인 누설(GIDL)을 제어하는데 사용되는 VGIDL 전압을 제공하도록 구성된다.
워드 라인 스테이지(502)는 로우 디코더(412)와 연관된 워드 라인(WL)에 연결될 수 있다. 워드 라인(WL)은 로우 디코더(412)에 의해 실행되는 특정 메모리 액세스 동작에 따라 활성화되거나 비활성화될 수 있다. 도 4와 관련하여 설명된 바와 같이, 로우 디코더(412)는 메모리 셀 어레이(408)의 하나 이상의 셀에 액세스하는 메모리 동작의 일부로서 워드 라인(WL)을 어써트할 수 있다. 로우 디코더(412)는 복수의 워드 라인을 가질 수 있음을 이해해야 한다. 도 5는 도면을 단순하게 하기 위해 예로서 단지 하나의 워드 라인을 포함한다.
워드 라인 스테이지(502)는 풀-업 트랜지스터(T1) 및 풀-다운 트랜지스터(T2)를 포함할 수 있다. T1 트랜지스터는 T1 트랜지스터의 소스 단자(508)가 VCCP에 연결되도록 전원 공급 전압에 근접할 수 있다. T2 트랜지스터는 T2 트랜지스터의 소스 단자(510)가 로우 전압(Vnwl)에 연결되도록 Vnwl에 근접할 수 있다. T1 트랜지스터의 드레인 단자(512) 및 T2 트랜지스터의 드레인 단자(514)는 회로 노드(516)를 통해 함께 연결될 수 있다. 회로 노드(516)는 T1 및 T2 트랜지스터들과 워드 라인(WL) 사이의 연결을 추가로 제공할 수 있다.
전압 패스-스루 스테이지(504)는 로우 디코더(412)에 연결되거나 그 외 그것과 연관된 다양한 전압원에 연결될 수 있다. 전압 패스-스루 스테이지(504)는 일반적으로 워드 라인(WL)의 상태에 반응하여 Pc 회로 노드를 통해 워드 라인 스테이지(502)에 그러한 전압들 중 하나를 전달하도록 구성된다. 전압 패스-스루 스테이지(504)는 VCCA에 대한 연결을 포함하며, 이는 메모리 어레이(408)(도 4에 도시됨)에 전력을 공급하도록 제공되는 전압일 수 있다. 일례로 VCCA는 1.0 볼트일 수 있다. 전압 패스-스루 스테이지(504)는 인에이블 로우 전압(EnF)에 대한 연결을 추가로 포함할 수 있다. 아래에서 보다 상세하게 설명될 바와 같이, EnF 전압은 다양한 트랜지스터를 인에이블하는데 사용될 수 있고 워드 라인(WL)이 선택되는지 또는 선택되지 않는지 여부에 따라 어써트되거나 디어써트될 수 있다.
전압 패스-스루 스테이지(504)는 VCCA 또는 EnF 중 하나를 도 5에 도시된 바와 같이, 트랜지스터들(T7 내지 T10)을 포함할 수 있는 트랜지스터 네트워크의 동작을 통해 Pc 회로 노드로 전달할 수 있다. 트랜지스터들(T7 내지 T9)는 EnF 라인과 Pc 회로 노드 사이에 직렬로(일례로 소스-드레인 구성으로) 연결될 수 있다. 전술한 인에이블 로우 전압(EnF)에 상보적인 인에이블 하이 전압(En)은 T9 트랜지스터에 게이트 전압을 제공할 수 있다. 1.7 전압원은 T8 트랜지스터에 게이트 전압을 제공할 수 있다. VCCP는 T7 트랜지스터에 게이트 전압을 제공할 수 있다. T10 트랜지스터는 일 실시 예에서, VCCA에 연결되는 소스 단자(518)를 포함할 수 있다. T10 트랜지스터의 드레인 단자(520)는 T9 트랜지스터를 T8 트랜지스터에 추가로 연결하는 회로 노드(522)에 연결될 수 있다.
VGIDL 스위치 스테이지(506)는 일반적으로 워드 라인(WL)의 상태에 반응하여 워드 라인 스테이지(502)에 VGIDL 전압을 제공하도록 구성된 트랜지스터 네트워크를 포함한다. VGIDL 스위치 스테이지(506)는 Pc 회로 노드에 연결되는 트랜지스터들(T3 및 T4)을 포함할 수 있다. VGIDL 스위치 스테이지(506)는 전압 라인들에 연결되는 트랜지스터들(T5 및 T6)을 추가로 포함할 수 있다. 일부 실시 예에서, VGIDL 스위치 스테이지(506)는 VGIDL을 워드 라인 스테이지(502)로 전달하는 것 또는 VCCP를 워드 라인 스테이지(502)로 전달하는 것 중 어느 하나를 인에이블하도록 단절될 수 있는 퓨즈를 포함할 수 있다. 퓨즈가 단절되지 않을 때, VGIDL이 본 명세서에 설명된 게이트 유도 누설(GIDL) 전류를 감소 시키거나 제거하기 위해 워드 라인 스테이지(502)에 전달될 수 있다.
도 5에 도시된 바와 같이, 퓨즈 입력은 T5 및 T6 트랜지스터들 상의 게이트 전압으로서 수신될 수 있다. T5 트랜지스터의 소스(524)는 VCCP에 연결될 수 있다. T6 트랜지스터의 소스(526)는 VGIDL에 연결될 수 있다. T5 및 T6 트랜지스터들은 T5 트랜지스터의 드레인(528)이 T6 트랜지스터의 드레인(530)에 연결되도록 공통 노드에 추가로 연결될 수 있다. T5 트랜지스터에 대한 게이트 입력은 En1VhvF라고 라벨링되어 있다. T6 트랜지스터에 대한 게이트 입력은 En1Vhv라고 라벨링되어 있다. 퓨즈가 단절되지 않을 때, En1Vhv는 로우이고 En1VhvF는 VCCP이다. 여기서, T6 트랜지스터는 활성화되고 T5 트랜지스터는 활성화되지 않는다. 퓨즈가 단절될 때, En1Vhv는 VCCP이고 En1VhvF는 로우이다. 여기서, T5 트랜지스터는 활성화되고 T6 트랜지스터는 활성화되지 않는다.
T5 및 T6 트랜지스터들의 드레인들을 연결하는 노드는 도 5에서 VccpVgidl이라고 라벨링되어 있다. 이러한 라벨링은 이러한 전압 노드가 퓨즈 입력의 상태에 따라 VCCP 또는 VGIDL 중 어느 하나의 전압을 가질 수 있다는 사실을 반영한다. VccpVgidl 회로 노드는 T3 및 T4 트랜지스터들에 추가로 연결된다. 구체적으로, VccpVgidl 회로 노드는 T3 트랜지스터의 소스 단자(532) 및 T4 트랜지스터의 소스 단자(534)에 연결된다. T3 및 T4 트랜지스터들은 T3 트랜지스터의 드레인(536)이 T4 트랜지스터의 드레인(540)에 연결되도록 공통 노드에 추가로 연결될 수 있다.
도 5에 도시된 바와 같이, T3 및 T4 트랜지스터들의 드레인들이 연결되는 공통 노드는 Pc 회로 노드일 수 있다. 이러한 구성에서, T3 및 T4 트랜지스터들은 그것들의 게이트 전압들에 따라 VccpVgidl 노드 상의 전압을 Pc 회로 노드로 전달할 수 있다. T3 트랜지스터 상의 게이트 전압은 EnVhv 신호에 의해 결정될 수 있다. T4 트랜지스터의 게이트는 워드 라인 스테이지(502)의 회로 노드(512)에 연결될 수 있다. 따라서, T4 트랜지스터 상의 게이트 전압은 풀-업 트랜지스터(T1) 및 풀-다운 트랜지스터(T2)의 상태에 의해 결정될 수 있다.
동작시, 워드 라인(WL)이 선택될 때, 로우 디코더(412)는 EnF가 로우이고, En이 VCCA이며, EnVhv가 VCCP이도록 인에이블 신호들을 어써트한다. EnF가 로우이고 En이 VCCA로 설정되면, T9 트랜지스터가 켜질 것이다. T9 트랜지스터가 켜지면, EnF 로우 전압 레벨은 Pc 회로 노드로 전달되어, T2 트랜지스터가 컷-오프되게 되고 T1 트랜지스터가 켜지게 될 것이다. 따라서, 워드 라인(WL)은 VCCP로 풀 업될 것이다. 여기서, T4 트랜지스터도 컷-오프될 것이다.
워드 라인(WL)이 선택되지 않을 때, 로우 디코더(412)는 EnF가 VCCA이고, En이 로우이며, EnVhv가 로우이도록 인에이블 신호들을 어써트한다. EnF를 VCCA로 설정하고 En이 로우이면, T9 트랜지스터가 컷-오프될 것이다. 여기서, T10 트랜지스터는 Pc 회로 노드를 VCCA-Vt보다 낮지 않게 하여, T2가 턴 온되어 워드 라인(WL)을 Vnwl로 풀 다운하게 된다. 그 다음 T4 트랜지스터는 턴 온되어 VccpVgild를 Pc 회로 노드로 전달한다. 퓨즈 비트가 단절되지 않을 때, VccpVgidl은 VGIDL이므로, Pc 회로 노드는 VGIDL이 된다.
게이트 유도 드레인 누설(GIDL)은 오프-상태 누설 전류의 주요 원인들 중 하나이고 PMOS와 같은 트랜지스터에 대해 높은 게이트 전압 및 낮은 드레인 전압에서 발생한다. 도 5와 관련하여 설명된 바와 같은 VGIDL 생성 회로 사용을 통해, GIDL은 감소되거나 제거될 수 있고 그렇게 함으로써 메모리 소자의 동작을 개선할 수 있다. 도 5의 로우 디코더 예에서, 워드 라인 스테이지(502)와 연관된 풀-업 트랜지스터(T1)는 VGIDL 생성 회로가 없는 경우 큰 오프-상태 GIDL 누설을 겪을 수 있다. 구체적으로, T1 트랜지스터와 연관된 어레이 섹션이 액세스되지 않을 때, 큰 전압 강하가 T1 트랜지스터 양단에 존재해 GIDL의 존재로 이어질 수 있다. 오프-상태에 있는 T1 트랜지스터는 VCCP(일례로, 약 3.1V) 및 Vnwl(일례로, 약 -0.3V)인 드레인 전압인 소스 전압을 가질 수 있다. 도 5에 도시된 바와 같은 VGIDL 생성 회로를 사용함으로써, 오프-상태에 있는 T1 트랜지스터는 VCCP가 아닌 VGIDL의 게이트 전압을 갖는다. VGIDL은 VCCP보다 낮도록 구성되고 일례로 약 2.8 V이다. 오프 상태의 T1 트랜지스터의 게이트 상에서의 이러한 감소된 전압으로, T1 트랜지스터에서의 GIDL이 감소될 수 있고 그렇게 함으로써 메모리 소자의 동작을 개선할 수 있다.
상기한 명세서, 예들 및 데이터는 청구범위에서 정의되는 바와 같은 본 발명의 대표적인 실시 예의 구조 및 사용에 대한 완전한 설명을 제공한다. 청구된 발명의 다양한 실시 예가 특정 정도로, 또는 하나 이상의 개별적인 실시 예를 참조하여 상술되었지만, 당업자들은 본 발명의 사상 또는 범위에서 벗어나지 않고 개시된 실시 예들에 대한 많은 변형을 행할 수 있다. 그에 따라 다른 실시 예들이 고려된다. 상기한 설명에 포함되고 첨부한 도면들에 도시된 모든 사항은 특정 실시 예들에 대한 예시로만 해석되어야하며 제한적인 것으로 해석되어서는 안 된다. 세부 사항 또는 구조의 변경은 다음 청구범위에서 정의된 본 발명의 기본 스테이지들을 벗어나지 않고 이루어질 수 있다.
전술한 설명은 광범위하게 적용된다. 임의의 실시 예에 대한 논의는 단지 설명하기 위한 것일 뿐이고 청구범위를 포함하여, 본 발명의 범위가 이러한 예들로 제한된다는 것을 나타내도록 의도되지 않는다. 다시 말해서, 본 발명의 예시적인 실시 예들이 본 명세서에서 상세하게 설명되었지만, 본 발명의 개념은 그 외 다양하게 구현되고 채용될 수 있으며, 첨부된 청구범위는 선행 기술에 의해 제한되는 것을 제외하고는, 그러한 변형을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 장치로서,
    바이어싱 신호 라인 상에 바이어싱 전압을 제공하도록 구성된 제1 바이어싱 회로 스테이지로서, 상기 바이어싱 전압은 상기 제1 바이어싱 회로 스테이지와 연관된 제1 저항기를 통하는 전류에 기반하는, 상기 제1 바이어싱 회로 스테이지;
    상기 제1 바이어싱 회로 스테이지에 연결되는 전압 생성 회로 스테이지로서, 출력 트랜지스터의 게이트 단자를 통해 상기 바이어싱 신호 라인에 연결되는 상기 출력 트랜지스터를 갖는, 상기 전압 생성 회로 스테이지; 및
    상기 전압 생성 회로 스테이지에 연결되고 상기 제1 바이어싱 회로 스테이지와 연관된 상기 제1 저항기 양단의 전압 강하에 대응하는 양만큼 전원 공급 전압보다 낮은 정상-상태 전압을 갖는 출력 전압 신호를 제공하도록 구성된 출력 라인을 포함하며,
    상기 제1 바이어싱 회로 스테이지에 그리고 상기 전압 생성 회로 스테이지에 상기 바이어싱 신호 라인을 통해 연결되는 피드백 회로 스테이지; 및
    상기 피드백 회로 스테이지와 상기 전압 생성 회로 스테이지 사이에 추가 연결을 제공하는 게이트 전압 라인을 더 포함하되;
    상기 피드백 회로 스테이지는 상기 피드백 회로 스테이지에서의 전류 증가에 반응하여 상기 게이트 전압 라인을 통해 상기 전압 생성 회로 스테이지에 풀-업 신호를 제공하며, 상기 피드백 회로 스테이지에서의 상기 전류 증가는 상기 출력 라인에서의 풀-다운 로드 전류로 인해 발생하는 상기 전압 생성 회로 스테이지에서의 전류 감소에 대응하는, 장치.
  2. 청구항 1에 있어서, 상기 제1 바이어싱 회로는:
    상기 제1 저항기의 제1 종단과 전원 공급 전압 사이에 연결되는 바이어싱 트랜지스터를 더 포함하되, 상기 바이어싱 트랜지스터 양단의 전압 강하는 상기 전압 생성 회로 스테이지에 의해 상기 출력 라인 상에 제공되는 상기 출력 전압에서 상기 출력 트랜지스터 양단의 전압 강하를 실질적으로 상쇄시키는, 장치.
  3. 청구항 1에 있어서, 상기 제1 바이어싱 회로는:
    상기 제1 저항기의 제2 종단과 접지 사이에 연결되는 제2 저항기를 더 포함하되, 상기 바이어싱 신호 라인은 상기 제1 저항기를 상기 제2 저항기에 연결하는 회로 노드를 통해 상기 제1 바이어싱 회로 스테이지로부터 출력되는, 장치.
  4. 청구항 1에 있어서, 상기 제1 저항기는 가변 저항기이고, 상기 제1 저항기의 저항의 변화는 상기 전압 생성 회로 스테이지에 의해 제공되는 상기 출력 전압의 대응하는 변화를 야기하는, 장치.
  5. 삭제
  6. 청구항 1에 있어서, 상기 전압 생성 회로 스테이지는:
    전원 공급 전압과 상기 출력 트랜지스터 사이에 연결되고 상기 게이트 전압 라인을 통해 상기 피드백 회로 스테이지에 연결되는 풀-업 트랜지스터로서, 상기 게이트 전압 라인은 상기 풀-업 트랜지스터의 게이트 단자에 연결되는, 상기 풀-업 트랜지스터를 더 포함하되;
    상기 풀-업 트랜지스터의 풀-업 능력은 상기 출력 전압에서의 상기 풀-다운 로드 전류에 대응하는 상기 출력 전압의 강하에 반응하여 상기 출력 전압을 상기 정상-상태 전압으로 다시 상승시키기 위해 상기 피드백 회로 스테이지에 의해 제공되는 상기 풀-업 신호에 반응하여 증가하는, 장치.
  7. 청구항 1에 있어서, 상기 피드백 회로 스테이지는:
    제1 종단이 전원 공급 전압에 연결되는 저항기; 및
    상기 저항기의 제2 종단에 연결되는 트랜지스터를 포함하되;
    상기 게이트 전압 라인이 상기 피드백 회로 스테이지에서 상기 저항기를 상기 트랜지스터에 연결하는 회로 노드를 통해 상기 피드백 회로 스테이지로부터 출력되는, 장치.
  8. 청구항 7에 있어서,
    상기 피드백 회로 스테이지와 상기 전압 생성 회로 스테이지 사이에 추가 연결을 제공하는 전압 기준 라인을 더 포함하되;
    상기 피드백 회로 스테이지는 상기 전압 기준 라인 상에서의 전압 증가에 반응하여 상기 전압 기준 라인을 통해 상기 전압 생성 회로 스테이지에 풀-다운 신호를 제공하며, 상기 전압 기준 라인 상에서의 상기 전압 증가는 상기 출력 라인에서의 풀-업 로드 전류로 인해 발생하는 상기 전압 생성 회로 스테이지에서의 전류 증가에 대응하는, 장치.
  9. 청구항 8에 있어서, 상기 전압 기준 라인은 상기 피드백 회로 스테이지와 연관된 상기 트랜지스터의 드레인 단자에 대한 연결을 통해 상기 피드백 회로 스테이지에 연결되는, 장치.
  10. 청구항 8에 있어서, 상기 전압 생성 회로는:
    상기 출력 라인과 접지 사이에 연결되는 풀-다운 트랜지스터를 더 포함하며, 상기 풀-다운 트랜지스터는 상기 전압 기준 라인을 통해 상기 피드백 회로 스테이지에 그리고 상기 출력 트랜지스터에 더 연결되고, 상기 전압 기준 라인은 상기 풀-다운 트랜지스터의 게이트 단자에 연결되며, 상기 출력 트랜지스터의 드레인 단자는 상기 전압 기준 라인에 연결되되,
    상기 풀-다운 트랜지스터의 풀-다운 능력은 상기 출력 전압에서의 상기 풀-업 로드 전류에 대응하는 상기 출력 전압의 상승에 반응하여 상기 출력 전압을 상기 정상-상태 전압으로 다시 하강시키기 위해 상기 피드백 회로 스테이지에 의해 제공되는 상기 풀-다운 신호에 반응하여 증가하는, 장치.
  11. 청구항 8에 있어서,
    전압 기준 라인을 통해 상기 피드백 회로 스테이지에 그리고 상기 전압 생성 회로 스테이지에 연결되는 제2 바이어싱 회로 스테이지를 더 포함하되;
    상기 제2 바이어싱 회로 스테이지는 상기 제1 바이어싱 회로 스테이지에서의 전류에 대응하여 상기 피드백 회로 스테이지 및 상기 전압 생성 회로 스테이지에서의 전류를 생성하도록 구성되는, 장치.
  12. 청구항 11에 있어서, 상기 제2 바이어싱 회로 스테이지는:
    상기 제1 바이어싱 회로 스테이지에 연결되고 상기 제1 바이어싱 회로 스테이지에서의 상기 전류에 대응하는 전류를 제공하도록 구성된 제1 전류 미러 분기; 및
    상기 피드백 회로 스테이지에 그리고 상기 전압 생성 회로 스테이지에 연결되는 제2 전류 미러 분기로서, 상기 제1 전류 미러 분기에 존재하는 상기 전류의 2배를 제공하도록 구성된, 상기 제2 전류 미러 분기를 포함하는, 장치.
  13. 방법으로서,
    제1 바이어싱 회로 스테이지로부터 상기 제1 바이어싱 회로 스테이지와 연관된 제1 저항기를 통하는 전류에 기반하는 바이어싱 전압을 제공하는 단계;
    전압 생성 회로 스테이지에서 상기 전압 생성 회로 스테이지와 연관된 출력 트랜지스터의 게이트 단자에 연결되는 바이어싱 신호 라인을 통해 상기 바이어싱 전압을 수신하는 단계; 및
    상기 전압 생성 회로 스테이지로부터 상기 바이어싱 회로 스테이지에 의해 제공된 상기 바이어싱 전압에 기반하여 출력 전압을 생성하는 단계로서, 상기 출력 전압은 상기 제1 바이어싱 회로 스테이지와 연관된 상기 제1 저항기 양단의 전압 강하에 대응하는 양만큼 전원 공급 전압보다 낮은 정상-상태 전압을 갖는, 상기 출력 전압을 생성하는 단계;
    로드에서의 게이트-유도 드레인 누설 전류를 제어하기 위해 상기 로드에 상기 출력 전압을 제공하는 단계;
    피드백 회로 스테이지에서 상기 피드백 회로 스테이지의 전류 증가에 반응하여 풀-업 신호를 생성하는 단계로서, 상기 피드백 회로 스테이지에서의 상기 전류 증가는 풀-다운 로드 전류로 인해 발생하는 상기 전압 생성 회로 스테이지에서의 전류 감소에 대응하는, 상기 풀-업 신호를 생성하는 단계;
    상기 전압 생성 회로 스테이지와 연관된 풀-업 트랜지스터의 게이트 단자에서 상기 풀-업 신호를 수신하는 단계로서, 상기 풀-업 신호는 상기 피드백 회로 스테이지를 상기 전압 생성 회로 스테이지에 연결하는 게이트 전압 라인에 걸쳐 수신되는, 상기 풀-업 신호를 수신하는 단계; 및
    상기 풀-다운 로드 전류에 대응하는 상기 출력 전압의 강하에 반응하여 상기 출력 전압을 상기 정상-상태 전압으로 다시 상승시키기 위해 상기 피드백 회로 스테이지에 의해 제공되는 상기 풀-업 신호에 반응하여 상기 풀-업 트랜지스터의 풀-업 능력을 증가시키는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제1 저항기의 제1 종단과 전원 공급 전압 사이에 연결되는 바이어싱 트랜지스터를 통해 상기 제1 저항기에 전류를 제공하는 단계를 더 포함하되, 상기 바이어싱 트랜지스터 양단의 전압 강하가 상기 전압 생성 회로 스테이지에 의해 제공되는 상기 출력 전압에서 상기 출력 트랜지스터 양단의 전압 강하를 실질적으로 상쇄시키는, 방법.
  15. 청구항 13에 있어서,
    상기 제1 저항기의 저항을 변화시켜 상기 전압 생성 회로 스테이지에 의해 제공된 상기 출력 전압의 대응하는 변화를 유발하는 단계를 더 포함하는, 방법.
  16. 삭제
  17. 청구항 13에 있어서,
    피드백 회로 스테이지에서 상기 피드백 회로 스테이지를 상기 전압 생성 회로 스테이지에 연결하는 전압 기준 상의 전압 증가에 반응하여 풀-다운 신호를 생성하는 단계로서, 상기 전압 기준 상에서의 상기 전압 증가는 풀-업 로드 전류로 인해 발생하는 상기 전압 생성 회로 스테이지에서의 전류 증가에 대응하는, 상기 풀-다운 신호를 생성하는 단계;
    상기 전압 생성 회로 스테이지와 연관된 풀-다운 트랜지스터의 게이트 단자에서 상기 풀-다운 신호를 수신하는 단계로서, 상기 풀-다운 신호는 상기 피드백 회로 스테이지를 상기 전압 생성 회로 스테이지에 연결하는 상기 전압 기준에 걸쳐 수신되는, 상기 풀-다운 신호를 수신하는 단계; 및
    상기 풀-업 로드 전류에 대응하는 상기 출력 전압의 상승에 반응하여 상기 출력 전압을 상기 정상-상태 전압으로 다시 하강시키기 위해 상기 피드백 회로 스테이지에 의해 제공되는 상기 풀-다운 신호에 반응하여 상기 풀-다운 트랜지스터의 풀-다운 능력을 증가시키는 단계를 더 포함하는, 방법.
  18. 장치로서,
    제1 단자 및 제2 단자를 갖는 바이어싱 트랜지스터로서, 상기 제1 단자가 전원 공급 전압에 연결되는, 상기 바이어싱 트랜지스터;
    제1 종단 및 제2 종단을 갖는 바이어싱 저항기로서, 상기 제1 종단은 상기 바이어싱 트랜지스터에 연결되고 상기 제2 종단은 바이어싱 전압 신호 라인에 연결되는, 상기 바이어싱 저항기;
    게이트 단자 및 출력 단자를 갖는 출력 트랜지스터로서, 상기 게이트 단자는 상기 바이어싱 전압 신호 라인을 통해 상기 바이어싱 저항기에 연결되며, 상기 출력 단자는 출력 전압을 제공하도록 구성된, 상기 출력 트랜지스터; 및
    상기 출력 트랜지스터의 상기 출력 단자와 접지 사이에 연결되는 풀-다운 트랜지스터를 포함하되,
    상기 풀-다운 트랜지스터는 상기 풀-다운 트랜지스터를 피드백 구성요소에 연결하는 전압 기준 라인 상에서 풀-다운 신호를 수신하도록 구성된 게이트 단자를 갖고;
    상기 바이어싱 트랜지스터 양단의 전압 강하는 상기 출력 전압에서 상기 출력 트랜지스터 양단의 전압 강하를 실질적으로 상쇄시키며;
    상기 풀-다운 트랜지스터의 풀-다운 능력은 상기 출력 트랜지스터의 상기 출력 단자에서의 로드 전류에 대응하는 상기 출력 전압의 상승에 반응하여 상기 출력 전압을 정상-상태 전압으로 다시 하강시키기 위해 상기 피드백 구성요소에 의해 제공되는 상기 풀-다운 신호에 반응하여 증가하는, 장치.
  19. 청구항 18에 있어서,
    상기 전원 공급 전압과 상기 출력 트랜지스터 사이에 연결되는 풀-업 트랜지스터를 더 포함하며; 상기 풀-업 트랜지스터는 상기 풀-업 트랜지스터를 피드백 구성요소에 연결하는 게이트 전압 신호 라인 상에서 풀-업 신호를 수신하도록 구성된 게이트 단자를 갖되;
    상기 풀-업 트랜지스터의 풀-업 능력은 상기 출력 트랜지스터의 상기 출력 단자에서의 로드 전류에 대응하는 상기 출력 전압의 강하에 반응하여 상기 출력 전압을 정상-상태 전압으로 다시 상승시키기 위해 상기 피드백 구성요소에 의해 제공되는 상기 풀-업 신호에 반응하여 증가하는, 장치.
  20. 삭제
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