TWI632549B - 電壓產生電路 - Google Patents

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TWI632549B
TWI632549B TW106120028A TW106120028A TWI632549B TW I632549 B TWI632549 B TW I632549B TW 106120028 A TW106120028 A TW 106120028A TW 106120028 A TW106120028 A TW 106120028A TW I632549 B TWI632549 B TW I632549B
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潘東
吳均
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美商美光科技公司
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Abstract

本發明揭示用於控制一電晶體器件中之閘極引發之汲極洩漏電流之裝置及方法。一裝置可包含：一第一偏壓電路級，其經組態以在一偏壓信號線上提供一偏壓電壓，該偏壓電壓係基於通過與該第一偏壓電路級相關聯之一第一電阻器之一電流；一電壓產生電路級，其經耦合至該第一偏壓電路級，該電壓產生電路級具有一輸出電晶體，該輸出電晶體係透過其之一閘極終端耦合至該偏壓信號線；及一輸出線，其經耦合至該電壓產生電路級，且經組態以提供具有一穩態電壓之一輸出電壓信號，該穩態電壓比一電力供應電壓小對應於跨與該第一偏壓電路級相關聯之該第一電阻器之一電壓降之一量。

Description

電壓產生電路
本發明係關於用於產生一電壓之系統及方法。
記憶體(諸如動態隨機存取記憶體(DRAM))用於多種電子系統中(例如，可攜式電腦、桌上型電腦、伺服器系統、行動器件等)且在數年來已經歷若干進步。例如，關於供應至一電晶體之一閘極之一電壓存在下列問題。閘極引發之汲極洩漏(GIDL)可出現在特定半導體器件(諸如場效電晶體)中，其等為記憶體器件之組件。在電晶體之閘極上存在使電流透過基板從電晶體之汲極洩漏之一特定量值之一電壓時出現閘極引發之汲極洩漏電流。此洩漏電流一般被稱為一GIDL電流。記憶體器件可經設計以控制此閘極引發之汲極洩漏(GIDL)以便增強效能。
100‧‧‧VGIDL電路
104‧‧‧第一偏壓級
108‧‧‧第二偏壓級
112‧‧‧VGIDL產生級
116‧‧‧回饋級
120‧‧‧源極終端
124‧‧‧閘極終端
128‧‧‧汲極終端
132‧‧‧第一端
136‧‧‧第二端
140‧‧‧第一端
142‧‧‧閘極終端
144‧‧‧第二端
146‧‧‧源極終端
148‧‧‧輸出
150‧‧‧汲極終端
152‧‧‧電路節點
154‧‧‧電路節點
156‧‧‧第一分支
160‧‧‧電流源/輸出
164‧‧‧汲極終端
168‧‧‧源極終端
170‧‧‧閘極終端
172‧‧‧閘極終端
174‧‧‧源極終端
176‧‧‧第二分支
178‧‧‧閘極終端
180‧‧‧閘極終端
182‧‧‧汲極終端
184‧‧‧汲極終端
186‧‧‧源極終端
188‧‧‧第一端
189‧‧‧電路節點
190‧‧‧輸出
191‧‧‧電容器
192‧‧‧第二端
194‧‧‧源極終端
196‧‧‧汲極終端
198‧‧‧閘極終端
199‧‧‧輸出
204‧‧‧電路負載
304‧‧‧電路負載
402‧‧‧記憶體晶片
404‧‧‧記憶體單元陣列區
406‧‧‧周邊電路區
408‧‧‧記憶體單元陣列
410‧‧‧行解碼器
412‧‧‧列解碼器
414‧‧‧陣列控制電路
416‧‧‧時脈終端
418‧‧‧位址終端
420‧‧‧命令終端
422‧‧‧資料輸入/輸出終端(DQ)
424‧‧‧資料輸入輸出(I/O)緩衝器
426‧‧‧讀取/寫入(RW)放大器
428‧‧‧並列串列轉換電路
430‧‧‧記憶體庫位址緩衝器
432‧‧‧晶片選擇(/CS)接腳
434‧‧‧列位址選通(/RAS)接腳
436‧‧‧行位址選通(/CAS)接腳
438‧‧‧寫入啟用(/WE)接腳
440‧‧‧命令解碼器
442‧‧‧晶片控制電路
444‧‧‧時脈接腳CK
446‧‧‧時脈接腳/CK接腳
448‧‧‧時脈啟用(CKE)接腳
450‧‧‧時脈產生器
500‧‧‧列解碼器電路
502‧‧‧字線級
504‧‧‧電壓通過級
506‧‧‧VGIDL開關級
508‧‧‧源極終端
510‧‧‧源極終端
512‧‧‧汲極終端
514‧‧‧汲極終端
516‧‧‧電路節點
518‧‧‧源極終端
520‧‧‧汲極終端
522‧‧‧電路節點
524‧‧‧源極
526‧‧‧源極
528‧‧‧汲極
530‧‧‧汲極
532‧‧‧源極終端
534‧‧‧源極終端
536‧‧‧汲極
540‧‧‧汲極
En‧‧‧啟用高電壓
EnF‧‧‧啟用低電壓
En1VhvF‧‧‧閘極輸入
En1Vhv‧‧‧閘極輸入
I1‧‧‧第一電流
I2‧‧‧第二電流
M1‧‧‧偏壓電晶體
M2‧‧‧輸出電晶體
M3‧‧‧電晶體
M4‧‧‧上拉電晶體
M5‧‧‧下拉電晶體
M6‧‧‧電晶體
M7‧‧‧電晶體
R1‧‧‧第一偏壓電阻器
R2‧‧‧第二偏壓電阻器
R3‧‧‧電阻器
T1‧‧‧上拉電晶體
T2‧‧‧下拉電晶體
T3‧‧‧電晶體
T4‧‧‧電晶體
T5‧‧‧電晶體
T6‧‧‧電晶體
T7‧‧‧電晶體
T8‧‧‧電晶體
T9‧‧‧電晶體
T10‧‧‧電晶體
ibias0‧‧‧偏壓電流
ibias1‧‧‧偏壓電流
ibias2‧‧‧偏壓電流
iload‧‧‧負載電流
Pc‧‧‧電路節點
VGIDLmVt‧‧‧偏壓電壓
Vcom‧‧‧電壓參考線
VCCP‧‧‧電力供應電壓
VccpVgidl‧‧‧節點
Vg‧‧‧閘極電壓
VGIDL‧‧‧電壓
Vnw1‧‧‧低電壓
VPERI‧‧‧外部電源供應器
圖1係根據本發明之一VGIDL電路之一示意性圖解。
圖2係根據本發明繪示改良一VGIDL電路之上拉驅動強度之負回饋迴路特徵之一電路圖。
圖3係根據本發明繪示改良一VGIDL電路之下拉驅動強度之負回饋迴路特徵之一電路圖。
圖4係根據本發明之一實施例可利用一VGIDL產生電路之一記憶體晶片之一方塊圖。
圖5係根據本發明之一列解碼器電路之一示意性圖解。
本發明係關於用於產生一電壓之裝置及方法。在一個實例中，本發明係關於用於控制一電晶體器件中之閘極引發之汲極洩漏(GIDL)電流之裝置及方法。電晶體器件可經配置為一記憶體(諸如一動態隨機存取記憶體(DRAM))之一組件。一電晶體器件中之GIDL電流之量可與電晶體器件之閘極至汲極(Vgd)電壓成比例。在一個態樣中，GIDL電流可藉由存在於電晶體閘極上之電壓控制。各種實施例係關於產生用於控制一GIDL電流之一電壓(VGIDL)之電路。VGIDL電路實施例產生提供為至一下游器件(諸如一記憶體存取電路)之輸出之一VGIDL電壓。VGIDL電壓在下游組件處接收且經提供為至一電晶體之閘極之輸入以便控制電晶體中之GIDL電流。
根據本發明之一VGIDL電路提供一VGIDL電壓，其大體對可變電路條件(諸如可出現在具有一溫度相依電力供應電壓(諸如一泵浦供應電壓(VCCP))之設計中)不敏感。根據本發明之一VGIDL電路經組態以具有一強上拉及/或下拉驅動能力，其可不存在於先前結構中。因此，電路可在電力開啟期間具有更快之斜升時間。根據本發明之一VGIDL電路可另外具有不受電晶體臨限電壓限制之一最大位準。更具體言之，先前結構可具有VCCP-Vt之一最大位準(其中Vt為電晶體之臨限電壓)，該限制在當前實施例中被移除。此外，根據本發明之一VGIDL電路可經組態以跨溫度及程序邊界而具有VGIDL電壓之相對小變動。根據本發明之一VGIDL電 路亦維持低VCCP偏壓電流及低橫流。
圖1係一VGIDL電路100之一示意性圖解。VGIDL電路100包含結合一VGIDL產生級112提供之第一偏壓級104及第二偏壓級108。VGIDL電路100另外包含經配置於第一偏壓級104與VGIDL產生級112之間的一回饋級116。第一偏壓級104通常經組態以提供一偏壓電壓VGIDLmVt，其藉由VGIDL產生級112及回饋級116接收作為輸入。第二偏壓級108通常經組態以從VGIDL產生級112及回饋級116兩者汲取偏壓電流。第二偏壓級108可經配置以透過將回饋級116耦合至VGIDL產生級112之一電壓參考線(Vcom)汲取電流。除Vcom線外，透過將來自回饋級116之輸出提供至VGIDL產生級112之一閘極電壓(Vg)線耦合回饋級116及VGIDL產生級112。
如在圖1中展示，第一偏壓級104可包含經耦合至第一偏壓電阻器R1及第二偏壓電阻器R2之一偏壓電晶體M1。在一個實例中，M1電晶體可為一PMOS電晶體。M1電晶體可接近電力供應電壓，使得M1電晶體之一源極終端120經耦合至VCCP。M1電晶體之一閘極終端124及一汲極終端128可經耦合在一起。M1電晶體之汲極終端128可進一步耦合R1及R2電阻器，其等可以一串聯組態配置於M1電晶體與接地之間。更具體言之，M1電晶體之汲極終端128可經耦合至R1電阻器之一第一端132，R1電阻器之一第二端136可經耦合至R2電阻器之一第一端140，且R2電阻器之一第二端144可經耦合至接地。
如在圖1中展示，第一偏壓級104可提供透過一輸出148提供之一偏壓電壓VGIDLmVt，輸出148經耦合至將R1及R2電阻器耦合在一起之一電路節點152。根據各種實施例，R1及R2電阻器之一者或兩者可為可變電阻 器。藉由實例，一可變電阻器可為具有一電阻組件及一調整組件(諸如設定電阻組件之一電阻量之一滑臂或電刷)之器件。在圖1中展示之實施例，藉由實例但非限制，R1電阻器係一可變電阻器。如下文更詳細描述，偏壓電壓VGIDLmVt及繼而VGIDL電壓可經由對可變電阻器R1之調整而調整。通過第一偏壓級104之偏壓電流在本文中大體被稱為ibias0。
第二偏壓級108可通常經組態為具有複製存在於第一偏壓級104中之電流之一第一分支156之一電流鏡。存在於第一偏壓級104中之電流之一複本在圖1中大體上被表示為一電流源160。第二偏壓級108之第一分支156另外包含一電晶體M6。在一個實例中，M6電晶體可為一NMOS電晶體。M6電晶體之一汲極終端164經耦合至電流源160，且一源極終端168經耦合至接地。M6電晶體之汲極終端164另外經耦合至其閘極終端172，閘極終端172繼而被耦合至第二偏壓級108之一第二分支176。
第二分支176包含具有經耦合至M6電晶體之閘極終端172之一閘極終端180之一電晶體M7。在一個實例中，M7電晶體可為一NMOS電晶體。M7電晶體之一汲極終端184係透過Vcom線耦合至回饋級116及VGIDL產生級112兩者。第二分支176通常提供存在於第一分支156中之電流量的兩倍。通過第二偏壓級108之第一分支156的偏壓電流在本文中通常被稱為ibias1。通過第二偏壓級108之第二分支176的偏壓電流在本文中通常被稱為ibias2。
回饋級116可包含經串聯耦合至一電晶體M3之一電阻器R3。在一個實例中，M3電晶體可為一NMOS電晶體。R3電阻器可具有經耦合至一電力供應電壓VCCP之一第一端188，及經耦合至M3電晶體之一汲極終端196之一第二端192。M3電晶體之一閘極終端198可係透過VGIDLmVt線 耦合至第一偏壓級104及VGIDL產生級112兩者。另外，M3電晶體之一源極終端194可係透過Vcom線耦合至第二偏壓級108及VGIDL產生級112兩者。如在圖1中展示，回饋級116亦可提供透過一輸出190提供之一閘極電壓(Vg)，輸出190經耦合至將R3電阻器及M3電晶體耦合在一起之一電路節點189。
VGIDL產生級112可包含經串聯耦合至一輸出電晶體M2之一上拉電晶體M4。在一個實例中，M2及M4電晶體可為一PMOS電晶體。具體言之，M4電晶體可具有經耦合至電力供應電壓VCCP之一源極終端186，及經耦合至M2電晶體之一汲極終端182。M4電晶體之一閘極終端178可係透過Vg線耦合至回饋級116。M2電晶體可包含一源極終端174，M2電晶體係透過源極終端174耦合至M4電晶體。M2電晶體之一閘極終端170可係透過VGIDLmVt線耦合至第一偏壓級104及回饋級116兩者。M2電晶體之一汲極終端164可係透過Vcom線耦合至第二偏壓級108及回饋級116兩者。
如在圖1中展示，VGIDL產生級112透過一輸出199來提供一電壓VGIDL，輸出160經耦合至將M4電晶體及M2電晶體耦合在一起之一電路節點154。VGIDL產生級112可另外包含經配置於VGIDL線與接地之間之一下拉電晶體M5。在一個實例中，M5電晶體可為一NMOS電晶體。具體言之，M5電晶體可具有經連接至VGIDL線之一汲極終端150，及經連接至VPERI(其可為外部電源供應器)之一源極終端146。另外，M5電晶體可具有經耦合至Vcom線之一閘極終端142。透過Vcom線，M5電晶體可經耦合至M2電晶體之汲極終端164，以及第二偏壓級108及回饋級116兩者。
回饋級116可另外透過一電容器191經耦合至VGIDL產生級112。如在圖1中展示，電容器191可係在一第一端處耦合至輸出190，輸出190提 供來自回饋級116之閘極電壓Vg。電容器191可係在一第二端處耦合至電路節點154，電路節點154提供來自VGIDL產生級112之VGIDL電壓。電容器191可為添加在Vg與VGIDL之間以便提供穩定性之一Miller補償電容器。
VGIDL電路100經組態以提供可透過具有接近電力供應電壓VCCP之一上端之一電壓範圍來調整之一VGIDL電壓。VGIDL電壓位準通常係藉由經耦合至M1電晶體之可變電阻器R1來設定。可變電阻器R1設定判定在VGIDLmVt線上從第一偏壓級104輸出之一電壓位準。VGIDLmVt電壓在VGIDL產生級112處被接收為輸入，且設定M2電晶體處之閘極電壓。基於此閘極電壓，M2電晶體在VGIDL線上提供一輸出電壓。
如在下文方程式(1)至(4)中陳述，M1電晶體及M2電晶體可經配置使得跨此等電晶體之電壓實質上在提供於VGIDL線上之輸出電壓中彼此抵消。從第一偏壓級104開始，應注意，從第一偏壓級104輸出之VGIDLmVt電壓等於跨M1電晶體及R1電阻器之電壓降。此關係藉由方程式(1)給定：VGIDLmVt=VCCP-|Vgsm1|-R1*ibias0 (1)
從VGIDL產生級112輸出之VGIDL電壓等於VGIDLmVt線上之電壓加上跨M2電晶體之電壓。此關係藉由方程式(2)給定：VGIDL=VGIDLmVt+|Vgsm2| (2)
將方程式1代入方程式2給定VGIDL之一般表達式。此關係藉由方程式3給定：VGIDL=VCCP-R1*ibias0+(|Vgsm2|-|Vgsm1|) (3)
M1及M2電晶體可經匹配，使得其等具有匹配之W/L比。在此組態 中，匹配通過M1及M2電晶體之電流。因此，跨M2電晶體之電壓降(Vgsm2)實質上等於跨M1電晶體之電壓降(Vgsm1)。給定此等值，方程式3簡化為方程式4：VGIDL=VCCP-R1*ibias0 (4)
因此，如在方程式(1)中展示，VGIDL電路100提供可透過具有接近電力供應電壓VCCP之一上端之一電壓範圍而調整之一VGIDL電壓。VGIDL電壓位準可藉由耦合至M1電晶體之可變電阻器R1設定。例如，若ibias0=0.5uA，則藉由選擇不同R1，可選擇不同VGIDL位準。
VGIDL電路100另外包含在存在各種電路負載條件的情況下將VGIDL電壓維持在一所要位準之負回饋迴路特徵。此等負回饋迴路特徵藉由回應於改變電路負載條件而修改M4及M5電晶體上之閘極電壓而操作。M4電晶體通常操作以改良上拉驅動強度。在下文中結合圖2更詳細地描述M4電晶體之操作。M5電晶體通常操作以改良下拉驅動強度。在正常操作期間，M5在此處被切斷。當VGIDL變得過高時，M5電晶體開啟以提供額外下拉電流。在下文中結合圖3更詳細地描述M5電晶體之操作。
圖2係根據本發明繪示改良一VGIDL電路100之上拉驅動強度之負回饋迴路特徵之一電路圖。圖2展示圖1之VGIDL電路100，包含耦合至VGIDL線之一電路負載204。電路負載204大體上表示可在一特定時間存在於電路100之輸出處之負載條件。例如，若VGIDL電路用於一記憶體器件中，則電路負載204可係歸因於一記憶體存取電路或其他下游記憶體組件。圖2另外繪示電路中受電路負載204影響之電流。具體言之，圖2包含表示通過M2電晶體之電流之一第一電流I1及表示通過R3電阻器之電流之一第二電流I2。
如在圖2中展示，當施加電路負載204時，在VGIDL電路100之輸出處存在一負載電流(iload)。當施加電路負載204時，iload增大，VGIDL被拉低。隨著VGIDL被拉低，M2電晶體之閘極至汲極電壓(Vgs)減小。M2電晶體之Vgs之此減小引起I1減小。I1之減小引起I2之對應增大。隨著I2增大，跨R3電阻器之電壓降增大。跨R3之此增大電壓降引起Vg被拉低。隨著Vg被拉低，M4電晶體之上拉能力增大。M4電晶體之增大上拉能力引起VGIDL升高至一更高位準或朝向其穩態值回升。
圖3係根據本發明繪示改良一VGIDL電路100之下拉驅動強度之負回饋迴路特徵之一電路圖。圖3展示圖1之VGIDL電路100，包含耦合至VGIDL線之一電路負載304。電路負載304大體上表示可在一特定時間存在於電路100之輸出處之負載條件。例如，若VGIDL電路用於一記憶體器件中，則電路負載304可係歸因於一記憶體存取電路或其他下游記憶體組件。圖3另外繪示電路中受電路負載304影響之電流。具體言之，圖3包含表示通過M2電晶體之電流之一第一電流I1、表示通過R3電阻器之電流之一第二電流I2及表示通過M5電晶體之電流之一第三電流I3。
如在圖3中展示，當施加電路負載304時，在VGIDL電路100之輸出處存在一負載電流(iload)。若負載電流小於一預定值，則M5電晶體被切斷。此處，I3=0uA。當施加電路負載304且iload增大時，VGIDL被拉高，Vcom被拉高，M5電晶體歸因於在其閘極終端142處之電壓增大而開啟。當M5電晶體開啟時，I3增大。隨著I3增大，VGIDL被拉低或朝向其穩態值拉回。
圖4係根據本發明之一實施例可利用一VGIDL產生電路之一記憶體晶片402之一方塊圖。下列論述最初集中於記憶體晶片402之一般操作。在 此初始論述之後，論述記憶體晶片402中之一VGIDL產生電路之使用。記憶體晶片402可為例如整合至一單一半導體晶片中之DRAM或非揮發性RAM，但其他器件亦可為本發明之記憶體晶片402。記憶體晶片402可經安裝於一記憶體模組基板、一母板或類似物(未展示)上。記憶體晶片包含一記憶體單元陣列區404及一周邊電路區406。記憶體單元陣列區404包含含有複數個記憶體庫之一記憶體單元陣列408，各記憶體庫包含複數個字線、複數個位元線及經配置於複數個字線與複數個位元線之交叉處之複數個記憶體單元。例如，複數個記憶體庫之一數目可為八個，如在圖4中展示。藉由複數個行解碼器410執行位元線之選擇，且藉由複數個列解碼器412執行字線之選擇。提供一陣列控制電路414用於選擇記憶體單元陣列408之一記憶體庫。
周邊電路區406包含時脈終端416、位址終端418、命令終端420及資料輸入/輸出(I/O)終端(DQ)422。例如，資料I/O終端可處置八位元資料通信。資料輸入輸出(I/O)緩衝器424經耦合至資料輸入/輸出終端(DQ)422以用於資料存取(諸如記憶體之讀取存取及寫入存取)。資料I/O緩衝器424與記憶體單元陣列408之間的資料存取可藉由一讀取/寫入(RW)放大器426及一並列串列轉換電路428執行，並列串列轉換電路428在記憶體單元陣列區404及資料I/O終端422中之並列資料之間轉換。因此，資料在RW放大器426與資料I/O緩衝器424之間傳送。
位址終端418經供應有位址信號A15至A0及記憶體庫位址信號BA0至BA2。記憶體庫位址信號可用於在複數個記憶體庫中選擇一記憶體庫。記憶體庫位址信號經提供至一陣列控制電路414以用於經由作為一記憶體庫選擇信號之一記憶體庫位址緩衝器430選擇一記憶體庫。例如，存在容許 在八個記憶體庫中選擇一個記憶體庫之三個記憶體庫位址信號BA0至BA2，如在圖4中展示。行位址緩衝器431自位址信號A15-A0接收行位址信號Y9-Y0，且將一些或全部之行位址信號Y9-Y0提供至行解碼器410(例如，Y7-Y3)、陣列控制電路414(例如，Y9-Y8)及並列串列轉換電路428(例如，Y2-Y0)。列位址緩衝器429自位址信號A15-A0接收列位址信號X15-X0，並將列位址信號X15-X0提供至列解碼器412及/或陣列控制電路414。在一項實施例中，可藉由位址多工化在位址信號A15至A0上提供一列位址及一行位址。在不具有附加延時及公佈CAS模式之一記憶體晶片中，行位址之一部分(例如，圖4中之Y9及Y8)可不經多工化，且可與列位址同時單獨供應。
命令終端420可包含用於接收一互補CS信號之一晶片選擇(/CS)接腳432、用於接收一RAS信號之一列位址選通(/RAS)接腳434、用於接收一CAS信號之一行位址選通(/CAS)接腳436、用於接收一WE信號之一寫入啟用(/WE)接腳438及類似物。一命令解碼器440解碼來自命令終端420之命令信號以接收包含一讀取命令及一寫入命令之各種命令，且回應於所接收之命令提供控制信號至一晶片控制電路442。
因此，當發出讀取命令且用讀取命令適時地供應行位址時，從藉由一列位址及一行位址指定之記憶體單元陣列408中之一記憶體單元來讀取讀取資料。讀取資料DQ係經由RW放大器426、並列串列轉換電路428及資料I/O緩衝器424從資料I/O終端422輸出。類似地，當發出寫入命令，且用寫入命令適時地供應行位址時，寫入資料DQ係經由資料I/O緩衝器424、並列串列轉換電路428及RW放大器426從資料I/O終端422供應至記憶體單元陣列408，且寫入至藉由一列位址及一行位址指定之記憶體單 元。
時脈終端416包含時脈接腳CK 444及/CK 446，以及一時脈啟用(CKE)接腳448。時脈終端416分別在CK接腳444及/CK接腳446處被供應有外部時脈信號CK及/CK。在時脈終端416之CKE接腳448處，供應一時脈啟用(CKE)信號。CKE信號可啟動或撤銷啟動內部時脈電路、輸入緩衝器及輸出驅動器，因此CKE信號係一命令之部分。外部時脈信號CK及/CK彼此互補，且經供應至一時脈產生器450。時脈產生器450接收外部時脈信號CK及/CK，且可執行相位控制，且基於所接收之外部時脈信號及CKE信號來產生一內部時脈信號。儘管未限於此，但一DLL電路可用作時脈產生器450。內部時脈信號可被供應至各種電路，包含命令解碼器440、晶片控制電路442、資料I/O緩衝器424或類似物。各種電路可使用內部時脈信號作為一時序信號。
可結合圖4中繪示之各種組件來使用根據本發明之一VGIDL產生電路。在一個實例中，可結合列解碼器412來使用一VGIDL產生電路。圖5係根據本發明之一列解碼器電路500之一示意性圖解。藉由實例且非限制，下列論述將列解碼器電路500稱為在圖4中展示之列解碼器412之一組件。列解碼器電路500可經組態以使用由圖1之VGIDL產生電路100提供之一VGIDL電壓。列解碼器電路500包含一字線級502、一電壓通過級504及一VGIDL開關級506。
字線級502通常經組態以上拉或下拉與列解碼器412相關聯之一特定字線WL。字線級502係透過一電路節點Pc耦合至電壓通過級504及VGIDL開關級506兩者。電壓通過級504通常經組態以提供藉由字線級502使用來控制上拉或下拉WL電壓之各種電晶體的電壓。VGIDL開關級506通常經 組態以提供用於控制與字線級502相關聯之一或多個電晶體中之閘極引發之汲極洩漏(GIDL)之一VGIDL電壓。
字線級502可經耦合至與列解碼器412相關聯之一字線WL。可取決於由列解碼器412執行之特定記憶體存取操作來啟動或撤銷啟動字線WL。如結合圖4所描述，列解碼器412可將字線WL確立為存取記憶體單元陣列408之一或多個單元之一記憶體操作的部分。應瞭解，一列解碼器412可具有複數個字線。作為實例，圖5僅包含一個字線以便簡化圖式。
字線級502可包含一上拉電晶體T1及一下拉電晶體T2。T1電晶體可接近一電力供應電壓，使得T1電晶體之源極終端508經耦合至VCCP。T2電晶體可接近一低電壓Vnw1，使得T2電晶體之源極終端510經耦合至Vnw1。T1電晶體之汲極終端512及T2電晶體之汲極終端514可係透過一電路節點516耦合在一起。電路節點516可另外提供T1及T2電晶體與字線WL之間之一耦合。
電壓通過級504可經耦合至經耦合至或以其他方式與列解碼器412相關聯之各種電壓源。電壓通過級504通常經組態以回應於字線WL之狀態而經由Pc電路節點將該等電壓之一者傳遞至字線級502。電壓通過級504包含至VCCA之一耦合，VCCA可為經提供以供電給記憶體陣列408(在圖4中展示)之電壓。在一個實例中，VCCA可為1.0伏特。電壓通過級504可另外包含至一啟用低電壓EnF之一耦合。如下文中更詳細描述，EnF電壓可用於啟用各種電晶體，且可取決於是否選擇或不選擇字線WL來確立或撤銷確立。
電壓通過級504可透過一電晶體網路之操作而將VCCA或EnF之一者傳遞至Pc電路節點，如在圖5中展示，該電晶體網路可包含電晶體T7至 T10。電晶體T7至T9可串聯(在一個實例以一源極至汲極組態)耦合在EnF線與Pc電路節點之間。一啟用高電壓En(其係先前提及之啟用低電壓EnF之一互補)可提供T9電晶體之閘極電壓。一1.7電壓源可提供T8電晶體之閘極電壓。VCCP可提供T7電晶體之閘極電壓。T10電晶體可包含一源極終端518，其在一項實施例中耦合至VCCA。T10電晶體之汲極終端520可耦合至一電路節點522，其另外將T9電晶體耦合至T8電晶體。
VGIDL開關級506包含一電晶體網路，其通常經組態以回應於字線WL之狀態而提供一VGIDL電壓至字線級502。VGIDL開關級506可包含電晶體T3及T4，其等經耦合至Pc電路節點。VGIDL開關級506可另外包含電晶體T5及T6，其等經耦合至電壓線。在一些實施例中，VGIDL開關級506可包含一熔絲，其可經熔斷以能夠將VGIDL傳遞至字線級502或將VCCP傳遞至字線級502。當熔絲未熔斷時，VGIDL可經傳遞至字線級502以便降低或消除如本文描述之閘極引發之洩漏(GIDL)電流。
如在圖5中展示，熔絲輸入可經接收作為T5及T6電晶體上之閘極電壓。T5電晶體之源極524可經耦合至VCCP。T6電晶體之源極526可經耦合至VGIDL。T5及T6電晶體可另外耦合至一共用節點，使得T5電晶體之汲極528經耦合至T6電晶體之汲極530。至T5電晶體之閘極輸入標記為En1VhvF。至T6電晶體之閘極輸入標記為En1Vhv。當熔絲未熔斷時，En1Vhv為低且En1VhvF為VCCP。此處，啟動T6電晶體且不啟動T5電晶體。當熔絲熔斷時，En1Vhv為VCCP且En1VhvF為低。此處，啟動T5電晶體且不啟動T6電晶體。
連接T5及T6電晶體之汲極之節點在圖5中標記為VccpVgidl。此標記反映以下事實：此電壓節點可取決於熔絲輸入之狀態而具有VCCP或 VGIDL之一電壓。VccpVgidl電路節點另外耦合至T3及T4電晶體。具體言之，VccpVgidl電路節點經耦合至T3電晶體之源極終端532及T4電晶體之源極終端534。T3及T4電晶體可另外耦合至一共用節點，使得T3電晶體之汲極536經耦合至T4電晶體之汲極540。
如在圖5中展示，T3及T4電晶體之汲極所耦合至之共用節點可為Pc電路節點。在此組態中，T3及T4電晶體可取決於其等閘極電壓而將VccpVgidl節點上之電壓傳遞至Pc電路節點。可藉由EnVhv信號判定T3電晶體上之閘極電壓。T4電晶體之閘極可經耦合至字線級502之電路節點512。因此，藉由上拉電晶體T1及下拉電晶體T2之狀態判定T4電晶體上之閘極電壓。
在操作中，當選擇字線WL時，列解碼器412確立啟用信號，使得EnF為低，En為VCCA，且EnVhv為VCCP。在EnF低且En設定至VCCA的情況下，將開啟T9電晶體。在T9電晶體開啟的情況下，EnF低電壓位準將被傳遞至Pc電路節點，使得將切斷T2電晶體且將開啟T1電晶體。因此，字線WL將向上拉至VCCP。此處，亦將切斷T4電晶體。
當未選擇字線WL時，列解碼器412確立啟用信號，使得EnF為VCCA，En為低，且EnVhv為低。在EnF設定至VCCA且En低的情況下，將切斷T9電晶體。此處，T10電晶體將使Pc電路節點不低於VCCA-Vt，使得T2被開啟以將字線WL向下拉至Vnw1。接著開啟T4電晶體以將VccpVgild傳遞至Pc電路節點。當熔絲未熔斷時，VccpVgidl係VGIDL使得Pc電路節點係VGIDL。
閘極引發之汲極洩漏(GIDL)係關閉狀態洩漏電流之主要促成因素之一者且在一電晶體(諸如一PMOS)之高閘極電壓及低汲極電壓下出現。透 過使用一VGIDL產生電路(諸如結合圖5描述)，可減小或消除GIDL，藉此改良一記憶體器件之操作。在圖5之列解碼器實例中，與字線級502相關聯之上拉電晶體T1可在不存在一VGIDL產生電路的情況下遭受大關閉狀態GIDL洩漏。具體言之，當不存取與T1電晶體相關聯之陣列區段時，可跨T1電晶體存在一大電壓降，從而導致存在GIDL。關閉狀態中之T1電晶體可具有為VCCP(在一個實例中為約3.1V)之一源極電壓及為Vnw1(在一個實例中為約-0.3V)之一汲極電壓。憑藉使用如在圖5中展示之一VGIDL產生電路，關閉狀態中之T1電晶體具有VGIDL而非VCCP之一閘極電壓。VGIDL經組態以小於VCCP且在一個實例中為約2.8V。憑藉在關閉狀態中之T1電晶體之閘極上之此減小電壓，T1電晶體中之GIDL可減小，藉此改良記憶體器件之操作。
以上說明書、實例及資料提供發明申請專利範圍中定義之本發明之例示性實施例之結構及使用之一完整描述。儘管已在上文使用一特定程度或參考一或多個個別實施例描述本發明之各種實施例，但熟習此項技術者可在不脫離本發明之精神或範疇之情況下對所揭示實施例作出數種更改。因此，預期其他實施例。上文描述中含有及附圖中展示之所有物質應解釋為僅繪示特定實施例且非限制性。可在不脫離下列發明申請專利範圍中定義之本發明之基本階段的情況下做出詳細改變或結構。
前文描述具有廣泛應用。任何實施例之論述僅旨在係解釋性的且不旨在暗示本發明之範疇(包含發明申請專利範圍)限於此等實例。換言之，儘管本文已詳細描述本發明之闡釋性實施例，但可依其他各種方式體現及採用本發明之概念，且隨附發明申請專利範圍旨在被解釋為包含此等變動，受限於先前技術之變動除外。

Claims (20)

  1. 一種裝置，其包括：一第一偏壓電路級，其經組態以在一偏壓信號線上提供一偏壓電壓，該偏壓電壓係基於通過與該第一偏壓電路級相關聯之一第一偏壓電阻器之一電流；一電壓產生電路級，其經耦合至該第一偏壓電路級，該電壓產生電路級具有一輸出電晶體，該輸出電晶體係透過該輸出電晶體之一閘極終端耦合至該偏壓信號線；及一輸出線，其經耦合至該電壓產生電路級，且經組態以提供具有一穩態電壓之一輸出電壓信號，該穩態電壓比一電力供應電壓小對應於跨與該第一偏壓電路級相關聯之該第一偏壓電阻器之一電壓降之一量。
  2. 如請求項1之裝置，其中該第一偏壓電路進一步包括：一偏壓電晶體，其經耦合於一電力供應電壓與該第一偏壓電阻器之一第一端之間，其中跨該偏壓電晶體之一電壓降實質上抵消由該電壓產生電路級在該輸出線上提供之輸出電壓中跨該輸出電晶體之一電壓降。
  3. 如請求項1之裝置，其中該第一偏壓電路進一步包括：一第二偏壓電阻器，其經耦合於該第一偏壓電阻器之一第二端與接地之間，其中該偏壓信號線係透過將該第一偏壓電阻器耦合至該第二偏壓電阻器之一電路節點而從該第一偏壓電路級輸出。
  4. 如請求項1之裝置，其中該第一偏壓電阻器係一可變電阻器，且第一偏壓電阻器之電阻之一變動引起由該電壓產生電路級在該輸出線上提供之該輸出電壓之一對應變動。
  5. 如請求項1之裝置，進一步包括：一回饋電路級，其係透過該偏壓信號線耦合至該第一偏壓電路級及該電壓產生電路級；及一閘極電壓線，其提供該回饋電路級與該電壓產生電路級之間之一進一步耦合；其中該回饋電路級回應於該回饋電路級中之一增大電流而經由該閘極電壓線提供一上拉信號至該電壓產生電路級，該回饋電路級中之該增大電流對應於該電壓產生電路級中歸因於該輸出線處之一下拉負載電流而出現之一減小電流。
  6. 如請求項5之裝置，其中該電壓產生電路級進一步包括：一上拉電晶體，其經耦合於一電力供應電壓與該輸出電晶體之間，且係透過該閘極電壓線耦合至該回饋電路級，該閘極電壓線經耦合至該上拉電晶體之一閘極終端；其中該上拉電晶體之一上拉能力回應於由該回饋電路級提供之該上拉信號而增大，以便回應於對應於在該輸出線之該下拉負載電流之該輸出電壓之一下降而使該輸出電壓朝向該穩態電壓回升。
  7. 如請求項5之裝置，其中該回饋電路級包括：一電阻器，其在一第一端處經耦合至一電力供應電壓；及一電晶體，其經耦合至該電阻器之一第二端；其中該閘極電壓線係透過將該回饋電路級中之該電阻器耦合至該電晶體之一電路節點而從該回饋電路級輸出。
  8. 如請求項7之裝置，進一步包括：一電壓參考線，其提供該回饋電路級與該電壓產生電路級之間之一進一步耦合；其中該回饋電路級回應於該電壓參考線上之一增大電壓而經由該電壓參考線提供一下拉信號至該電壓產生電路級，該電壓參考線上之該增大電壓對應於該電壓產生電路級中歸因於該輸出線處之一上拉負載電流而出現之一增大電流。
  9. 如請求項8之裝置，其中該電壓參考線係透過至與該回饋電路級相關聯之該電晶體之一汲極終端之一耦合而耦合至該回饋電路級。
  10. 如請求項8之裝置，其中該電壓產生電路進一步包括：一下拉電晶體，其經耦合於該輸出線與接地之間，該下拉電晶體係透過該電壓參考線進一步耦合至該回饋電路級及該輸出電晶體，該電壓參考線經耦合至該下拉電晶體之一閘極終端，該輸出電晶體之一汲極終端經耦合至該電壓參考線；其中該下拉電晶體之一下拉能力回應於由該回饋電路級提供之該下拉信號而增大，以便回應於對應於在該輸出電壓之該上拉負載電流之該輸出電壓之一升高而使該輸出電壓朝向該穩態電壓回降。
  11. 如請求項8之裝置，進一步包括：一第二偏壓電路級，其係透過一電壓參考線耦合至該回饋電路級及該電壓產生級；其中該第二偏壓電路級經組態以產生對應於該第一偏壓電路級中之一電流之該回饋電路級及該電壓產生級中之電流。
  12. 如請求項11之裝置，其中該第二偏壓電路級包括：一第一電流鏡分支，其經耦合至該第一偏壓電路級，且經組態以提供對應於該第一偏壓電路級中之該電流之一電流；及一第二電流鏡分支，其經耦合至該回饋電路級及該電壓產生電路級，該第二電流鏡分支經組態以提供存在於該第一電流鏡分支中之該電流的兩倍。
  13. 一種方法，其包括：基於通過與一第一偏壓電路級相關聯之一第一電阻器之一電流，從該第一偏壓電路級提供一偏壓電壓；透過一偏壓信號線，在一電壓產生電路級處接收該偏壓電壓信號，該偏壓信號線經耦合至與該電壓產生電路級相關聯之一輸出電晶體之一閘極終端；及基於由該偏壓電路級提供之該偏壓電壓，從該電壓產生電路級產生一輸出電壓，該輸出電壓具有比一電力供應電壓小對應於跨與該第一偏壓電路級相關聯之該第一電阻器之一電壓降之一量之一穩態電壓；及提供該輸出電壓至一負載，以便控制該負載中之一閘極引發之汲極洩漏電流。
  14. 如請求項13之方法，進一步包括：透過經耦合於一電力供應電壓與該第一電阻器之一第一端之間之一偏壓電晶體提供電流至該第一電阻器，其中跨該偏壓電晶體之一電壓降實質上抵消由該電壓產生電路級在輸出線上提供之該輸出電壓中跨該輸出電晶體之一電壓降。
  15. 如請求項13之方法，進一步包括：改變該第一電阻器之一電阻，以便引起由該電壓產生電路級在該輸出線上提供之該輸出電壓之一對應變動。
  16. 如請求項13之方法，進一步包括：回應於一回饋電路級中之一增大電流，在該回饋電路級處產生一上拉信號，其中該回饋電路級中之該增大電流對應於該電壓產生電路級中歸因於該輸出線處之一下拉負載電流而出現之一減小電流；在與該電壓產生電路級相關聯之一上拉電晶體之一閘極終端處接收該上拉信號，跨將該回饋電路級耦合至該電壓產生級之一閘極電壓線接收該上拉信號；及回應於由該回饋電路級提供之該上拉信號而增大該上拉電晶體之一上拉能力，以便回應於對應於該輸出線處之該下拉負載電流之該輸出電壓之一下降而使該輸出電壓朝向該穩態電壓回升。
  17. 如請求項13之方法，進一步包括：回應於將一回饋電路級耦合至該電壓產生級之一電壓參考線上之一增大電壓而在該回饋電路級處產生一下拉信號，其中該電壓參考線上之該增大電壓對應於該電壓產生電路級中歸因於該輸出線處之一上拉負載電流而出現之一增大電流；在與該電壓產生電路級相關聯之一下拉電晶體之一閘極終端處接收該下拉信號，跨將該回饋電路級耦合至該電壓產生級之該電壓參考線接收該下拉信號；及回應於由該回饋電路級提供之該下拉信號而增大該下拉電晶體之一下拉能力，以便回應於對應於該輸出線處之該上拉負載電流之該輸出電壓之一升高而使該輸出電壓朝向該穩態電壓回降。
  18. 一種裝置，其包括：一偏壓電晶體，其具有第一終端及第二終端，該第一終端經耦合至一電力供應電壓；一偏壓電阻器，其具有第一端及第二端，該第一端經耦合至該偏壓電晶體，且該第二端經耦合至一偏壓電壓信號線；及一輸出電晶體，其具有一閘極終端及一輸出終端，該閘極終端透過該偏壓電壓信號線耦合至該偏壓電阻器，該輸出終端經組態以提供一輸出電壓；其中跨該偏壓電晶體之一電壓降實質上抵消該輸出電壓中跨該輸出電晶體之一電壓降。
  19. 如請求項18之裝置，進一步包括：一上拉電晶體，其經耦合於該電力供應電壓與該輸出電晶體之間，該上拉電晶體具有一閘極終端，其經組態以接收將該上拉電晶體耦合至一回饋組件之一閘極電壓信號線上之一上拉信號；其中該上拉電晶體之一上拉能力回應於由該回饋組件提供之該上拉信號而增大，以便回應於對應於該輸出電晶體之該輸出終端處之一負載電流之該輸出電壓之一下降而使該輸出電壓朝向一穩態電壓回升。
  20. 如請求項18之裝置，進一步包括：一下拉電晶體，其經耦合於該輸出電晶體之該輸出終端與接地之間，該下拉電晶體具有一閘極終端，其經組態以接收將該下拉電晶體耦合至一回饋組件之一電壓參考線上之一下拉信號；其中該下拉電晶體之一下拉能力回應於由該回饋組件提供之該下拉信號而增大，以便回應於對應於該輸出電晶體之該輸出終端處之一負載電流之該輸出電壓之一升高而使該輸出電壓朝向一穩態電壓回降。
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