KR100761370B1 - 전압 발생 장치 - Google Patents

전압 발생 장치 Download PDF

Info

Publication number
KR100761370B1
KR100761370B1 KR1020060029654A KR20060029654A KR100761370B1 KR 100761370 B1 KR100761370 B1 KR 100761370B1 KR 1020060029654 A KR1020060029654 A KR 1020060029654A KR 20060029654 A KR20060029654 A KR 20060029654A KR 100761370 B1 KR100761370 B1 KR 100761370B1
Authority
KR
South Korea
Prior art keywords
pull
voltage
driving
active
output
Prior art date
Application number
KR1020060029654A
Other languages
English (en)
Other versions
KR20070036603A (ko
Inventor
박기덕
장지은
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/526,815 priority Critical patent/US7362167B2/en
Priority to JP2006269821A priority patent/JP2007095286A/ja
Publication of KR20070036603A publication Critical patent/KR20070036603A/ko
Application granted granted Critical
Publication of KR100761370B1 publication Critical patent/KR100761370B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 전압 발생 장치에 관한 것으로서, 특히, 스탠바이 또는 셀프 리프레쉬 모드와 액티브 동작시 최종 드라이버 단의 제어하는 트랜지스터를 선택적으로 구동하여 스탠바이 전류를 줄이고 액티브시 응답 시간을 단축할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하고, 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하며, 바이어스 전압에 따라 풀업/풀다운 구동신호를 풀업/풀다운 구동하는 풀업/풀다운 전압 구동부를 포함하는 코아전압 제어수단과, 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 출력 구동부, 및 뱅크 액티브신호의 상태에 따라 풀업/풀다운 전압 구동부의 구동 사이즈를 선택적으로 변경시키는 액티브 제어수단을 포함한다.
스탠바이, 누설 전류, 모드, 액티브, 뱅크

Description

전압 발생 장치{Voltage generator}
도 1은 종래의 전압 발생 장치에 관한 회로도.
도 2는 본 발명에 따른 전압 발생 장치에 관한 회로도.
도 3은 도 2의 액티브 제어부에 관한 회로도.
도 4는 도 2의 액티브 제어부에 관한 다른 실시예.
도 5는 본 발명에 따른 전압 발생 장치의 동작 타이밍도.
본 발명은 전압 발생 장치에 관한 것으로서, 특히, 비트라인 프리차지 전압 또는 셀 플레이트 전압 발생 장치에 있어서, 스탠바이 또는 셀프 리프레쉬 모드와 액티브 동작시 최종 드라이버 단의 제어하는 트랜지스터를 선택적으로 구동하여 스탠바이 전류를 줄이고 액티브시 응답 시간을 단축할 수 있도록 하는 기술이다.
반도체 메모리 소자는 공정변화에 대한 조건들에 의해 낮은 구동능력(Drivability)을 갖는 경우가 많다. 이러한 경우 전압의 구동능력이 작아서 내 부전압에 큰 변화를 일으켜 반도체 메모리 소자의 오동작을 유발하게 된다.
또한, 반도체 메모리 소자가 고집적화됨에 따라 공정변화가 점점 심해지기 때문에, 코아전압이 점점 낮아지면서 반도체 메모리 소자에 사용되는 비트라인 프리차지 전압 Vblp 및 셀 플레이트 전압 Vcp의 구동능력도 감소하게 된다.
도 1은 종래의 비트라인 프리차지 전압 Vblp 발생 장치에 관한 회로도이다.
종래의 전압 발생 장치는 코아전압 제어수단(10)과 출력 구동부(20)를 구비한다. 그리고, 코아전압 제어수단(10)은 코아전압 발생부(11)와, 바이어스 전압 발생부(12), 게이트 전압 발생부(13), 풀업/풀다운 전압 구동부(14,15)를 포함한다.
여기서, 코아전압 발생부(11)는 비트라인 프리차지 전압 Vblp 또는 셀플레이트 전압 VCP의 기준전압이 되는 1/2 코아전압(1/2×VCORE)을 발생한다. 이러한 코아전압 발생부(11)는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P1,P2와 저항 R1,R2을 구비한다. 따라서 셀프 바이어스 다이오드(Self Bias Diode) 저항과 라인(Line) 저항을 이용한 전압 분할기(Voltage Divider)를 구현하여 기준전압 ref을 발생한다.
이때, 전원전압이 외부에서 인가되는 경우에 도 1에서와 같이 전압 분할기를 이용하여 전원전위를 생성하지만, 전원전압을 내부에서 생성하는 경우 다른 장치의 기준전위 발생부를 통해 기준전압 ref을 생성할 수 있다.
그리고, 바이어스 전압 발생부(12)는 기준전압 ref을 이용하여 바이어스 전압 pbias,nbias을 발생한다. 이러한 바이어스 전압 발생부(12)는 PMOS트랜지스터 P3~P5와 NMOS트랜지스터 N1~N5를 구비한다. 여기서, PMOS트랜지스터 P3와 NMOS트랜지스터 N1,N3는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 접지전압 VSS 인가단으로 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P3는 게이트 단자를 통해 기준전압 ref이 인가되고, NMOS트랜지스터 N1,N3는 각각의 게이트 단자와 드레인 단자가 공통 연결된다.
또한, PMOS트랜지스터 P4와 NMOS트랜지스터 N2,N4는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 커런트 미러 구조를 이루며, 코아전압 VCORE 인가단에 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P4는 게이트 단자와 드레인 단자가 공통 연결되고, NMOS트랜지스터 N2는 NMOS트랜지스터 N1와 게이트 단자가 공통 연결되며, NMOS트랜지스터 N4는 NMOS트랜지스터 N3과 게이트 단자가 공통 연결되어, NMOS트랜지스터 N2,N4에 동일한 전류가 흐르게 된다.
또한, PMOS트랜지스터 P5는 코아전압 VCORE 인가단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P4와 공통 연결된 커런트 미러 구조를 이룬다. 또한, NMOS트랜지스터 N5는 접지전압단과 PMOS트랜지스터 P7 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias가 인가된다.
게이트 전압 발생부(13)는 게이트 단자를 통해 게이트 전압 ngate이 공통으로 인가되는 NMOS트랜지스터 N7,N8과 게이트 단자를 통해 게이트 전압 pgate이 공통으로 인가되는 PMOS트랜지스터 P7,P8을 구비하여 커런트 미러 구조를 이룬다. 이러한 게이트 전압 발생부(13)는 기준전압 ref 보다 NMOS트랜지스터 N7의 문턱전압 만큼 높은 전위인 게이트 전압 ngate과, 기준전압 ref 보다 PMOS트랜지스터 P7 의 문턱전압 만큼 낮은 전위인 게이트 전압 pgate을 생성한다.
또한, 풀업 전압 구동부(14)는 PMOS트랜지스터 P6을 구비한다. 여기서, PMOS트랜지스터 P6는 코아전압 VCORE 인가단과 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 바이어스 전압 pbias이 인가된다.
그리고, 풀다운 전압 구동부(15)는 NMOS트랜지스터 N6을 구비한다. 여기서, NMOS트랜지스터 N6는 접지전압단과 PMOS트랜지스터 P8 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias이 인가된다.
또한, 출력 구동부(20)는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 구비한다. PMOS트랜지스터 P9와 NMOS트랜지스터 N9는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.
이러한 구성을 갖는 종래의 전압 발생 장치에 관한 동작 과정을 설명하면 다음과 같다.
먼저, PMOS트랜지스터 P6는 문턱전압 근처의 턴온 저항으로 동작하게 되어 일정한 전류가 흐르도록 한다. 따라서, 항상 동작하기 때문에 턴온 저항이 크게 설정된다. 그리고, NMOS트랜지스터 N8는 비트라인 프리차지 전압 VBLP의 레벨이 변함에 따라 소스 팔로워(Follower) 형태로 동작하기 때문에 빠르게 동작하게 된다.
만약, 비트라인 프리차지 전압 VBLP이 낮아지게 되면, NMOS트랜지스터 N8의 게이트 전압 ngate과 소스인 비트라인 프리차지 전압 VBLP의 값이 커지게 된다. 이에 따라, NMOS트랜지스터 N8에 흐르는 전류가 빨리 흐르게 되어 풀업 구동신호 pdrv의 전압 레벨이 낮아지게 된다. 따라서, PMOS트랜지스터 P9가 턴온되어 비트라인 프리차지 전압 VBLP의 레벨을 상승시키게 된다.
또한, NMOS트랜지스터 N6는 문턱전압 근처의 턴온 저항으로 동작하게 되어 일정한 전류가 흐르도록 한다. 따라서, 항상 동작하기 때문에 턴온 저항이 크게 설정된다. 그리고, PMOS트랜지스터 P8는 비트라인 프리차지 전압 VBLP의 레벨이 변함에 따라 소스 팔로워(Follower) 형태로 동작하기 때문에 빠르게 동작하게 된다.
만약, 비트라인 프리차지 전압 VBLP이 높아지게 되면, PMOS트랜지스터 P8의 게이트 전압 pgate과 소스인 비트라인 프리차지 전압 VBLP의 값이 커지게 된다. 이에 따라, PMOS트랜지스터 P8에 흐르는 전류가 빨리 흐르게 되어 풀다운 구동신호 ndrv의 전압 레벨이 높아지게 된다. 따라서, NMOS트랜지스터 N9가 턴온되어 비트라인 프리차지 전압 VBLP의 레벨을 감소시키게 된다.
그런데, 이러한 종래의 전압 발생 장치는 내부 전원전위가 낮은 경우 구동능력이 감소하게 되는 것을 방지하기 위한 것으로서, 최종단의 구동능력을 높이기 위해 출력 구동부(20)에 슬림 로우(Slim Low) 문턱전압을 갖는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 구비하게 된다. 그런데, 이러한 경우 액티브, 리드/라이트 시의 동작 특성은 향상되는 반면에, 프리차지 상태에서는 오프 누설 전류가 많이 흐르게 되는 문제점이 있다.
즉, PMOS트랜지스터 P9 또는 NMOS트랜지스터 N9의 문턱전압이 목표 값에서 조금만 낮아지게 되면, 많은 오프 누설전류에 의해 프리차지, 즉 스탠바이 전류가 발생하게 된다. 이에 따라, 스펙에 부합되지 않는 결과를 야기하게 되며, 특히, 스탠바이 전류가 중요한 관건인 저전력 또는 모바일 제품에서 치명적인 오류를 유발할 수 있다.
따라서, 최종 드라이버 단의 동작 영역을 확보하기 위해 PMOS트랜지스터 P9와 NMOS트랜지스터 N9의 문턱전압을 낮출 경우, 구동능력 특성을 향상시킬 수는 있으나 스탠바이 전류 측면에서는 엄청난 손실을 유발하게 되는 문제점이 있다.
그리고, 최종 드라이버단의 PMOS트랜지스터 P9 또는 NMOS트랜지스터 N9의 누설전류를 줄이기 위해 PMOS트랜지스터 P6, NMOS트랜지스터 N6의 구동 능력을 증가시킬 경우 PMOS트랜지스터 P9와 NMOS트랜지스터 N9의 구동 능력이 상대적으로 작아지게 되어 액티브 동작시 문제를 유발하게 된다.
또한, 스탠바이 모드시 비트라인 프리차지 전압 VBLP이 안정적이지 못하거나 오퍼레이션(Operation) 하게 될 경우, PMOS트랜지스터 P8가 소스 팔로워(Follower) 형태로 동작하기 때문에 출력 구동부(20)가 턴온 되는 시점이 빨라지게 되고, 스탠바이 전류를 줄이기 위해 최소한의 전류만 공급되어 출력 구동부(20)가 턴오프 되는 시점이 느려지게 된다.
이에 따라, 최종 드라이버 단을 턴온/턴오프시키는 시간이 미스매치(Mismatch)되어 PMOS트랜지스터 P8과 NMOS트랜지스터 N9가 동시에 턴온되는 경우가 존재하여 다이렉트(Direct) 전류가 발생할 수 있게 되는 문제점이 있다.
이러한 경우 스탠바이 전류뿐만 아니라, 오퍼레이션 동작시 다이렉트 전류 경로가 형성되어 스탠바이 모드 및 동작 모드시 링잉(Ringing) 전류가 발생하게 됨으로써 칩 구동 능력에 악영향을 미치게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 스탠바이 또는 셀프 리프레쉬 동작과 액티브 동작시에 최종 드라이브단을 제어하는 트랜지스터를 선택적으로 구동하여 스탠바이 전류를 줄이고 액티브시 응답 시간을 단축하며 구동능력을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 전압 발생 장치는, 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하고, 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하며, 바이어스 전압에 따라 풀업/풀다운 구동신호를 풀업/풀다운 구동하는 풀업/풀다운 전압 구동부를 포함하는 코아전압 제어수단과, 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 출력 구동부, 및 뱅크 액티브신호의 상태에 따라 풀업/풀다운 전압 구동부의 구동 사이즈를 선택적으로 변경시키는 액티브 제어수단을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 전압 발생 장치에 관한 회로도이다.
본 발명은 코아전압 제어수단(10)과, 출력 구동부(20)와, 액티브 제어수단(100~400)을 구비한다. 여기서, 코아전압 제어수단(10)과 출력 구동부(20)의 구성은 종래의 코아전압 제어수단(10)과 출력 구동부(20)와 동일하므로 동일한 도면부호로 설명하며, 이에 대한 상세 구성 및 동작의 설명은 생략하기로 한다.
본 발명의 상세 구성을 설명하면, 액티브 제어수단은 액티브 제어부(100,300)와 선택 구동부(200,400)를 구비한다. 여기서, 액티브 제어부(100)는 뱅크 액티브신호 B_atv<0:n>에 따라 각 뱅크의 활성화 여부를 판단하여 그 결과에 따라 구동 제어신호의 활성화 여부를 제어한다.
그리고, 선택 구동부(200)는 PMOS트랜지스터 P10,P11와, 인버터 IV1,IV2 및 전송게이트 T1를 구비한다. 여기서, 인버터 IV1는 액티브 제어부(100)의 출력을 반전한다. PMOS트랜지스터 P10는 코아전압 VCORE 인가단과 전송게이트 T1 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력이 인가된다. PMOS트랜지스터 P11는 코아전압 VCORE 인가단과 풀업 구동신호 pdrv 인가단 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P10의 드레인 단자에 연결된다.
또한, 인버터 IV2는 인버터 IV1의 출력을 반전한다. 전송게이트 T1는 인버터 IV1,IV2의 출력에 따라 PMOS트랜지스터 P10의 드레인 단자와 바이어스 전압 pbias 인가단 사이를 선택적으로 연결한다.
그리고, 액티브 제어부(300)는 뱅크 액티브신호 B_atv<0:n>에 따라 각 뱅크의 활성화 여부를 판단하여 그 결과에 따라 구동 제어신호의 활성화 여부를 제어한다.
그리고, 선택 구동부(400)는 NMOS트랜지스터 N10,N11와, 인버터 IV3,IV4 및 전송게이트 T2를 구비한다. 여기서, 인버터 IV3는 액티브 제어부(300)의 출력을 반전한다. NMOS트랜지스터 N10는 접지전압 VSS 인가단과 전송게이트 T2 사이에 연결되어 게이트 단자를 통해 인버터 IV4의 출력이 인가된다. NMOS트랜지스터 N11는 접지전압 VSS 인가단과 풀다운 구동신호 ndrv 인가단 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N10의 드레인 단자에 연결된다.
또한, 인버터 IV4는 인버터 IV3의 출력을 반전한다. 전송게이트 T2는 인버터 IV3,IV4의 출력에 따라 NMOS트랜지스터 N10의 드레인 단자와 바이어스 전압 nbias 인가단 사이를 선택적으로 연결한다.
도 3은 도 2의 액티브 제어부(100,300)에 관한 회로도이다. 여기서, 액티브 제어부(100)의 상세 회로는 액티브 제어부(300)의 구성과 동일하므로 본 발명에서는 액티브 제어부(100)의 상세 구성을 그 실시예로 설명하기로 한다.
액티브 제어부(100)는 노아게이트 NOR1와 인버터 IV5~IV8 및 낸드게이트 ND1을 구비한다. 여기서, 노아게이트 NOR1는 뱅크 액티브신호 B_atv<0>~B_atv<3>를 노아연산하여 신호 A를 출력한다. 그리고, 인버터 IV5~IV8는 노아게이트 NOR1의 출력을 지연시간(D) 만큼 지연하여 신호 B를 출력한다. 낸드게이트 ND1는 노아게이트 NOR1의 출력인 신호 A와, 인버터 IV8의 출력인 신호 B를 낸드연산하여 신호 C 를 출력한다.
도 4는 도 2의 액티브 제어부(100,300)에 관한 다른 실시예이다.
액티브 제어부(100)는 복수개의 노아게이트 NOR2~NOR4와, 낸드게이트 ND2,ND3 및 복수개의 인버터 IV9~IV13를 구비한다.
여기서, 노아게이트 NOR2는 뱅크 액티브신호 B_atv<0>,B_atv<1>를 노아연산한다. 노아게이트 NOR3는 뱅크 액티브신호 B_atv<2>,B_atv<3>를 노아연산한다. 노아게이트 NOR4는 뱅크 액티브신호 B_atv<n-1>,B_atv<n>를 노아연산한다.
낸드게이트 ND2는 노아게이트 NOR2~NOR4의 출력을 낸드연산한다. 인버터 IV9는 낸드게이트 ND2의 출력을 반전한다. 인버터 IV10~IV13는 인버터 IV9의 출력을 지연하여 출력한다. 낸드게이트 ND3는 인버터 IV9의 출력과 인버터 IV13의 출력을 낸드연산한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 5를 참조하여 설명하면 다음과 같다.
먼저, 바이어스 전압 pbias은 코아전압 VCORE - PMOS트랜지스터 P6의 문턱전압 Vt 근처의 레벨 신호이다. 이러한 바이어스 전압 pbias은 PMOS트랜지스터 P6에 일정한 게이트 전압을 공급하여 일정한 전류가 흐를 수 있도록 한다. 또한, 바이어스 전압 nbias는 접지전압 VSS + NMOS트랜지스터 N6의 문턱전압 Vt 근처의 레벨 신호이다. 이러한 바이어스 전압 nbias은 NMOS트랜지스터 N6에 일정한 게이트 전압을 공급하여 일정한 전류가 흐를 수 있도록 한다.
그리고, NMOS트랜지스터 N8은 비트라인 프리차지 전압 VBLP를 소스로 하여 비트라인 프리차지 전압 VBLP이 변함에 따라 빠르게 동작하게 된다. PMOS트랜지스터 P8는 비트라인 프리차지 전압 VBLP을 소스로 하여 비트라인 프리차지 전압 VBLP이 변함에 따라 빠르게 동작하게 된다. 즉, 소스 팔로워(Source Follower) 구조인 NMOS트랜지스터 N8와 PMOS트랜지스터 P8는 모두 비트라인 프리차지 전압 VBLP의 레벨 변화에 따라 빠르게 동작하여 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 턴온/턴오프시킨다.
여기서, 본 발명은 액티브 동작시 출력단의 구동능력을 향상시키고 스탠바이 모드시 누설 전류를 감소시키기 위해, 최종 드라이버 단인 출력 구동부(20)를 제어하기 위한 PMOS트랜지스터 P6, NMOS트랜지스터 N6의 사이즈를 모드 별로 변경하게 된다.
먼저, 스탠바이 모드시에는 PMOS트랜지스터 P6,P11과 NMOS트랜지스터 N6,N11를 모두 구동하여 최종 드라이버단의 구동능력을 감소시켜 스탠바이 전류의 소모를 줄이도록 한다.
즉, 스탠바이 모드시에는 뱅크 액티브신호 B_atv<0:n>가 모두 로우가 되어 액티브 제어부(100)의 출력인 구동 제어신호가 로우가 되고, 인버터 IV1에 의해 선택 구동부(200)에 하이 신호가 출력된다.
이에 따라, 전송게이트 T1가 턴온되어 PMOS트랜지스터 P6,P11의 게이트 단자가 서로 연결된다. 이때, PMOS트랜지스터 P10는 게이트 단자에 하이 레벨의 신호가 인가되어 턴오프 상태를 유지한다. 따라서, 바이어스 전압 pbias에 따라 PMOS트랜지스터 P6,P11가 동시에 턴온된다.
그리고, 스탠바이 모드시에는 뱅크 액티브신호 B_atv<0:n>가 모두 로우가 되어 액티브 제어부(300)의 출력인 구동 제어신호가 로우가 되고, 인버터 IV3에 의해 선택 구동부(400)에 하이 신호가 출력된다.
이에 따라, 전송게이트 T2가 턴온되어 NMOS트랜지스터 N6,N11의 게이트 단자가 서로 연결된다. 이때, NMOS트랜지스터 N10는 게이트 단자에 로우 레벨의 신호가 인가되어 턴오프 상태를 유지한다. 따라서, 바이어스 전압 nbias에 따라 NMOS트랜지스터 N6,N11가 동시에 턴온된다.
반면에, 액티브 동작시에는 액티브 제어부(100,300)의 출력에 따라 PMOS트랜지스터 P11와 NMOS트랜지스터 N11을 턴오프시키고, PMOS트랜지스터 P6와 NMOS트랜지스터 N6을 턴온시킴으로써 출력 구동부(20)에 출력되는 전류를 증가시킨다. 그리고, 액티브 동작시 칩 전체의 액티브 모드 구간보다 더 넓은 간격의 구간 동안 PMOS트랜지스터 P6, NMOS트랜지스터 N6의 구동 능력을 감소시키게 된다. 이에 따라, 출력 구동부(20)의 구동 능력을 증가시켜 액티브 동작시의 동작 특성을 향상시킬 수 있도록 한다.
이러한 액티브 제어부(100,300)는 각 뱅크의 액티브 구간을 나타내는 내부 액티브 레벨 신호인 뱅크 액티브신호 B_atv<0:n>를 입력받아 이를 노아 연산한다. 그리고, 도 5에 나타난 바와 같이, 뱅크 액티브신호 B_atv<0:n> 중 적어도 어느 하나의 뱅크가 액티브 되었을 경우 노아게이트 NOR1의 출력 신호 A가 로우가 된다. 이에 따라, 뱅크의 액티브 구간(각 뱅크의 액티브 구간이 합해진 구간) 동안 신호 A가 로우로 활성화되고, 신호 A를 인버터 IV6,IV7의 지연시간만큼 지연시킨 신호 B 가 로우로 활성화된다.
결국, 액티브 제어부(100,300)의 출력 신호 C는 신호 A의 활성화 시점에 동기하여 하이 레벨로 활성화되고, 신호 B의 비활성화 시점에 동기하여 로우 레벨로 비활성화된다. 즉, 신호 A의 활성화 구간에 일정 지연시간 D을 더하여 출력 신호 C를 출력함으로써, 액티브 모드시에 신호 C의 활성화 구간 동안 PMOS트랜지스터 P6, NMOS트랜지스터 N6의 구동 능력을 감소시키도록 한다.
여기서, 상술된 일정 지연시간 D은 액티브 제어부(100,300)의 인버터 IV6,IV7에 의해 기설정된 지연 시간을 나타낸다.
즉, 액티브 모드시에는 뱅크 액티브신호 B_atv<0:n> 중 적어도 어느 하나가 하이가 되어 액티브 제어부(100)의 출력인 구동 제어신호가 하이가 되고, 인버터 IV1에 의해 선택 구동부(200)에 로우 신호가 출력된다.
이에 따라, 전송게이트 T1가 턴오프되고 PMOS트랜지스터 P10가 턴온되어 PMOS트랜지스터 P11의 게이트 단자에 코아전압 VCORE이 인가된다. 이에 따라, PMOS트랜지스터 P11가 턴오프 상태를 유지한다.
또한, 액티브 모드시에는 뱅크 액티브신호 B_atv<0:n> 중 적어도 어느 하나가 하이가 되어 액티브 제어부(300)의 출력인 구동 제어신호가 하이가 되고, 인버터 IV3에 의해 선택 구동부(400)에 로우 신호가 출력된다.
이에 따라, 전송게이트 T2가 턴오프되고 NMOS트랜지스터 N10가 턴온되어 NMOS트랜지스터 N11의 게이트 단자에 접지전압 VSS이 인가된다. 이에 따라, NMOS트랜지스터 N11가 턴오프 상태를 유지한다.
한편, 본 발명은 풀업용 액티브 제어부(100)의 지연시간과 풀다운용 액티브 제어부(300)의 지연시간이 동일한 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 풀업용 액티브 제어부(100)의 지연시간과 풀다운용 액티브 제어부(300)의 지연시간을 서로 다르게 설정할 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 스탠바이 또는 셀프 리프레쉬 동작과 액티브 동작시에 최종 드라이브단을 제어하는 트랜지스터를 선택적으로 온/오프 구동하여 스탠바이 모드시에는 누설전류를 줄여 출력 마진을 확보하고, 액티브시에는 최종 출력단의 구동능력을 향상시킴으로써 디램의 동작을 안정화시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (33)

1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하고, 상기 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 상기 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하며, 상기 바이어스 전압에 따라 상기 풀업/풀다운 구동신호를 풀업/풀다운 구동하는 풀업/풀다운 전압 구동부를 포함하는 코아전압 제어수단;
상기 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 출력 구동부; 및
뱅크 액티브신호의 상태에 따라 상기 풀업/풀다운 전압 구동부의 구동 사이즈를 선택적으로 변경시키는 액티브 제어수단을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 1항에 있어서, 상기 액티브 제어수단은 스탠바이 모드시 상기 뱅크 액티브 신호가 비활성화되면 상기 풀업/풀다운 전압 구동부의 구동 사이즈를 증가시키고, 액티브 모드시 상기 뱅크 액티브 신호가 활성화되면 상기 풀업/풀다운 전압 구동부의 구동 사이즈를 감소시키는 것을 특징으로 하는 전압 발생 장치.
제 1항 또는 제 2항에 있어서, 상기 액티브 제어수단은
상기 뱅크 액티브 신호에 따라 상기 풀업 전압 구동부의 구동 사이즈를 변경시키는 제 1액티브 제어수단; 및
상기 뱅크 액티브 신호에 따라 상기 풀다운 전압 구동부의 구동 사이즈를 변경시키는 제 2액티브 제어수단을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 3항에 있어서, 상기 제 1액티브 제어수단은
복수개의 뱅크 액티브 신호를 조합하여 상태를 달리하는 제 1구동 제어신호를 출력하는 풀업용 액티브 제어부; 및
상기 제 1구동 제어신호에 따라 상기 풀업 전압 구동부의 구동 사이즈를 선택적으로 제어하는 제 1선택 구동부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 4항에 있어서, 상기 풀업용 액티브 제어부는 상기 복수개의 뱅크 액티브 신호 중 적어도 어느 하나의 신호가 활성화될 경우 상기 제 1구동 제어신호를 활성화시켜 출력함을 특징으로 하는 전압 발생 장치.
제 5항에 있어서, 상기 풀업용 액티브 제어부는
상기 복수개의 뱅크 액티브 신호를 논리조합하는 제 1논리연산부;
상기 제 1논리연산부의 출력을 일정시간 지연하는 제 1지연부; 및
상기 제 1논리연산부의 출력과 상기 제 1지연부의 출력을 논리조합하는 제 1논리소자를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1논리연산부는 상기 복수개의 뱅크 액티브 신호 중 적어도 어느 하나 이상의 신호가 활성화될 경우 그 출력신호를 활성화 상태로 유지하는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1논리연산부는 제 1노아게이트임을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1논리연산부는
상기 복수개의 뱅크 액티브 신호를 각각 쌍으로 노아연산하는 복수개의 노아게이트; 및
상기 복수개의 노아게이트의 출력을 낸드연산하는 제 1낸드게이트를 포함하 는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1지연부는 직렬 연결된 복수개의 인버터로 이루어진 제 1인버터 체인을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1지연부는
상기 제 1논리연산부의 출력을 반전하는 제 1인버터; 및
직렬 연결된 복수개의 인버터로 이루어져 상기 제 1인버터의 출력을 반전하는 제 2인버터 체인을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1구동 제어신호는 "상기 복수개의 뱅크 액티브 신호가 활성화되는 전체 구간 + 상기 제 1지연부의 지연시간" 동안 활성화 상태를 유지하는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1구동 제어신호는 상기 제 1논리연산부의 출력신호가 활성화되는 시점에 동기하여 활성화되고, 상기 제 1지연부의 출력신호가 비활 성화되는 시점에 동기하여 비활성화되는 것을 특징으로 하는 전압 발생 장치.
제 6항에 있어서, 상기 제 1논리소자는 제 2낸드게이트임을 특징으로 하는 전압 발생 장치.
제 4항에 있어서, 상기 제 1선택 구동부는
코아전압 인가단과 상기 풀업 구동신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 바이어스 전압이 인가되는 풀업 구동소자; 및
상기 제 1구동 제어신호에 따라 상기 풀업 구동소자를 선택적으로 구동하는 제 1선택수단을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 15항에 있어서, 상기 풀업 구동소자는 제 1PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 15항에 있어서, 상기 제 1선택수단은
상기 제 1구동 제어신호를 반전하는 제 2인버터;
상기 제 2인버터의 출력을 반전하는 제 3인버터;
상기 코아전압 인가단과 상기 풀업 구동소자의 게이트 단자 사이에 연결되어 게이트 단자를 통해 상기 제 2인버터의 출력이 인가되는 제 2PMOS트랜지스터; 및
상기 제 2인버터와 상기 제 3인버터의 출력에 따라 상기 풀업 구동소자의 게이트 단자와 상기 바이어스 전압의 인가단을 선택적으로 연결하는 제 1전송게이트를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 3항에 있어서, 상기 제 2액티브 제어수단은
복수개의 뱅크 액티브 신호를 조합하여 상태를 달리하는 제 2구동 제어신호를 출력하는 풀다운용 액티브 제어부; 및
상기 제 2구동 제어신호에 따라 상기 풀다운 전압 구동부의 구동 사이즈를 선택적으로 제어하는 제 2선택 구동부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 18항에 있어서, 상기 풀다운용 액티브 제어부는 상기 복수개의 뱅크 액티브 신호 중 적어도 어느 하나의 신호가 활성화될 경우 상기 제 2구동 제어신호를 활성화시켜 출력함을 특징으로 하는 전압 발생 장치.
제 19항에 있어서, 상기 풀다운용 액티브 제어부는
상기 복수개의 뱅크 액티브 신호를 논리조합하는 제 2논리연산부;
상기 제 2논리연산부의 출력을 일정시간 지연하는 제 2지연부; 및
상기 제 2논리연산부의 출력과 상기 제 2지연부의 출력을 논리조합하는 제 2논리소자를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2논리연산부는 상기 복수개의 뱅크 액티브 신호 중 적어도 어느 하나 이상의 신호가 활성화될 경우 그 출력신호를 활성화 상태로 유지하는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2논리연산부는 제 2노아게이트임을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2논리연산부는
상기 복수개의 뱅크 액티브 신호를 각각 쌍으로 노아연산하는 복수개의 노아게이트; 및
상기 복수개의 노아게이트의 출력을 낸드연산하는 제 3낸드게이트를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2지연부는 직렬 연결된 복수개의 인버터로 이루어진 제 3인버터 체인을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2지연부는
상기 제 2논리연산부의 출력을 반전하는 제 4인버터; 및
직렬 연결된 복수개의 인버터로 이루어져 상기 제 4인버터의 출력을 반전하는 제 4인버터 체인을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2구동 제어신호는 상기 복수개의 뱅크 액티브 신호가 활성화되는 전체 구간 + 상기 제 2지연부의 지연시간 동안 활성화 상태를 유지하는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2구동 제어신호는 상기 제 2논리연산부의 출력신 호가 활성화되는 시점에 동기하여 활성화되고, 상기 제 2지연부의 출력신호가 비활성화되는 시점에 동기하여 비활성화되는 것을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 제 2논리소자는 제 4낸드게이트임을 특징으로 하는 전압 발생 장치.
제 18항에 있어서, 상기 제 2선택 구동부는
접지전압 인가단과 상기 풀다운 구동신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 바이어스 전압이 인가되는 풀다운 구동소자; 및
상기 제 2구동 제어신호에 따라 상기 풀다운 구동소자를 선택적으로 구동하는 제 2선택수단을 포함하는 것을 특징으로 하는 전압 발생 장치.
제 29항에 있어서, 상기 풀다운 구동소자는 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 29항에 있어서, 상기 제2선택수단은
상기 제 2구동 제어신호를 반전하는 제 5인버터;
상기 제 5인버터의 출력을 반전하는 제 6인버터;
상기 접지전압 인가단과 상기 풀다운 구동소자의 게이트 단자 사이에 연결되어 게이트 단자를 통해 상기 제 6인버터의 출력이 인가되는 제 2NMOS트랜지스터; 및
상기 제 5인버터와 상기 제 6인버터의 출력에 따라 상기 풀다운 구동소자의 게이트 단자와 상기 바이어스 전압의 인가단을 선택적으로 연결하는 제 2전송게이트를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 1항에 있어서, 상기 액티브 제어수단은 스탠바이 모드시 상기 풀업/풀다운 전압 구동부의 구동 사이즈를 증가시키고, 액티브 모드시 상기 뱅크 액티브 신호의 활성화 구간 동안 보다 일정 지연시간 더 지연된 구간 동안 상기 풀업/풀다운 전압 구동부의 구동 사이즈를 감소시키는 것을 특징으로 하는 전압 발생 장치.
제 32항에 있어서, 상기 액티브 제어수단은
상기 액티브 모드시 상기 뱅크 액티브 신호의 활성화 구간 동안 보다 제 1지연시간 만큼 지연된 구간 동안 상기 풀업 전압 구동부의 구동 사이즈를 감소시키는 제 3액티브 제어수단; 및
상기 액티브 모드시 상기 뱅크 액티브 신호의 활성화 구간 동안 보다 제 2지연시간 만큼 지연된 구간 동안 상기 풀다운 전압 구동부의 구동 사이즈를 감소시키는 제 4액티브 제어수단을 포함하고,
상기 제 1지연시간과 상기 제 2지연시간은 서로 다른 지연시간을 갖는 것을 특징으로 하는 전압 발생 장치.
KR1020060029654A 2005-09-29 2006-03-31 전압 발생 장치 KR100761370B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/526,815 US7362167B2 (en) 2005-09-29 2006-09-26 Voltage generator
JP2006269821A JP2007095286A (ja) 2005-09-29 2006-09-29 電圧発生装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050091569 2005-09-29
KR20050091569 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036603A KR20070036603A (ko) 2007-04-03
KR100761370B1 true KR100761370B1 (ko) 2007-09-27

Family

ID=38158741

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060029654A KR100761370B1 (ko) 2005-09-29 2006-03-31 전압 발생 장치

Country Status (1)

Country Link
KR (1) KR100761370B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881718B1 (ko) * 2007-08-29 2009-02-06 주식회사 하이닉스반도체 코아전압 릴리즈 드라이버

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960030231A (ko) * 1995-01-23 1996-08-17 김광호 반도체 메모리장치의 전압 구동회로
KR20020017393A (ko) * 2000-08-30 2002-03-07 박종섭 반도체 메모리 소자의 전압발생장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960030231A (ko) * 1995-01-23 1996-08-17 김광호 반도체 메모리장치의 전압 구동회로
KR20020017393A (ko) * 2000-08-30 2002-03-07 박종섭 반도체 메모리 소자의 전압발생장치

Also Published As

Publication number Publication date
KR20070036603A (ko) 2007-04-03

Similar Documents

Publication Publication Date Title
US6385127B1 (en) Synchronous semiconductor device and method for latching input signals
US7528624B2 (en) Output buffer and method having a supply voltage insensitive slew rate
US6850453B2 (en) Deep power down control circuit
EP3479379B1 (en) Voltage generation circuit
US10097181B2 (en) Apparatus and method for standby current control of signal path
US7362167B2 (en) Voltage generator
US8553479B2 (en) Semiconductor memory device
US20110249521A1 (en) Semiconductor device
KR20050100997A (ko) 반도체 기억 소자에서의 슬루율 조절 장치 및 그 방법
KR100361658B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
US20060098514A1 (en) Circuit for controlling differential amplifiers in semiconductor memory devices
US10373655B2 (en) Apparatuses and methods for providing bias signals according to operation modes as supply voltages vary in a semiconductor device
KR100761370B1 (ko) 전압 발생 장치
KR100363481B1 (ko) 입력 버퍼 제어 장치
US9001610B2 (en) Semiconductor device generating internal voltage
KR100650371B1 (ko) 전압 발생 장치
US20080042730A1 (en) Internal voltage generating circuit and method for generating internal voltage using the same
KR20030000844A (ko) 반도체 메모리 장치의 비트라인 센스앰프 제어회로
US20070070720A1 (en) Voltage generator for use in semiconductor device
KR100761371B1 (ko) 액티브 드라이버
JP2008226384A (ja) 半導体記憶装置及びその試験方法
KR101013443B1 (ko) 테스트 회로를 포함하는 반도체 메모리 장치
KR20020058505A (ko) 비트라인 센스앰프 제어장치
KR100803355B1 (ko) 반도체 메모리의 커맨드 디코더
KR100520173B1 (ko) 어드레스 홀드 타임 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190826

Year of fee payment: 13