KR100881718B1 - 코아전압 릴리즈 드라이버 - Google Patents

코아전압 릴리즈 드라이버 Download PDF

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Abstract

본 발명은 노말 동작모드와 오토 리프레시 동작모드에서 오버드라이빙 동작 후에 수행되는 코아전압 릴리즈 회로에서 디스차지 양을 다르게 조절할 수 있는 코아전압 릴리즈 드라이버에 관한 것이다. 본 발명은 N개의 뱅크를 갖는 메모리장치에서 N개의 뱅크가 순차적으로 동작하는 노말모드와 N개의 뱅크가 동시에 동작하는 오토 리프레시 모드에서 디스차징 정도를 다르게 제어한다. 따라서 본 발명은 모든 뱅크가 동작하는 오토 리프레시 모드에서 오버드라이빙 동작 후에 수행되는 코아전압 릴리즈 동작과정에서 디스차지 양의 과다함에 따른 코아전압 레벨의 드롭(Drop) 현상을 방지할 수 있는 효과를 얻는다.
메모리장치, 오토 리프레시, 코아전압, 릴리즈회로,

Description

코아전압 릴리즈 드라이버{VCORE release driver}
본 발명은 코아전압 릴리즈 드라이버에 관한 것으로, 더욱 상세하게는 오토 리프레시(Auto Refresh) 동작시에 코아전압의 레벨을 안정적으로 제어할 수 있는 코아전압 릴리즈 드라이버에 관한 것이다.
일반적으로, 메모리 장치(예를 들면, Dynamic Random Access Memory;DRAM)의 경우, 하나의 트랜지스터와 하나의 커패시터로 기본 셀이 구성되고, 커패시터에 데이타가 저장된다. 그런데 반도체 기판 위에 형성되는 커패시터는 주변과 완전히 전기적으로 분리되지 않아 저장된 데이타 즉 전하가 보존되지 않고 방전된다. 즉 누설 전류가 발생하여 메모리 셀의 데이타가 손상될 수 있다. 따라서 메모리 장치는 정기적으로 커패시터에 저장된 전하를 유지하기 위해 리프레시 동작을 수행한다.
리프레시 동작 모드를 갖는 메모리 장치는 외부 커맨드에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행한다. 즉 외부 커맨드에 의해 리프레시 동작 모드로 진입하면, 일정 주기마다 로우 어드레스가 순차적으로 증가되면서 메모리 셀의 워드라인이 선택된다. 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레시 과정을 통하여 저장된 데이타가 손상없이 보존된다.
한편, 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코아전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이와 같이 디램(DRAM)에서 셀에 데이터를 저장하기 위해서는 감지증폭기의 동작에 의해서 비트 라인 또는 반전 비트 라인에 데이터를 가해서 셀의 캐패시터를 차징(charging)하는 레벨을 코아전압 레벨로 정의한다. 그리고 상기 코아전압 레벨을 만들어내는 내부 드라이버를 코아전압 드라이버라 한다. 그런데 디램의 동작이 점점 고속화되어감에 따라 셀의 빠른 작동이 가능해져야 하는데, 셀의 코아전압 레벨도 동작이 점점 고속화됨에 따라 빠른 차징 능력을 필요로 하게 되었다. 따라서 코아전압 레벨을 감지증폭기가 동작하는 전류피크에 맞추어서 코아전압 레벨을 더 높은 전위인 외부 공급전원(VDD) 레벨과 단락하는 오버드라이빙 방법을 사용하게 된다. 또 이 코아전압 레벨이 오버드라이빙에 의해서 높아지는 일을 막기 위해 코아전압 레벨을 디스차지(Discharge)하는 릴리즈(Release) 드라이버를 사용하게 된다.
이러한 종래 코아전압 릴리즈 드라이버는, 항상 일정한 양을 디스차지해주도록 설계되고 있다. 즉, 종래 코아전압 릴리즈 드라이버는, 디스차지 양을 결정하는 MOS 트랜지스터를 동일한 것을 사용하고 있다. 다시 말해서 리드(RD)/라이트(WT)와 같은 액티브 커맨드의 입력으로 인한 노말동작과, 오토 리프레시 동작시에 동일한 MOS 트랜지스터를 이용하여 디스차지 동작을 제어하기 때문에, 동작모드에 상관없이 거의 일정한 양의 디스차지 제어가 이루어졌다.
그러나 N개의 뱅크를 갖는 메모리 장치의 동작 특성 상, 노말동작시에는 뱅크(BANK)가 순차적으로 동작이 이루어지나, 오토 리프레시 동작시에는 모든 뱅크가 동시에 동작이 이루어지게 된다. 즉, 오토 리프레시 동작시에 모든 뱅크의 액티브신호가 인에이블상태가 되면서 프리차지(Precharge) 동작을 수행하기 때문에, 어느 하나의 뱅크의 디스차지양이 조금 과다하게 될 경우 코아전압 레벨의 드롭(Drop)을 야기시키는 문제점이 발생되엇다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 노말 동작모드와 오토 리프레시 동작모드에서 오버드라이빙 동작 후 수행되는 코아전압 릴리즈 동작과정에서 디스차지 양을 다르게 조절할 수 있는 코아전압 릴리즈 드라이버를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 코아전압 릴리즈 드라이버는, N개의 뱅크를 갖는 메모리 장치에 있어서, 코아전압을 피드백하여 하프 코아전압을 발생하는 전압발생수단; 상기 전압발생수단의 출력값을 기준값과 차동 비교하는 비교수단; 그리고 동작모드에 따라서 결정되고 있는 디스차지양으로 상기 코아전압이 하프 코아전압과 같아질 때까지 코아전압의 디스차징을 제어하는 코아전압 디스차징수단을 포함하는 것을 특징으로 한다.
본 발명의 상기 코아전압 디스차징수단은, 오토 리프레시 모드와 노말 모드에서 디스차지양을 다르게 설정하는 것을 특징으로 한다.
본 발명의 상기 코아전압 디스차징수단은, 노말 모드에서 코아전압의 디스차징을 제어하는 제 1 스위치와 오토 리프레시 모드에서 코아전압의 디스차징을 제어하는 제 2 스위치를 포함하는 것을 특징으로 한다.
본 발명의 상기 제 1 스위치는 제 2 스위치와 비교하여 상대적으로 턴-온 특성이 큰 것을 특징으로 한다.
본 발명의 상기 제 1,2 스위치는, 코아전압과 접지전원 사이에 연결되고 있는 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 상기 코아전압 디스차징수단은, N개의 뱅크의 액티브신호를 이용 하여 전체 뱅크의 동작상태를 출력하는 뱅크동작상태출력부와; 상기 뱅크동작상태출력부의 출력신호를 이용하여 상기 제 1 스위치와 제 2 스위치의 동작을 제어하는 디스차징선택부를 포함하는 것을 특징으로 한다.
본 발명의 상기 뱅크동작상태출력부는, N개의 뱅크의 액티브신호를 노아연산하는 노아 게이트로 이루어지는 것을 특징으로 한다.
본 발명의 상기 노아게이트에 입력되는 N개의 뱅크의 액티브신호는, 뱅크의 액티브상태에서 로우레벨로 인에이블되는 것을 특징으로 한다.
본 발명은 노말 동작모드에서 뱅크가 순차적으로 액티브되므로 인해서, 상기 노아게이트는 로우신호를 출력하고, 오토 리프레시동작모드에서 상기 노아 게이트에 입력되는 신호는 모두 로우레벨상태를 갖는 뱅크 액티브신호이므로 상기 노아게이트는 하이신호를 출력하는 것을 특징으로 한다.
본 발명의 상기 디스차징선택부는, 상기 비교수단의 출력신호를 인버팅하는 인버터와; 상기 뱅크동작상태출력부의 출력신호와 상기 인버팅된 비교수단의 출력신호를 노아연산하는 제 1 노아게이트와; 상기 제 1 노아게이트의 출력신호와 상기 인버팅된 비교수단의 출력신호를 노아연산하는 제 2 노아게이트를 포함하는 것을 특징으로 한다.
본 발명은 코아전압의 디스차징을 제어하기 위한 인에이블신호를 발생하는 릴리즈 인에이블 제어수단을 더 포함하고, 상기 릴리즈 인에이블 제어수단에서 인에이블신호가 발생되는 동안 상기 비교수단 및 상기 코아전압 디스차징수단의 동작이 이루어지는 것을 특징으로 한다.
본 발명은 상기 코아전압 디스차징수단의 디스차징 제어 동작은, 노말 동작모드와 오토 리프레시 동작모드에서 오버 드라이빙 제어 후에 이루어지는 것을 특징으로 한다.
본 발명의 코아전압 릴리즈 드라이버는, 메모리장치의 동작모드에 따라서 코아전압 릴리즈동작 과정에서 수행되는 디스차징정도를 상이하게 제어하는 것을 특징으로 한다. 특히 N개의 뱅크를 갖는 메모리장치에서 N개의 뱅크가 순차적으로 동작하는 노말모드와 N개의 뱅크가 동시에 동작하는 오토 리프레시 모드에서 디스차징 정도를 다르게 제어한다. 따라서 본 발명은 모든 뱅크가 동작하는 오토 리프레시 모드에서 디스차지 양의 과다함에 따른 코아전압 레벨의 드롭(Drop) 현상을 방지할 수 있는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 코아전압 릴리즈 드라이버에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명에 따른 코아전압 릴리즈 드라이버의 블록 구성도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명에 따른 코아전압 릴리즈 드라이버는, 오버드라이브(Overdrive) 펄스(saovdb)를 입력하고, 일정시간(약 20ns) 동안 코아전 압 릴리즈 드라이버의 인에이블 제어를 위한 인에이블신호를 발생하는 릴리즈 인에이블 제어부(1), 코아전압(VCORE)을 감시하기 위하여 코아전압 레벨을 분할하여 하프 코아전압(Half_VCORE)을 만들어내는 하프 코아전압 발생부(7), 상기 릴리즈 인에이블 제어부(1)에서 인에이블신호(enable)를 발생하는 동안 기준전압과 상기 하프 코아전압 발생부(7)에서 발생한 하프 코아전압(Half_VCORE)을 비교하는 비교부(5), 상기 비교부(5)의 비교결과(ONB0)에 기초하여 하프 코아전압이 기준전압보다 높을 때 코아전압의 디스차징을 제어하고, 하프 코아전압이 기준전압보다 낮아지면 코아전압의 디스차징을 중단시키는 코아전압 디스차징부(3)를 포함하여 구성된다.
특히, 본 발명의 코아전압 디스차징부(3)는, 뱅크들의 액티브 신호(RATV)와 디스차징을 제어하는 신호를 조합하여 디스차징을 제어할 MOS 트랜지스터를 선택하는 신호를 만들어내는 디코딩회로(20), 상기 디코딩회로의 출력에 따라서 코아전압의 디스차징을 제어하거나 중단시키는 디스차징회로(25)로 구성되어진다.
도 2는 본 발명에 따른 코아전압 릴리즈 드라이버에서 코아전압 디스차징부의 상세 회로도를 도시하고 있다.
도시하고 있는 바와 같이, 디코딩회로(20)는, 뱅크들의 액티브 신호(RATV 0~3)를 각각 입력하고, 모든 뱅크들의 동작상태를 조합하여 전체 뱅크 동작상태로 나타내는 뱅크동작상태출력부(21)와, 뱅크동작상태출력부(21)에서 출력되는 모든 뱅크 동작상태신호와 앞서 설명한 비교부(5)에서 발생되는 디스차지 제어신호를 조합하고, 디스차지양 조절을 위해 디스차지 동작 제어를 위한 선택신호를 출력하는 디스차지선택부(22)를 포함하여 구성되어진다.
상기 뱅크동작상태출력부(21)는, 외부에서 인가되는 각각의 뱅크 액티브 상태를 나타내는 액티브신호를 입력하여 노아 연산해서 출력하는 노아게이트(NOR3)로 구성되어진다. 즉, 상기 노아게이트(NOR3)의 입력이 각각의 뱅크 액티브 상태를 나타내는 신호(RATV 0~3)가 된다. 여기서 뱅크 액티브신호는 로우레벨신호가 인에이블상태로 설정되어지고, 액티브상태가 아닌 뱅크에 대한 신호는 하이레벨신호를 갖는 디스에이블상태가 된다. 일반적으로 메모리장치의 노말 동작시에는 메모리 장치 내 뱅크는 순차적으로 액티브상태가 된다. 즉, 어느 하나의 뱅크에 대한 액티브신호는 인에이블상태가 되지만, 다른 뱅크에 대한 액티브신호는 디스에이블상태가 되는 것이다. 그러나 오토 리프레시 동작시에는 모든 뱅크들의 액티브신호는 인에이블상태가 된다.
상기 디스차지선택부(22)는, 비교부(5)에서 출력되는 신호(ONB0)를 인버팅하는 인버터(IV1), 상기 인버터(IV1)의 출력을 하나의 입력으로 하고, 상기 뱅크동작상태출력부(21)의 출력을 또 하나의 입력으로 하는 노아게이트(NOR1), 그리고 상기 노아게이트(NOR1)의 출력을 하나의 입력으로 하고 상기 인버터(IV1)의 출력을 또 하나의 입력으로 하는 노아게이트(NOR2)를 포함하여 구성되어진다.
그리고 디스차징회로(25)는, 상기 디스차지선택부(22)에서 출력되는 노아게 이트(NOR1)의 제 1 출력신호(node_A)를 게이트 단자로 입력하고, 코아전압(VCORE)과 접지전압(VSS) 사이에 연결되어 상기 제 1 출력신호에 의해서 턴-온 되는 NMOS 트랜지스터(MN2)를 포함한다. 상기 트랜지스터(MN2)는, 노말 동작시에 턴-온 되는 트랜지스터로, 턴-온 특성이 후술되는 NMOS 트랜지스터(MN3)보다 상대적으로 크게 설정되어진다.
또한 디스차징회로(25)는, 상기 디스차지선택부(22)에서 출력되는 노아게이트(NOR2)의 제 2 출력신호(node_B)를 게이트 단자로 입력하고, 코아전압(VCORE)과 접지전압(VSS) 사이에 연결되어 상기 제 2 출력신호에 의해서 턴-온 되는 NMOS 트랜지스터(MN3)를 포함한다. 상기 트랜지스터(MN3)는, 오토 리프레시동작시에 턴-온 되는 트랜지스터로, 턴-온 특성이 상기 NMOS 트랜지스터(MN2)보다 상대적으로 작게 설정되어진다.
이러한 구성들 외에도 본 발명의 코아전압 릴리즈 드라이버에 구성되는 코아전압 디스차징부(3)는, 릴리즈 인에이블 제어부(1)에서 출력되는 로우레벨상태의 인에이블신호(enable)에 의해서 턴-오프되는 NMOS 트랜지스터(MN1)를 더 포함하고, 상기 트랜지스터(MN1)의 턴-오프 동작시에 코아전압 디스차징부(3)의 동작 제어가 이루어지도록 구성되고 있다. 상기 NMOS 트랜지스터(MN1)는, 게이트단자로 인에이블신호를 입력하고, 소스단자를 접지전원에 연결하며, 드레인단자를 상기 인버터(IV1)의 출력단자와 노아게이트(NOR1)의 입력단자 사이에 연결된 노드(D)에 연결하고 있다.
상기와 같이 구성되어지는 본 발명에 따른 코아전압 릴리즈 드라이버는, 노말 동작모드 또는 오토 리프레시 동작모드에 따라서 코아전압의 디스차징 제어를 조절하므로서 코아전압 레벨을 안정하게 제어하도록 동작되는데, 그 동작과정을 이하에서 자세하게 살펴보기로 한다.
우선, 본 발명의 반도체 메모리장치는 워드라인이 액티브(Active)되면 일정시간 경과후에 오버드라이브를 수행하게 된다. 그리고 오버드라이빙이 끝난 후, 본 발명의 코아전압 릴리즈 드라이브의 제어가 이루어진다. 즉, 오버드라이빙이 끝난 후, 릴리즈 인에이블 제어부(1)는, 약 20ns를 유지하는 펄스신호를 만들어내고, 이때의 펄스신호가 코아전압 릴리즈 드라이브를 활성상태로 만드는 신호가 된다.
상기 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하는 동안, 하프 코아전압 발생부(7)는, 코아전압을 분압하여 코아전압 레벨 감시를 위한 하프 코아전압을 발생한다.
그리고 상기 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하는 동안, 비교부(5)는, 상기 하프코아전압 발생부(7)에서 발생된 하프 코아전압(1.3V)과 기준전압(0.65V)을 차동 비교하여, 비교치(ONBO)를 출력한다. 이때 비교부(5)는 코아전압이 하프코아전압보다 높아질 경우, 하이레벨의 신호를 출력하여 코아전압 디스차징부(3)에서 코아전압의 디스차징이 이루어지도록 제어한다. 반대로 상기 코아전압 디스차징부(3)의 디스차징 제어에 의해서 코아전압이 하프 코아전압보다 낮아지면, 상기 비교부(5)는 로우레벨의 신호를 출력하여 코아전압 디스차징부(3)의 코아전압 디스차징 동작을 차단시킨다.
먼저 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하고, 상기 비교부(5)의 출력신호(ONBO)가 로우신호를 출력할 때, 코아전압 디스차징부(3)의 동작과정을 살펴본다.
이때, 로우레벨의 인에이블신호를 입력하는 NMOS 트랜지스터(MN1)는 턴-오프 상태를 갖고, 코아전압 디스차징부(3)의 동작에 영향을 주지 않는다. 그러나 상기 비교부(5)에서 출력하는 로우신호는 인버터(IV1)에서 인버팅되어 하이신호로 천이된다.
이때의 하이신호는 노아게이트(NOR1)와 노아게이트(NOR2)에 입력되어 상기 두개의 노아게이트(NOR1,NOR2)의 출력신호를 결정한다. 이때 두개의 노아게이트(NOR1,NOR2)는 모두 로우신호를 출력한다. 따라서 노아게이트(NOR1)의 출력신호에 의해서 동작하는 NMOS 트랜지스터(MN2)와, 노아게이트(NOR2)의 출력신호에 의해서 동작하는 NMOS 트랜지스터(MN3)는 턴-오프 상태를 갖게 되어, 코아전압의 디스차지 동작을 차단하게 된다.
다음은 상기 비교부(5)의 출력신호(ONBO)가 하이신호를 출력하고, 릴리즈 인에이블 제어부(1)에서 인에이블신호를 출력하는 동안 코아전압 디스차징부(3)의 동작과정을 살펴본다.
우선 상기 비교부(5)의 출력신호(ONBO)에서 출력되는 하이신호는 인버 터(IV1)에서 인버팅되어 로우신호로 천이되고, 따라서 노드(D)에는 로우신호가 인가되는 상태가 된다. 상기 노드(D)에 인가된 로우신호는 디코딩회로(20)의 두개의 노아게이트(NOR1,NOR2)의 하나의 입력신호로 인가되어지나 상기 노아게이트의 출력신호 결정에 아무런 영향을 주지 않게 된다. 따라서 노아게이트들은 다른 하나의 입력신호에 기초해서 출력신호를 결정하는 상태가 된다.
또한 릴리즈 인에이블 제어부(1)에서 인가되는 로우레벨의 인에이블신호는 NMOS 트랜지스터(MN1)의 게이트단자에 인가되어진다. 이때 트랜지스터(MN1)는 턴-오프 상태가 되고, 따라서 상기 트랜지스터(MN1)의 드레인단자에 연결되고 있는 노드(D)의 신호에 영향을 주지 않는 상태가 된다.
한편, 노말 동작시에 N개의 뱅크를 갖는 메모리장치의 뱅크 액티브신호(RATV0~3)는 순차적으로 인에이블 상태를 갖는다. 이때 모든 뱅크 액티브신호(RATV0~3)가 로우레벨의 인에이블 상태를 갖는 경우는 없고, 적어도 어느 하나의 뱅크 액티브신호(RATV0~3)는 하이레벨의 디스에이블 상태를 갖는다.
따라서 뱅크 액티브신호(RATV0~3)를 노아 연산하는 노아게이트(NOR3)는 로우신호를 출력한다. 상기 로우신호는 제 1 출력신호를 결정하는 노아게이트(NOR1)에 입력되고, 하이신호를 출력한다. 또한 상기 노아게이트(NOR1)의 하이출력신호는 제 2 출력신호를 결정하는 노아게이트(NOR2)에 입력되고, 상기 노아게이트(NOR2)는 로우신호를 출력한다.
상기 하이레벨의 제 1 출력신호(node_A)는, NMOS 트랜지스터(MN2)를 턴-온 시키고, 로우레벨의 제 2 출력신호(node_B)는 NMOS 트랜지스터(MN3)를 턴-오프 시킨다. 따라서 노말 동작시에 오버 드라이빙동작이 이루어진 후, 수행되는 디스차지동작은 턴-온 특성이 큰 트랜지스터(MN2)에 의해서 이루어진다.
다음, 오토 리프레시 동작시에 N개의 뱅크를 갖는 메모리장치의 뱅크 액티브신호(RATV0~3)는 모두 인에이블 상태를 갖는다. 이때 모든 뱅크 액티브신호(RATV0~3)가 로우레벨의 인에이블 상태를 갖는다.
따라서 뱅크 액티브신호(RATV0~3)를 노아 연산하는 노아게이트(NOR3)는 하이신호를 출력한다. 상기 하이신호는 제 1 출력신호를 결정하는 노아게이트(NOR1)에 입력되고, 로우신호를 출력한다. 또한 상기 노아게이트(NOR1)의 하이출력신호는 제 2 출력신호를 결정하는 노아게이트(NOR2)에 입력되고, 상기 노아게이트(NOR2)는 하이신호를 출력한다.
상기 로우레벨의 제 1 출력신호(node_A)는, NMOS 트랜지스터(MN2)를 턴-오프 시키고, 하이레벨의 제 2 출력신호(node_B)는 NMOS 트랜지스터(MN3)를 턴-온 시킨다. 따라서 오토 리프레시 동작시에 오버 드라이빙동작이 이루어진 후, 수행되는 디스차지동작은 턴-온 특성이 작은 트랜지스터(MN3)에 의해서 이루어진다.
이상에서와 같이 본 발명에 따른 코아전압 릴리즈 드라이버는, 메모리장치의 동작모드에 따라서 디스차징정도를 상이하게 제어하는 것을 특징으로 한다. 특히 N개의 뱅크를 갖는 메모리장치에서 N개의 뱅크가 순차적으로 동작하는 노말모드와 N개의 뱅크가 동시에 동작하는 오토 리프레시 모드에서 디스차징정도를 다르게 제어한다. 이를 위해서 본 발명은 노말모드에서 디스차지를 수행하는 스위치와 오토 리프레시 모드에서 디스차지를 수행하는 스위치를 다른 것이 동작되도록 하고, 특히 노말모드에서 동작하는 스위치는 오토 리프레시 모드에서 동작하는 스위치보다 상대적으로 큰 턴-온 특성을 갖는 것으로 구비한다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 동작모드에 대응하여 코아전압의 디스차징 정도를 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명에 따른 코아전압 릴리즈 드라이버의 블록 구성도.
도 2는 본 발명에 따른 코아전압 디스차징부의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 릴리즈 인에이블 제어부 3 : 코아전압 디스차징부
5 : 비교부 7 : 하프 코아전압 발생부
20 : 디코딩회로 21 : 뱅크동작상태출력부
22 : 디스차지선택부 25 : 디스차징회로
MN1~MN3 : NMOS 트랜지스터 IV1 : 인버터 NOR1~NOR3 : 노아게이트

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 코아전압단의 전압 레벨을 피드백하기 위한 피드백수단;
    오버드라이빙신호에 응답하여 방전 구동 인에이블신호를 생성하기 위한 방전 구동 제어신호 생성수단;
    상기 방전 구동 인에이블신호에 응답하여 상기 피드백수단으로부터 출력된 피드백전압과 기준전압을 비교하기 위한 비교수단; 및
    상기 비교수단의 출력신호 및 상기 방전 구동 인에이블신호에 응답하여 상기 코아전압단을 방전 구동하기 위한 방전 구동수단을 구비하며,
    상기 방전 구동수단은,
    다수의 뱅크 각각에 대응하는 액티브신호를 이용하여 전체 뱅크 액티브 모드를 검출하기 위한 전체 뱅크 액티브 검출부;
    상기 전체 뱅크 액티브 검출부의 출력신호에 응답하여 선택적으로 활성화되는 제1 및 제2 방전 구동 제어신호를 생성하기 위한 디스차징선택부;
    상기 제1 방전 구동 제어신호에 응답하여 전체 뱅크 액티브 모드에서 제1 구동력으로 상기 코어전압단을 방전 구동하기 위한 제1 방전 구동부; 및
    상기 제2 방전 구동 제어신호에 응답하여 노말 모드에서 제2 구동력으로 상기 코어전압단을 방전 구동하기 위한 제2 방전 구동부를 구비하는 코아전압 릴리즈 드라이버.
  7. 제6항에 있어서,
    상기 전체 뱅크 액티브 모드는 오토 리프레시 모드인 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  8. 제6항 또는 제7항에 있어서,
    상기 제1 구동력은 상기 제2 구동력보다 작은 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  9. 제8항에 있어서,
    상기 제1 방전 구동부는 접지전압단과 상기 코아전압단 사이에 소오스와 드레인이 접속되고, 상기 제1 방전 구동 제어신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  10. 제9항에 있어서,
    상기 제2 방전 구동부는 상기 접지전압단과 상기 코아전압단 사이에 소오스와 드레인이 접속되고, 상기 제2 방전 구동 제어신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  11. 제6항에 있어서,
    상기 전체 뱅크 액티브 검출부는 상기 다수의 뱅크 각각에 대응하는 액티브신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 코아전압 릴리즈 드라이버.
  12. 삭제
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