KR100851920B1 - 반도체 메모리 소자 - Google Patents

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KR100851920B1
KR100851920B1 KR1020070021407A KR20070021407A KR100851920B1 KR 100851920 B1 KR100851920 B1 KR 100851920B1 KR 1020070021407 A KR1020070021407 A KR 1020070021407A KR 20070021407 A KR20070021407 A KR 20070021407A KR 100851920 B1 KR100851920 B1 KR 100851920B1
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Abstract

본 발명은 반도체 메모리 소자의 오버 드라이빙 동작시 비트라인 감지증폭기의 전원라인의 레벨이 안정되도록 하기 위한 회로에 관한 것으로서 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단과, 오버 드라이빙 구간에서 상기 비트라인 감지증폭수단의 전원라인을 오버 드라이빙 전압으로 구동하되, 상기 오버 드라이빙 전압의 레벨에 따라 서로 다른 구동력으로 상기 전원라인을 구동하기 위한 오버 드라이빙 수단, 및 노멀 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 수단을 구비하는 반도체 메모리 소자를 제공한다.
비트라인 감지증폭기, 오버 드라이빙, 노말 드라이빙, 오버 드라이버 사이즈, 오버 드라이빙 전압

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도.
도 2는 종래기술에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭기의 풀 업 전원라인에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압 검출부를 상세히 도시한 회로도.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이빙 신호 생성부를 상세히 도시한 회로도.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이버 블록을 상세히 도시한 회로도.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작에서 오버 드라이빙 전압의 레벨에 대응하여 출력되는 다수의 오버 드라이빙 신호 의 레벨파형을 도시한 타이밍 다이어그램.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭기의 풀 업 전원라인에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 300 : 비트라인 감지증폭부
120, 320 : 오버 드라이빙부
140, 340 : 노말 드라이빙 부 322 : 전압 검출부
324 : 구동부 3222 : 전압 분배부
3224 : 전압 비교부
3242 : 오버 드라이빙 신호 생성부
3244 : 오버 드라이버 블록
본 발명은 반도체 설계 기술에 관한 것으로, 특히 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자에 관한 것이며, 더 자세히는 반도체 메모리 소자의 오버 드라이빙 동작시 비트라인 감지증폭기의 전원라인의 레벨이 안정되도록 하기 위한 회로에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부에서 전원전압(VDD)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다.
그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우에는 셀 데이터를 감지하기 위한 전압으로 노말 드라이빙 전압(통상적으로 코어전압(VCORE))을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드 라인이 활성화되면 그 워드 라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이러한 비트라인 감지증폭기는 일반적으로 수천 개가 한꺼번에 동작하게 되고, 이로 인해 비트라인 감지증폭기의 풀 업 전원라인(통상적으로 RTO라 함)을 구동하는데 사용되는 노말 드라이빙 전압단으로부터 많은 양의 전류가 한번에 소모된다.
그런데, 동작 전압이 낮아지는 추세에서 노말 드라이빙 전압을 이용하여 짧은 시간에 많은 셀의 데이터를 한번에 증폭하기에는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 풀 업 전원라인을 일정 시간 동안 노말 드라이빙 전압(통상적으로 코어전압(VCORE))보다 높은 오버 드라이빙 전압(통상적으로 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버 드라이빙 방식을 채택하게 되었다.
도 1은 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도이다.
도 1을 참조하면, 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자는, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭부(100)와, 오버 드라이빙 구간에서 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)을 오버 드라이빙 전압으로 구동하기 위한 오버 드라이빙 부(120)와, 노멀 드라이빙 구간에서 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 부(140)을 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작을 설명하면 다음과 같다.
먼저, 오버 드라이브 신호(SAOVDP)가 활성화되는 오버 드라이빙 동작에서는 오버 드라이빙 부(120)가 동작하여, 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)을 오버 드라이빙 전압으로 구동한다. 이때, 전술한 바와 같이 오버 드라이빙 전압의 레벨이 노말 드라이빙 전압의 레벨보다 높으므로, 노말 드라이빙 전압의 레벨과 같은 레벨이었던 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)의 레벨을 상승시킨다.
물론, 오버 드라이빙 동작과 동시에 비트라인 감지증폭부(100)에서 비트라인을 감지증폭하는 동작이 수행되는 중이므로 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)의 레벨이 오버 드라이빙 전압의 레벨까지는 상승하지 못한다.
그 후, 오버 드라이브 신호(SAOVDP)가 비활성화되어 오버 드라이빙 동작이 종료되고 노말 드라이빙 동작을 수행하게 되면, 오버 드라이빙 부(120)가 동작하지 않고 노말 드라이빙 부(140)만 동작하여 노말 드라이빙 전압의 레벨보다 높은 레벨이었던 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)이 다시 노말 드라이빙 전압과 같은 레벨로 하강한다.
이때, 오버 드라이빙 부(120)의 구동력과 노말 드라이빙 부(140)의 구동력에 따라 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)이 순간적으로 노말 드라이빙 전압의 레벨보다 낮아진 후 다시 노말 드라이빙 전압과 같은 레벨이 될 수도 있다.
그런데, 오버 드라이빙 전압의 경우 반도체 메모리 소자의 외부에서 입력되는 전압으로써 전술한 바와 같이 통상적으로 전원전압(VDD)이 사용된다.
따라서, 오버 드라이빙 전압은 반도체 메모리 소자의 환경적인 요인으로 인해 예상한 레벨보다 높은 레벨 또는 예상한 레벨보다 낮은 레벨을 갖고 반도체 메모리 소자로 입력될 수 있다. 즉, 반도체 메모리 소자 외부에서 입력되므로 전압레벨이 흔들릴 수 있다.
이렇게, 오버 드라이빙 전압이 예상한 레벨보다 높은 레벨 또는 낮은 레벨이 되어 입력되는 경우, 이를 사용하는 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)의 레벨변화를 살펴보면 다음과 같다.
도 2는 종래기술에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭기의 풀 업 전원라인에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)에 인가된 전압의 레벨이 입력되는 오버 드라이빙 전압의 레벨에 따라 각각 다른 형태로 변하는 것을 알 수 있다.
먼저, 오버 드라이빙 전압의 레벨이 예정하는 레벨로 입력되는 경우(②) 오버 드라이빙 동작시 상승했던 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO) 레벨(정상 VDD)이 비트라인 감지증폭부(100)의 동작 및 노멀 드라이빙 동작으로 인해 다시 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 돌아가는 것을 알 수 있다.
하지만, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨로 입력되는 경우(①) 오버 드라이빙 동작시 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)의 레벨(높은 VDD)이 전자의 경우(②)에 비해 상대적으로 급격하게 상승하 여 예정된 레벨보다 더 높아지며, 이렇게 높아진 레벨로 비트라인 감지증폭부(100)에서 비트라인 감지증폭 동작을 수행하는 경우 비트라인 감지증폭부(100)가 오동작하여 반도체 메모리 소자의 불량을 유발할 수 있다.
또한, 비트라인 감지증폭부(100)가 정상적으로 동작하여 비트라인 감지증폭 동작 및 노멀 드라이빙 동작이 수행하여도 다시 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 빠르게 돌아가지 못하고 그보다 더 높은 레벨에 머물러 있는 것을 알 수 있다.
마찬가지로, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 낮은 레벨로 입력되는 경우(③) 오버 드라이빙 동작시 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)의 레벨(낮은 VDD)이 전자의 경우(②)에 비해 상대적으로 완만하게 상승하여 예정된 레벨보다 낮아지며, 이렇게 낮아진 레벨로 비트라인 감지증폭부(100)에서 비트라인 감지증폭 동작을 수행하는 경우 비트라인 감지증폭부(100)가 오동작하여 반도체 메모리 소자의 불량을 유발할 수 있다.
또한, 비트라인 감지증폭부(100)가 정상적으로 동작하여 비트라인 감지증폭 동작 및 노멀 드라이빙 동작이 수행하여도 다시 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 빠르게 돌아가지 못하고 그보다 더 낮은 레벨에 머물러 있는 것을 알 수 있다.
그리고, 전술한 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨로 입력되어(①) 비트라인 감지증폭부(100)가 오동작하는 문제점을 해결하기 위해서 오버 드라이빙 부(120)에서 오버 드라이빙 전압을 비트라인 감지증폭부(100)의 풀 업 전원라인(RTO)을 공급하는 능력 즉, 오버 드라이빙 부(120)에 속한 오버 드라이버의 구동력을 작게 하면, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 낮은 레벨로 입력되어(③) 비트라인 감지증폭부(100)가 오동작하는 문제점은 오히려 더 빈번하게 발생할 수 있다.
반대로, 전술한 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 낮은 레벨로 입력되어(③) 비트라인 감지증폭부(100)가 오동작하는 문제점을 해결하기 위해서 오버 드라이빙 부(120)에 속한 오버 드라이버의 구동력을 크게 하면, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨로 입력되어(①) 비트라인 감지증폭부(100)가 오동작하는 문제점은 오히려 더 빈번하게 발생할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 오버 드라이빙 동작에서 오버 드라이빙 전압의 레벨이 변동하여 입력되는 경우에도 안정적으로 오버 드라이빙 동작을 수행할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단; 오버 드라이빙 구간에서 상기 비트라인 감지증폭수단의 전원라인을 오버 드라이빙 전압으로 구동하되, 상기 오버 드라이빙 전압의 레벨에 따라 서로 다른 구동력으로 상기 전원라인을 구동하기 위한 오버 드라이빙 수단; 및 노멀 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 수단을 구비하는 반도체 메모리 소자가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단; 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압검출수단; 센스 앰프 인에이블 신호에 응답하여 다수의 오버 드라이빙 신호를 생성하되, 상기 다수의 오버 드라이빙 신호 중 상기 오버 드라이빙 구간에서 활성화되는 신호는 상기 다수의 검출신호 중 활성화되는 신호에 응답하여 변경되는 오버 드라이빙 신호 생성수단; 상기 다수의 오버 드라이빙 신호 중 활성화구간을 갖는 신호에 응답하여 서로 다른 구동력으로 상기 비트라인 감지증폭수단의 전원라인을 상기 오버 드라이빙 전압으로 구동하는 다수의 오버 드라이버를 포함하는 오버 드라이빙 수단; 및 노멀 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 수단을 구비하는 반도체 메모리 소자가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작방법에 있어서, 오버 드라이빙 구간에서 상기 비트라인 감지증폭기의 전원라인을 오버 드라이빙 전압으로 구동하되, 상기 오버 드라이빙 전압의 레벨에 따라 서로 다른 구동력으로 상기 전원라인을 구동하는 단계; 및 노말 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하는 단계를 포함하는 반도체 메모리 소자의 동작방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(도는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자는, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭부(300)와, 오버 드라이빙 구간에서 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 오버 드라이빙 전압(통상적으로 VDD)으로 구동하되, 오버 드라이빙 전압의 레벨에 따라 서로 다른 구동력으로 비트라인 감지증폭부(300)의 풀 업 전원라인(REO)을 구동하기 위한 오버 드라이빙 부(320), 및 노멀 드라이빙 구간에서 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 부(340)을 구비한다.
여기서, 오버 드라이빙 부(320)는, 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET#)를 출력하는 전압검출부(322), 및 다수의 검출신호(DET#) 중 활성화되는 신호에 응답하여 서로 다른 구동력으로 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 구동부(324)를 구비한다.
또한, 오버 드라이빙 부(320)의 구성요소 중 전압검출부(322)는, 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압(DIV#)을 생성하는 전압분배부(3222), 및 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF)과 다수의 분배전압(DIV)을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET#)를 출력하는 전압비교부(3224)를 구비한다.
그리고, 오버 드라이빙 부(320)의 구성요소 중 구동부(324)는, 센스 앰프 인에이블 신호(SAEN)에 응답하여 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3)를 생성하되, 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3) 중 오버 드라이빙 구간에서 활성화되는 신호는 다수의 검출신호(DET#) 중 활성화되는 신호에 응답하여 변경되는 오버 드라이빙 신호 생성부(3242), 및 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 오버 드라이빙 전압으로 구동하는 다수의 오버 드라이버(3244a, 3244b, 3244c, 3244d)를 포함하고, 다수의 오버 드라이버(3244a, 3244b, 3244c, 3244d)는 각각의 드라이버로 입력된 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3)에 응답하여 동작이 제어되는 오버 드라이버 블 록(3244)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작을 설명하면 다음과 같다.
먼저, 오버 드라이빙 부(320)은, 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 오버 드라이빙 전압으로 구동하는데, 이때, 오버 드라이빙 전압의 레벨이 반도체 메모리 소자의 환경적인 요인으로 인해 변동하는 경우, 그 변동을 감지하여 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)를 구동하는 오버 드라이버의 사이즈를 변동한다.
예를 들어, 오버 드라이빙 전압의 레벨이 예정된 레벨보다 더 높은 레벨로 입력되는 경우, 오버 드라이빙 부(320)에서 오버 드라이버의 사이즈를 더 작게 변동하여 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동한다.
따라서, 예정된 레벨보다 더 높은 레벨을 갖는 오버 드라이빙 전압을 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)에 더 약하게 공급함으로써 예정된 레벨을 갖는 오버 드라이빙 전압이 입력되는 것과 같은 효과가 발생하게 한다.
마찬가지로, 오버 드라이빙 전압의 레벨이 예정된 레벨보다 더 낮은 레벨로 입력되는 경우, 오버 드라이빙 부(320)에서 오버 드라이버의 사이즈를 더 크게 변동하여 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동한다.
따라서, 예정된 레벨보다 더 낮은 레벨을 갖는 오버 드라이빙 전압을 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)에 더 강하게 공급함으로써 예정된 레벨 을 갖는 오버 드라이빙 전압이 입력되는 것과 같은 효과가 발생하게 한다.
그리고, 노말 드라이빙 부(340)는, 비트라인 감지증폭부(340)의 풀 업 전원라인(RTO)을 노말 드라이빙 전압으로 구동한다.
또한, 오버 드라이빙 부(320)에 속하는 전압 검출부(322), 구동부(324)의 구체적인 동작은 아래에서 설명하기로 하겠다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압 검출부를 상세히 도시한 회로도이다.
도 4를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압 검출부(322)는, 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압(DIV1, DIV2, DIV3)을 생성하는 전압분배부(3222), 및 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF)과 다수의 분배전압(DIV1, DIV2, DIV3)을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET1, DET2, DET3)를 출력하는 전압비교부(3224)를 구비한다.
여기서, 전압분배부(3222)는, 오버 드라이빙 전압단과 접지전압(VSS)단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항(R1, R2, R3, R4)을 구비하며, 다수의 저항(R1, R2, R3, R4) 중 각각의 저항이 접속된 접속노드(JN1, JN2, JN3)에서 다수의 분배전압(DIV1, DIV2, DIV3)을 출력한다.
구체적으로, 전압분배부(3222)는, 오버 드라이빙 전압단과 접지전압(VSS)단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 내지 제4 저항(R1, R2, R3, R4)을 구비하며, 제1 저항(R1)과 제2 저항(R2)의 접속노드(JN1)에서 다수의 분배전압 중 제1분배전압(DIV1)을 출력하고, 제2 저항(R2)과 상기 제3 저항(R3)의 접속노드(JN2)에서 다수의 분배전압 중 제2분배전압(DIV2)을 출력하며, 제3 저항(R3)과 제4 저항(R4)의 접속노드(JN3)에서 다수의 분배전압 중 제3분배전압(JN3)을 출력한다.
또한, 전압비교부(3224)는, 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF)과 다수의 분배전압(DIV1, DIV2, DIV3)을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET1, DET2, DET3)를 출력하는 다수의 비교기(3224A, 3224B, 3224C)를 구비한다.
구체적으로, 전압비교부(3224)는, 제1분배전압(DIV1)과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF)을 입력받아 그 레벨을 비교함으로써 다수의 검출신호 중 제1검출신호(DET1)의 레벨을 결정하여 출력하는 제1비교기(3224A)와, 제2분배전압(DIV2)과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF)을 입력받아 그 레벨을 비교함으로써 다수의 검출신호 중 제2검출신호(DET2)의 레벨을 결정하여 출력하는 제2비교기(3224B), 및 제3분배전압(DIV3)과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF)을 입력받아 그 레벨을 비교함으로써 다수의 검출신호 중 제3검출신호(DET3)의 레벨을 결정하여 출력하는 제3비교기(3224C)를 구비한다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이빙 신호 생성부를 상세히 도시한 회로도이다.
도 5를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이빙 신호 생성부(3242)는, 센스 앰프 인에이블 신호(SAEN)에 응답하여 예정된 활성구간을 갖는 제1오버 드라이빙 신호(SAOVDP1)를 출력하는 제1오버 드라이빙 신호 출력부(3242a)와, 다수의 검출신호(DET1, DET2, DET3)와 제1오버 드라이빙 신호(SAOVDP1)에 응답하여 제2 내지 제4오버 드라이빙 신호(SAOVDP2, SAOVDP3, SAOVDP4)를 출력하는 제2오버 드라이빙 신호 출력부(3242b)를 구비한다.
여기서, 제2오버 드라이빙 신호 출력부(3242b)는, 다수의 검출신호(DET1, DET2, DET3) 중 제1검출신호(DET1)와 제1오버 드라이빙 신호(SAOVDP1)를 입력받아 출력하는 제1노아 게이트(NOR1)와, 제1노아 게이트(DOR1)의 출력신호를 입력받아 제2오버 드라이빙 신호(SAOVDP2)로서 출력하는 제1인버터(INV1)와, 다수의 검출신호(DET1, DET2, DET3) 중 제2검출신호(DET2)와 제1오버 드라이빙 신호(SAOVDP1)를 입력받아 출력하는 제2노아 게이트(NOR2)와, 제2노아 게이트(NOR2)의 출력신호를 입력받아 제3오버 드라이빙 신호(SAOVDP3)로서 출력하는 제2인버터(INV2)와, 다수의 검출신호(DET1, DET2, DET3) 중 제3검출신호(DET3)와 제1오버 드라이빙 신호(SAOVDP1)를 입력받아 출력하는 제3노아 게이트(NOR3)와, 제3노아 게이트(NOR3)의 출력신호를 입력받아 제4오버 드라이빙 신호(SAOVDP4)로서 출력하는 제3인버터(INV3)를 구비한다.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이버 블록을 상세히 도시한 회로도이다.
도 6을 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이버 블록(3244)은, 예정된 구동력을 갖는 다수의 오버 드라이버(3244a, 3244b, 3244c, 3244d)를 구비하여 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 오버 드라이빙 전압으로 구동한다.
이때, 다수의 오버 드라이버(3244a, 3244b, 3244c, 3244d)는, 오버 드라이빙 신호 생성부(3242)로부터 입력받은 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4)와 일대 일로 접속되며, 접속된 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4)에 응답하여 동작이 온/오프(On/Off) 제어된다.
따라서, 다수의 오버 드라이버(3244a, 3244b, 3244c, 3244d) 각각은, 다수의 오버 드라이빙 신호 중 어느 하나의 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4)를 게이트(gste)로 입력받아 소스(source)-드레인(drain) 접속된 오버 드라이빙 전압과 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 연결하는 것을 제어하는 PMOS트랜지스터를 구비한다.
도 4 내지 도 6을 통해 전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 오버 드라이빙 부(320)의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 도 4에 도시된 전압검출부(322)의 구성요소 중 전압분배부(3222)는, 오버 드라이빙 전압을 다수의 저항(R1, R2, R3, R4)을 통해 다수의 비율로 분배되어 다수의 분배전압(DIV1, DIV2, DIV3)을 출력한다.
이때, 다수의 저항은 각각 다른 저항값을 가질 수도 있고, 모두 같은 저항값을 가질 수도 있다. 또한, 다수의 저항의 개수를 4개로 한정하여 설명하였는데 그 개수를 더 늘리거나 더 줄여서 적용할 수도 있다.
마찬가지로, 도 4에 도시된 전압검출부(322)의 구성요소 중 전압비교부(3224)는, 전압분배부(3222)에서 설계변경으로 인해 더 많은 개수의 분배전압이 출력될 경우 그에 대응하여 더 많은 개수의 비교기를 구비할 수 있다.
구체적으로, 도 4에 도시된 오버 드라이빙 전압의 레벨 변화에 따라 전압분배부(3222) 및 전압비교부(3224)을 동작을 연계하여 살펴보면 다음과 같다.
처음에 오버 드라이빙 전압 접지전압(VSS)과 같은 레벨에서부터 서서히 상승하기 시작하면, 전압분배부(3222)의 제1 내지 제3 접속노드(JN1, JN2, JN3)에 걸리는 전압레벨이 모두 같이 상승하기 시작한다.
이때, 오버 드라이빙 전압이 제1 예정레벨까지 상승하면, 제1 내지 제3 접속노드(JN1, JN2, JN3) 중 제1 접속노드(JN1)에 걸리는 전압레벨이 가장 높으므로 제1 접속노드(JN1)에 걸린 전압레벨이 전압비교부(3224)의 구성요소 중 제1비교기(3224A)의 입력 트랜지스터 즉, N1 트랜지스터의 문턱 전압레벨을 넘어서게 되며, 그로 인해 Z1노드에 걸리는 전압레벨이 하강하고, 그에 따라 P2 트랜지스터가 턴 온 되어 출력단의 제1검출신호(DET1)의 레벨이 로직'하이'(High)가 된다.
하지만, 제2 및 제3 접속노드(JN2, JN3)에 걸리는 전압레벨은 제1 접속노 드(JN1)에 걸리는 전압레벨에 비해 낮은 레벨이므로 제2 접속노드(JN2)에 걸리는 전압레벨은 전압비교부(3224)의 구성요소 중 제2비교기(3224B)의 입력 트랜지스터인 N4 트랜지스터의 문턱전압을 넘어서지 못하며, 제3 접속노드(JN3)에 걸리는 전압레벨은 전압비교부(3224)의 구성요소 중 제3비교기(3224C)의 입력트랜지스터인 N7 트랜지스터의 문턱전압을 넘어서지 못한다.
따라서, 전압비교부(3224)의 구성요소 중 제2비교기(3224B)의 출력단인 제2검출신호(DET2)는 타겟 오버 드라이빙 전압레벨에 대응되는 기준전압(VREF3)에 의해 턴 온 된 N5 트랜지스터에 의해 로직'로우'(Low)를 유지한다.
마찬가지로, 전압비교부(3224)의 구성요소 중 제3비교기(3224C)의 출력단인 제3검출신호(DET3)는 타겟 오버 드라이빙 전압레벨에 대응되는 기준전압(VREF3)에 의해 턴 온 된 N8 트랜지스터에 의해 로직'로우'(Low)를 유지한다.
그 후, 오버 드라이빙 전압이 제1 예정레벨보다 더 상승하여 제2 예정레벨이 되면, 제1 내지 제3 접속노드(JN1, JN2, JN3) 중 제1 및 제2 접속노드(JN1, JN2)에 걸리는 전압레벨이 각각 전압비교부(3224)의 구성요소 중 제1 및 제2 비교기(3224A, 3224B)의 입력 트랜지스터인 N1 및 N4 트랜지스터의 문턱 전압을 넘어서게 되며, 그로 인해 제1 및 제2 검출신호(DET1, DET2)의 레벨이 로직'하이'(High)가 된다.
마찬가지로, 오버 드라이빙 전압이 제2 예정레벨보다 더 상승하여 제3 예정레벨이 되면, 제1 내지 제3 접속노드(JN1, JN2, JN3)에 걸리는 전압레벨이 각각 전압비교부(3224)의 구성요소 제1 내지 제3 비교기(3224A, 3224B, 3224C)의 입력 트 랜지스터인 N1과 N4 및 N7 트랜지스터의 문턱 전압을 넘어서게 되며, 그로 인해 제1 내지 제3 검출신호(DET1, DET2, DET3)의 레벨이 로직'하이'(High)가 된다.
즉, 전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압검출부(322)는 오버 드라이빙 전압의 레벨이 높은 레벨이 되면 될수록 더 많은 개수의 검출신호를 활성화시켜 출력한다.
구체적으로, 도 4에 도시된 전압 검출부(282)의 출력신호에 대응하여 도 5에 도시된 구동부(324)의 구성요소 중 오버 드라이빙 신호 출력부(3242)가 동작하는 것을 살펴보면 다음과 같다.
먼저, 오버 드라이빙 동작은 오버 드라이빙 전압의 레벨과 상관없이 센스 앰프 인에이블 신호(SAEN)가 활성화되어야 발생하는 동작이므로, 센스 앰프 인에이블 신호(SAEN)가 활성화되었다고 가정하면, 제1 오버 드라이빙 신호 출력부(3242)는 활성화된 센스 앰프 인에이블 신호(SAEN)에 응답하여 로직'로우'(Low)로 활성화된 제1 오버 드라이빙 신호(SAOVDP1)를 출력한다.
이렇게, 제1 오버 드라이빙 신호(SAOVDP1)가 로직'로우(Low)가 되면, 그와 접속된 제1 오버 드라이버(3244A)의 PMOS트랜지스터가 턴 온 되어 동작하므로, 오버 드라이빙 동작을 하는 동안에는 항상 제1 오버 드라이버(3244A)가 동작한다.
따라서, 오버 드라이빙 동작에서는 오버 드라이빙 전압의 레벨과 상관없이 제1 오버 드라이버(3244A)가 항상 동작하도록 함으로써 오버 드라이빙 부(320)는 최소한의 구동력을 유지할 수 있다.
그리고, 오버 드라이빙 전압의 레벨이 접지전압(VSS)의 레벨보다 높은 레벨 이긴 하지만 제1 예정레벨이 되기 전이면, 제1 내지 제3 검출신호(DET1, DET2, DET3)이 모두 로직'로우'(Low)가 되고, 그로 인에 제1 내지 제3 노어게이트(NOR1, NOR2, NOR3)의 출력신호를 반전한 제2 내지 제4 오버 드라이빙 신호(SAOVDP2, SAOVDP3, SAOVDP4)는 로직'로우'(Low)가 된다.
이렇게, 제2 내지 제4 오버 드라이빙 신호(SAOVDP2, SAOVDP3, SAOVDP4)가 로직'로우'(Low)가 되면, 그와 접속된 제2 내지 제4 오버 드라이버(3244B)의 PMOS트랜지스터가 턴 온 되어 동작한다.
따라서, 오버 드라이버 블록(3244)의 사이즈는, 제1 내지 제4 오버 드라이버(3244A, 3244B, 3244C, 3244D)의 사이즈를 모두 합한 값이 되므로, 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 오버 드라이빙 부(320)의 구동력은 최대가 된다.
그 후, 오버 드라이빙 전압 레벨이 상승하여 제1 예정레벨까지 상승하면, 제1 검출신호(DET1)는 로직'하이'(High)가 되고, 제2 및 제3 검출신호(DET2, DET3)는 로직'로우'(Low)가 되며, 그로 인해 제1 노어게이트(NOR1)의 출력신호를 반전한 신호인 제2 오버 드라이빙 신호(SAOVDP2)만 로직'하이'(High)가 되고, 제2 및 제3 노어게이트(NOR2, NOR3)의 출력신호를 반전한 제3 및 제4 오버 드라이빙 신호(SAOVDP3, SAOVDP4)는 모두 로직'로우'(Low)가 된다.
이렇게, 제2 오버 드라이빙 신호(SAOVDP2)가 로직'하이'(High)가 되면, 그와 접속된 제2 오버 드라이버(3244B)의 PMOS트랜지스터가 턴 오프 되어 동작하지 않고, 제1과 제3 및 제4 오버 드라이빙 신호(SAOVDP1, SAOVDP3, SAOVDP4)와 접속된 제1과 제3 및 제4 오버 드라이버(3244A, 3244C, 3244D)의 PMOS트랜지스터는 턴 온되어 동작한다.
따라서, 오버 드라이버 블록(3244)의 사이즈는,제1과 제3 및 제4 오버 드라이버(3244A, 3244C, 3244D)의 사이즈를 모두 합한 값이 되므로, 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 오버 드라이빙 부(320)의 구동력은 두 번째로 큰 값이 된다.
그 후, 오버 드라이빙 전압이 제1 예정레벨보다 더 상승하여 제2 예정레벨이 되면, 제1 및 제2 검출신호(DET1, DET2)는 로직'하이'(High)가 되고, 제3 검출신호(DET3)은 로직'로우'(Low)가 되며, 그로 인해 제1 및 제2 노어게이트(NOR1, NOR2)의 출력신호를 반전한 신호인 제2 및 제3 오버 드라이빙 신호(SAOVDP2, SAOVDP3)가 로직'하이'(High)가 되고, 제3 노어게이트(NOR3)의 출력신호를 반전한 제4 오버 드라이빙 신호(SAOVDP4)는 로직'로우'(Low)가 된다.
이렇게, 제2 및 제3 오버 드라이빙 신호(SAOVDP2, SAOVDP3)가 로직'하이'(High)가 되면, 그와 접속된 제2 및 제3 오버 드라이버(3244B, 3244C)의 PMOS트랜지스터가 턴 오프 되어 동작하지 않고, 제1 및 제4 오버 드라이빙 신호(SAOVDP1, SAOVDP4)와 접속된 제1 및 제4 오버 드라이버(3244A, 3244D)의 PMOS트랜지스터는 턴 온되어 동작한다.
따라서, 오버 드라이버 블록(3244)의 사이즈는,제1 및 제4 오버 드라이버(3244A, 3244D)의 사이즈를 합한 값이 되므로, 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 오버 드라이빙 부(320)의 구동력은 세 번째로 큰 값이 된다.
마찬가지로, 오버 드라이빙 전압이 제2 예정레벨보다 더 상승하여 제3 예정레벨이 되면, 제1 내지 제3 검출신호(DET1, DET2, DET3)는 로직'하이'(High)가 되며, 그로 인해 제1 내지 제3 노어게이트(NOR1, NOR2, NOR3)의 출력신호를 반전한 신호인 제2 내지 제4 오버 드라이빙 신호(SAOVDP2, SAOVDP3, SAOVDP4)가 로직'하이'(High)가 된다.
이렇게, 제2 내지 제4 오버 드라이빙 신호(SAOVDP2, SAOVDP3, SAOVDP4)가 로직'하이'(High)가 되면, 그와 접속된 제2 내지 제4 오버 드라이버(3244B, 3244C, 3244D)의 PMOS트랜지스터가 턴 오프 되어 동작하지 않는다.
따라서, 오버 드라이버 블록(3244)에서 제1 오버 드라이버(3244A)만 동작하므로 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 오버 드라이빙 부(320)의 구동력은 네 번째로 큰 값 즉, 최소값이 된다.
즉, 전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 구동부(324)는 오버 드라이빙 전압의 레벨이 상대적으로 높은 레벨이 되어 다수의 검출신호(DET1, DET2, DET3) 중 활성화되는 신호의 개수가 상대적으로 많으면 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 오버 드라이빙 부(320)의 구동력을 상대적으로 작게 하여 출력하고, 다수의 검출신호(DET1, DET2, DET3) 중 활성화되는 신호의 개수가 상대적으로 적으면 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)을 구동하기 위한 오버 드라이빙 부(320)의 구동력을 상대적으로 크게 하여 출력한다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작에서 오버 드라이빙 전압의 레벨에 대응하여 출력되는 다수의 오버 드라이빙 신호의 레벨파형을 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작에서 오버 드라이빙 전압의 레벨에 대응하여 출력되는 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4)의 레벨이 각각 다른 것을 알 수 있다.
먼저, 오버 드라이빙 전압의 레벨이 제3예정레벨보다 높은 경우(아주 높은 VDD) 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4) 중 제1 오버 드라이빙 신호(SAOVDP1)만 로직'로우'(Low)로 활성화되고, 제2 내지 제4 오버 드라이빙 신호(SAOVDP2, SAOVDP3, SAOVDP4)는 로직'로우'(Low)로 활성화되지 않는 것을 알 수 있다.
그리고, 오버 드라이빙 전압의 레벨이 제2예정레벨보다 높지만 제3예정레벨보다 낮은 경우(높은 VDD) 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4) 중 제1 및 제2 오버 드라이빙 신호(SAOVDP1, SAOVDP2)가 로직'로우'(Low)로 활성화되고, 제3 및 제4 오버 드라이빙 신호(SAOVDP3, SAOVDP4)는 로직'로우'(Low)로 활성화되지 않는 것을 알 수 있다.
또한, 오버 드라이빙 전압의 레벨이 제1예정레벨보다 높지만 제2예정레벨보다 낮은 경우(정상 VDD) 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4) 중 제1 내지 제3 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3)가 로직 '로우'(Low)로 활성화되고, 제4 오버 드라이빙 신호(SAOVDP4)는 로직'로우'(Low)로 활성화되지 않는 것을 알 수 있다.
그리고, 오버 드라이빙 전압의 레벨이 제1예정레벨보다 낮은 경우(낮은 VDD) 다수의 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4) 중 제1 내지 제4 오버 드라이빙 신호(SAOVDP1, SAOVDP2, SAOVDP3, SAOVDP4)가 로직'로우'(Low)로 활성화되는 것을 알 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭기의 풀 업 전원라인에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램.
도 8을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)에 인가된 전압의 레벨이 입력되는 오버 드라이빙 전압의 레벨에 따라 각각 다른 형태로 변하기는 하지만, 큰 차이 없이 변하는 것을 알 수 있다.
먼저, 오버 드라이빙 전압의 레벨이 예정하는 레벨로 입력되는 경우(②) 오버 드라이빙 동작시 상승했던 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO) 레벨(정상 VDD)이 비트라인 감지증폭부(300)의 동작 및 노멀 드라이빙 동작으로 인해 다시 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 돌아가는 것을 알 수 있다.
그리고, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨로 입력 되는 경우(①) 오버 드라이빙 동작시 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)의 레벨(높은 VDD)이 전자의 경우(②)에 비해 상대적으로 빨리 상승하긴 하지만 예정된 레벨과 큰 차이가 없는 것을 알 수 있다.
마찬가지로, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 낮은 레벨로 입력되는 경우(③) 오버 드라이빙 동작시 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)의 레벨(낮은 VDD)이 전자의 경우(②)에 비해 상대적으로 천천히 상승하기 하지만 예정된 레벨과 큰 차이가 없는 것을 알 수 있다.
이렇게, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨 또는 낮은 레벨로 입력되어도 비트라인 감지증폭부(300)의 풀 업 전원라인(RTO)의 레벨이 예정된 레벨(정상 VCORE)과 큰 차이가 없게 되면, 비트라인 감지증폭부(100)가 오동작할 확률이 적어지고, 결과적으로 반도체 메모리 소자의 불량을 방지할 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 오버 드라이빙 전압의 레벨이 예정된 레벨보다 더 높거나 또는 더 낮게 변동하여 오버 드라이빙 동작시 비트라인 감지증폭기의 풀 업 전원라인(RTO)의 레벨이 불안정한 경우에도, 오버 드라이빙 전압의 레벨을 감지하고, 감지결과에 따라 비트라인 감지증폭기의 전원라인(RTO)을 드라이빙하는 오버 드라이버의 사이즈를 조절함으로써 안정적인 오버 드라이빙 동작을 수행할 수 있다.
즉, 오버 드라이빙 전압의 변동에 의해 비트라인 감지증폭기가 오동작하여 발생할 수 있는 반도체 메모리 소자의 불량을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 노말 드라이빙 전압으로 코어전압(VCORE)을 오버 드라이빙 전압으로 전원전압(VDD)을 통상적으로 사용한다고 명시하였으나, 본 발명은 노말 드라이빙 전압 및 오버 드라이빙 전압으로 다른 전압원을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 오버 드라이버와 노말 드라이버가 병렬로 비트라인 감지증폭부의 풀 업 전원라인을 구동하는 오버 드라이빙 방식을 일례로 들어 설명하였으나, 노말 드라이버가 비트라인 감지증폭부의 풀 업 전원라인을 구동하고 오버 드라이버가 노말 드라이빙 전압단을 구동하는 오버 드라이빙 방식의 경우에도 본 발명은 적용된다.
그리고, 전술한 실시예에서는 오버 드라이버 블록에 속하는 오버 드라이버의 개수를 4개로 제한하여 설명하였으나, 오버 드라이버의 개수가 더 많거나 더 적은 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 오버 드라이빙 동작시 오버 드라이빙 전압의 레벨이 변동으로 인해 비트라인 감지증폭기의 풀 업 전원라인(RTO)의 전압레벨이 불안정한 경우, 오버 드라이빙 전압의 레벨변동에 대응하여 오버 드라이버의 사이즈를 조절함으로써 안정적인 오버 드라이빙 동작을 수행할 수 있다.
즉, 오버 드라이빙 전압의 변동에 의해 비트라인 감지증폭기가 오동작하여 발생할 수 있는 반도체 메모리 소자의 불량을 방지할 수 있다.

Claims (26)

  1. 삭제
  2. 삭제
  3. 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단;
    오버 드라이빙 구간에서 상기 비트라인 감지증폭수단의 전원라인을 오버 드라이빙 전압으로 구동하되, 상기 오버 드라이빙 전압의 레벨에 따라 서로 다른 구동력으로 상기 전원라인을 구동하기 위한 오버 드라이빙 수단; 및
    노멀 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 수단을 구비하며,
    상기 오버 드라이빙수단은,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 전압분배부와,
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 전압비교부와,
    상기 다수의 검출신호 중 활성화되는 신호에 응답하여 서로 다른 구동력으로 상기 전원라인을 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항을 구비하며, 상기 다수의 저항 중 각각의 저항이 접속된 접속노드에서 상기 다수의 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 전압비교부는,
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정 되는 상기 다수의 검출신호를 출력하는 다수의 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 구동부는,
    센스 앰프 인에이블 신호에 응답하여 다수의 오버 드라이빙 신호를 생성하되, 상기 다수의 오버 드라이빙 신호 중 상기 오버 드라이빙 구간에서 활성화되는 신호는 상기 다수의 검출신호 중 활성화되는 신호에 응답하여 변경되는 오버 드라이빙 신호 생성부; 및
    상기 전원라인을 상기 오버 드라이빙 전압으로 구동하는 다수의 오버 드라이버를 포함하고, 상기 다수의 오버 드라이버는 각각의 드라이버로 입력된 상기 다수의 오버 드라이빙 신호에 응답하여 동작이 제어되는 오버 드라이버 블록을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 삭제
  8. 삭제
  9. 제3항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 내지 제4 저항을 구비하며,
    상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 다수의 분배전압 중 제1분배전압을 출력하고,
    상기 제2 저항과 상기 제3 저항의 접속노드에서 상기 다수의 분배전압 중 제2분배전압을 출력하고,
    상기 제3 저항과 상기 제4 저항의 접속노드에서 상기 다수의 분배전압 중 제3분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 전압비교부는,
    상기 제1분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제1검출신호의 레벨을 결정하여 출력하는 제1비교기와,
    상기 제2분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제2검출신호의 레벨을 결정하여 출력하는 제2비교기와,
    상기 제3분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제3검출신호의 레벨을 결정하여 출력하는 제3비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제6항에 있어서,
    상기 구동부는,
    상기 다수의 검출신호 중 제1 내지 제3검출신호가 비활성화되어 입력되면, 상기 다수의 오버 드라이빙 신호 중 제1오버 드라이빙 신호를 상기 오버 드라이빙 구간동안 활성화함으로써 상기 다수의 오버 드라이버 중 제1오버 드라이버를 구동하고,
    상기 제1검출신호가 활성화되고, 상기 제2 및 제3검출신호가 비활성화되어 입력되면, 상기 다수의 오버 드라이빙 신호 중 제1 및 제2오버 드라이빙 신호를 상기 오버 드라이빙 구간동안 활성화함으로써 상기 다수의 오버 드라이버 중 제1 및 제2오버 드라이버를 구동하고,
    상기 제1 및 제2검출신호가 활성화되고, 상기 제3검출신호가 비활성화되어 입력되면, 상기 다수의 오버 드라이빙 신호 중 제1 내지 제3오버 드라이빙 신호를 상기 오버 드라이빙 구간동안 활성화함으로써 상기 다수의 오버 드라이버 중 제1 내지 제3오버 드라이버를 구동하며,
    상기 제1 내지 제3검출신호가 활성화되어 입력되면, 상기 다수의 오버 드라이빙 신호 중 제1 내지 제4오버 드라이빙 신호를 상기 오버 드라이빙 구간동안 활성화함으로써 상기 다수의 오버 드라이버 중 제1 내지 제4오버 드라이버를 구동하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제6항에 있어서,
    상기 오버 드라이빙 신호 생성부는,
    상기 센스 앰프 인에이블 신호에 응답하여 예정된 활성구간을 갖는 제1오버 드라이빙 신호를 출력하는 제1오버 드라이빙 신호 출력부; 및
    상기 다수의 검출신호와 상기 제1오버 드라이빙 신호에 응답하여 제2 내지 제4오버 드라이빙 신호를 출력하는 제2오버 드라이빙 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 제2오버 드라이빙 신호 출력부는,
    상기 다수의 검출신호 중 제1검출신호와 상기 제1오버 드라이빙 신호를 입력받아 출력하는 제1노아 게이트;
    상기 제1노아 게이트의 출력신호를 입력받아 상기 제2오버 드라이빙 신호로서 출력하는 제1인버터;
    상기 다수의 검출신호 중 제2검출신호와 상기 제1오버 드라이빙 신호를 입력받아 출력하는 제2노아 게이트;
    상기 제2노아 게이트의 출력신호를 입력받아 상기 제3오버 드라이빙 신호로서 출력하는 제2인버터;
    상기 다수의 검출신호 중 제3검출신호와 상기 제1오버 드라이빙 신호를 입력받아 출력하는 제3노아 게이트;
    상기 제3노아 게이트의 출력신호를 입력받아 상기 제4오버 드라이빙 신호로서 출력하는 제3인버터를 구비하는 반도체 메모리 소자.
  14. 제6항에 있어서,
    상기 다수의 오버 드라이버 중 각각의 오버 드라이버는,
    상기 다수의 오버 드라이빙 신호 중 어느 하나의 신호를 게이트로 입력받아 소스-드레인 접속된 오버 드라이빙 전압과 상기 전원라인을 연결하는 것을 제어하는 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 삭제
  16. 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단;
    오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압검출수단;
    센스 앰프 인에이블 신호에 응답하여 다수의 오버 드라이빙 신호를 생성하되, 상기 다수의 오버 드라이빙 신호 중 오버 드라이빙 구간에서 활성화되는 신호는 상기 다수의 검출신호 중 활성화되는 신호에 응답하여 변경되는 오버 드라이빙 신호 생성수단;
    상기 다수의 오버 드라이빙 신호 중 활성화구간을 갖는 신호에 응답하여 서로 다른 구동력으로 상기 비트라인 감지증폭수단의 전원라인을 상기 오버 드라이빙 전압으로 구동하는 다수의 오버 드라이버를 포함하는 오버 드라이빙 수단; 및
    노멀 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 수단을 구비하며,
    상기 전압검출수단은,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 전압분배부와,
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압비교부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 전압분배부는,
    전원전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항을 구비하며, 상기 다수의 저항 중 각각의 저항이 접속된 접속노드에서 상기 다수의 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 전압비교부는,
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 다수의 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 오버 드라이빙 신호 생성수단은,
    상기 센스 앰프 인에이블 신호에 응답하여 상기 다수의 오버 드라이빙 신호 중 예정된 활성구간을 갖는 제1오버 드라이빙 신호를 출력하는 제1오버 드라이빙 신호 출력부; 및
    상기 다수의 검출신호와 상기 제1오버 드라이빙 신호에 응답하여 상기 다수의 오버 드라이빙 신호 중 상기 제1오버 드라이빙 신호를 제외한 나머지 오버 드라이빙 신호를 출력하는 제2오버 드라이빙 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  20. 삭제
  21. 삭제
  22. 제6항 또는 제16항에 있어서,
    상기 다수의 오버 드라이버 중 각각의 드라이버는 모두 같은 사이즈를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제6항 또는 제16항에 있어서,
    상기 다수의 오버 드라이버 중 각각의 드라이버는 서로 다른 사이즈를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  24. 삭제
  25. 삭제
  26. 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작방법에 있어서,
    오버 드라이빙 구간에서 상기 비트라인 감지증폭기의 전원라인을 오버 드라이빙 전압으로 구동하되, 상기 오버 드라이빙 전압의 레벨에 따라 서로 다른 구동력으로 상기 전원라인을 구동하는 단계; 및
    노말 드라이빙 구간에서 상기 전원라인을 노말 드라이빙 전압으로 구동하는 단계를 포함하며,
    상기 오버 드라이빙 전압으로 구동하는 단계는,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 단계와,
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 따라 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 단계와,
    센스 앰프 인에이블 신호에 응답하여 다수의 오버 드라이빙 신호를 생성하되, 상기 다수의 오버 드라이빙 신호 중 상기 오버 드라이빙 구간에서 활성화되는 신호는 상기 다수의 검출신호 중 활성화되는 신호에 응답하여 변경되도록 하는 단계와,
    상기 다수의 오버 드라이빙 신호 중 활성화되는 신호에 응답하여 서로 다른 구동력으로 상기 전원라인을 상기 오버 드라이빙 전압으로 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
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