KR100512369B1 - 센스 엠프 선택 회로 및 센스엠프 선택 방법 - Google Patents
센스 엠프 선택 회로 및 센스엠프 선택 방법 Download PDFInfo
- Publication number
- KR100512369B1 KR100512369B1 KR10-2003-0034893A KR20030034893A KR100512369B1 KR 100512369 B1 KR100512369 B1 KR 100512369B1 KR 20030034893 A KR20030034893 A KR 20030034893A KR 100512369 B1 KR100512369 B1 KR 100512369B1
- Authority
- KR
- South Korea
- Prior art keywords
- sense amplifier
- signal
- selection
- cell array
- control signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
발명은 공유 센스 엠프 방식으로 배열된 다수의 셀어레이와 다수의 센스 엠프 어레이를 구비하는 메모리 디바이스에서 이용되는 센스엠프 선택 회로에 관한 것으로, 블럭 선택 신호와 센스엠프의 동작 제어 신호에 응답하여 센스엠프 선택신호를 출력하는 제1 제어수단과, 제1 제어수단에 연결되어 상기 센스엠프 선택신호를 제어하되, 셀 어레이의 선택이 변경되는 경우는 인에이블/디스에이블 신호를 인가시키고, 선택된 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 상기 인에이블/디스에이블 상태를 유지시키는 제2 제어 수단을 구비하는 센스엠프 선택 회로 및 선택 방법을 제공한다.
이를 통해서, 셀 어레이에 대해서 비트라인 센스엠프와 계속적인 연결/차단을 실현함으로써 센스엠프 선택신호의 토글로서 생기는 전류의 소비를 대폭 줄일 수 있는 효과가 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 공유 센스 엠프 방식으로 배열된 셀 어레이들와 센스 엠프 어레이들의 메모리 디바이스에 이용되는 센스 엠프 선택회로 및 선택 방법에 관한 것이다.
일반적으로, 셀의 면적이 점점 작아지면서 한 셀의 폭에 비트라인 센스엠프(Bit line Sense Amplifier: BLSA) 하나를 그려 넣을 수 없게 됨에 따라서 2개의 셀 영역에 비트라인 센스엠프 하나를 그려넣고 그 비트라인 센스엠프를 위 아래의 메모리 셀 어레이에서 공유하여 사용하는 공유 센스 엠프이 널리 이용되고 있다. 따라서, 공유 센스 엠프(Shared Sense Amplifier) 방식에 의하면 전체 칩면적을 줄일 수 있다.
이하, 도 1을 참조하여 종래 기술에 의한 공유 센스 엠프 방식의 센스엠프 연결 구조를 설명한다.
셀 어레이(2)를 구동시킬 때는, 비트라인 센스엠프 어레이(2)와 비트라인 센스엠프(BLSA) 어레이(3)를 같이 구동하여 셀 어레이(2)의 모든 셀을 증폭시켜 센싱한다. 따라서, 셀 어레이(2)가 선택되게 되면 셀 어레이(1)과 셀 어레이(3)는 선택되지 않으므로 비트라인 센스엠프 어레이(2)에서 셀 어레이(1)와 연결된 부분은 차단하고, 비트라인 센스엠프 어레이(3)에서 셀 어레이(3)과 연결된 부분은 차단한다. 예를 들어, 셀 어레이(2)이 선택되었을 때 센스엠프 선택회로(Bit Line Isolation Circuit:미도시)에서 출력되는 신호(BISH2,BISL3)를 논리 로우로 하고, 신호(BISH2,BISH3)을 논리 하이로 만든다. 따라서, 셀 어레이(2)에는 비트라인 센스엠프 어레이(2,3)와 연결된다.
도 2는 도 1의 공유 센스 엠프 방식(Shared Sense Amplifier)의 센스엠프 구조 일부를 확대한 도면이다. 도 2에서는 셀 어레이(2)와 비트라인 센스엠프 어레이(3)에서 1개의 셀과 1개의 비트라인 센스엠프 만을 도시하였다. 게이트에 BISH신호가 인가되는 NMOS 트랜지스터(N1,N2:10)는 상부쪽 셀과 연결하는 스위칭 역할을 수행하고, BISL신호가 인가되는 NMOS 트랜지스터(N10,N11:40)는 하부쪽 셀과 연결하는 스위칭 역할을 수행한다.
한편, 비트라인(BL)을 논리 하이로 풀업하기 위한 PMOS 트랜지스터(P1,P2)와 비트라인(BL)을 논리 로우로 풀다운하기 위한 NMOS 트랜지스터(N3,N4)는 센스 엠프(20)를 구성한다. 한편, 비트 라인 프리차지 신호(BLP)에 의해 비트라인(BL)과 비트라인 센스엠프(BLSA)의 각 노드를 초기화하는 NMOS 트랜지스터(N7,N8,N9)로 구성된 비트라인 등화회로(30), 컬럼 어드레스(YI)의 인가에 이해 비트라인(BL)의 데이터를 라인(LDB)으로 전송하기 위한 NMOS트랜지스터(N5,N6)가 있다.
이와 같은 구조에서는, BISH와 BISL신호의 논리 상태에 의해 비트라인 센스 엠프 어레이(2)가 어느 쪽 셀 어레이(2, 3)를 사용할 지를 결정하게 된다. 셀 어레이(2)가 선택되는 경우에는 BISH신호를 논리 하이로 하고 이에 따라 NMOS 트랜지스터(N1,N2)가 ON상태로 되며, 셀 어레이(2)의 데이터를 센스 엠프에 전달하여 센싱할 수 있도록 한다. 이 때, 선택되지 않은 셀 어레이(3)에서는 BISL신호가 논리 로우로 되어 NMOS 트랜지스터(N10,N11)가 OFF상태로 되어 셀 어레이(3)과 연결된 경로가 차단된다.
한편, DRAM셀 등과 같은 메모리를 사용하는 경우에는 셀 데이터를 유지하기 위해 주기적으로 리프레쉬를 해주어야 한다. 이를 위하여 일반적으로 어드레스 카운터를 사용하여 내부 어드레스를 증가시켜 주면서 리프레쉬를 수행하게 된다. 도 3을 참조하여 도 2의 공유 센스 엠프 방식(Shared Sense Amplifier)에서 일반적인 수행되는 리프레쉬 동작을 설명한다. 전술한 바와 같이, 셀 어레이(2)와 비트라인 센스 엠프 어레이(3)가 연결되는 경우를 설명한다.
도 3을 참조하면, 셀 어레이(2)와 비트라인 센스엠프 어레이(3)를 전기적으로 연결하기 위하여 BISH신호에 논리 하이를 인가하여 NMOS 트랜지스터(N1,N2)를 ON시키고 BISL신호를 논리로우로 하여 NMOS 트랜지스터(N10, N11)를 OFF상태로 만든다. 그런 다음 비트라인(BL)과 비트라인_바(BLB)를 초기화하는 비트라인 프리차지신호(BLP)를 디스에이블시킨 후 워드라인(WL)을 인에이블시킨 후, 비트라인 센스엠프(BLSA)를 인에이블시키면, 셀 노드(CN)의 데이터는 전하공유(charge sharing)되고, 그 신호는 비트라인 센스엠프(BLSA)에 의해 증폭된 후, 다시 셀 노드(CN)에 리스토어(Restore)되면 리프레쉬가 완료된다.
도 4는 종래 기술에 의한 센스엠프 선택회로의 구성도이고, 도 5는 이 회로의 동작 파형도이다.
도 4를 참조하면, 종래 기술의 센스엠프 선택회로(100)는 블럭 선택 신호(Block Selection Bar:bsb)가 논리 하이에서 논리 로우로 인가되어 해당 블럭이 선택되면, 인버터(INV2)의 출력는 논리 하이로 되고, 이 하이 레벨 신호에 의해 NMOS 트랜지스터(N1)가 ON상태로 되어 PMOS트랜지스터(P1)가 ON되어 노드(pcg)를 논리 하이로 만들고, 이에 따라 PMOS 트랜지스터(P2)는 OFF되며 노드(iso)는 논리 로우로 유지된다. 노드(iso)가 논리 로우로 유지되면, 인버터들(INV3, INV4)를 거쳐 증폭된 신호(bis)도 논리 로우로 유지된다. 이 경우, 노드(pcg)는 NMOS 트랜지스터(N4)가 OFF되어 논리 하이로 유지 된다.
그 후, 센스 엠프의 인에이블 신호(sgdb)가 논리 로우로 되면 센스 엠프는 인에이블 상태에 있고, 다시 논리 하이로 되면서 센싱을 종료하고, 이 때 노드(pcg)는 논리 로우로 유지된다. 이 경우, 노드(iso)에 논리 하이 신호가 인가되면 인버터들(INV3, INV4)를 거쳐 신호(bis)가 논리 하이로 출력된다. NMOS 트랜지스터(N5)는 래치로 작용하여 입력이 특정 작용을 하지 않는 경우 신호(bis)를 로우 레벨로 유지하는 역할을 한다.
상술한 바와 같이 종래기술에 의하면, 리프레쉬 동작시 내부 카운터를 사용하여 어드레스가 한 블럭내에서 계속해서 증가하므로 동일한 셀 어레이가 선택된 상황에서 비트 라인이 바뀌어 가면서 리프레쉬 동작이 계속적으로 수행된다. 따라서, 이러한 상황에서는 하나의 비트라인을 통한 셀 전압을 리프레쉬를 수행하는 동안 신호(BISH)는 논리 하이로 유지하는 반면, 신호(BISL)는 논리 하이와 논리 로우로 계속해서 토글링하여야 한다. 즉, 도 2의 NMOS 트랜지스터(N10,N11)은 계속해서 ON/OFF 상태로 토글링되면서 불필요한 전류 소모가 발생하게 되는 문제점이 있다.
특히, 스탠바이 모드로 진입하게 되면 주기적으로 리프레쉬 동작을 수행하여야 하는 의사 SDRAM(Peudo SRAM)에서는 스탠바이 전류가 커지므로 이러한 점이 더욱 크게 문제시 된다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 전류 소비를 감소시킬 수 있는 센스엠프 선택회로 및 선택방법을 제공하는 것이다.
상술한 문제점을 해결하기 위한 수단으로서, 본 발명의 일측면은 공유 센스 엠프 방식으로 배열된 다수의 셀 어레이와 다수의 센스엠프 어레이를 구비하는 메모리 디바이스에서 이용되는 센스엠프 선택 회로에 있어서, 블럭 선택 신호와 센스엠프의 동작 제어 신호에 응답하여 센스엠프 선택신호를 출력하는 제1 제어수단과, 제1 제어수단에 연결되어 센스엠프 선택신호를 제어하되, 셀 어레이의 선택이 변경되는 경우는 인에이블/디스에이블 신호를 인가시키고, 선택된 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 인에이블/디스에이블 상태를 유지시키는 제2 제어 수단을 구비하는 센스엠프 선택 회로를 제공한다.
셀프 리프레쉬의 경우를 예로 들어 설명하면, 리프레쉬를 할 어드레스는 내부 카운터 동작에 의해서 결정되는데 통상 한 블럭내에서 순차적으로 증가/감소하게 되어 있다. 따라서, 한 블럭내에서의 리프레쉬 수행은 센스엠프 선택 트랜지스터를 턴온/턴오프로 토글할 필요가 없으므로 스탠바이 모드에서는 블럭이 바뀔 때 만 센스엠프선택 트랜지스터를 제어하게 되면 여기서 흐르는 전류를 대폭 절감할 수 있다.
바람직하게는, 메모리 소자는 1 트랜지스터/1 커패시터로 구성된 DRAM 셀을 사용하는 메모리 소자에서 활용가능하며, 의사 SRAM(Peudo SRAM), SDRAM, DDR 등에 적용가능하다.
또한, 본 발명의 다른 측면은공유 센스 엠프 방식으로 배열된 다수의 셀 어레이와 다수의 센스 엠프 어레이를 구비하는 메모리 디바이스에서 이용되는 센스엠프 선택 방법에 있어서, 셀프 리프레쉬를 수행하기 위해 내부 카운터에서 생성되는 로우 어드레스를 입력받는 단계와, 블럭 선택 신호, 센스엠프 제어 신호 및 상기 로우 어드레스를 이용하여 센스엠프 선택신호를 제어하되, 셀 어레이의 선택이 변경되는 경우는 인에이블/디스에이블 신호를 인가시키고, 선택된 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 상기 인에이블/디스에이블 상태를 유지시키는 단계를 구비하는 센스엠프 선택 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 이 적용되는 센스엠프 선택회로를 상세히 설명한다. 이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 일실시예들을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전 하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 6은 본 발명에 따른 센스엠프 선택회로의 구성도이다. 도면을 참조하면, 공유 센스 엠프 방식으로 배열된 다수의 셀 어레이와 다수의 센스 엠프어레이를 구비하는 메모리 디바이스에서 이용되는 센스엠프 선택 회로(200)는 블럭 선택 신호와 센스엠프의 동작을 제어하는 신호에 응답하여 센스엠프 선택신호를 출력하는 제1 제어수단(205)과 셀 어레이의 선택이 변경되는 경우는 인에이블/디스에이블 신호를 인가시키고, 선택된 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 상기 인에이블/디스에이블 상태를 유지시키는 제2 제어수단(210)을 포함하여 구성된다.
도 6을 참조하면, 제1 제어수단(205)은 전원 전압(Vpp)에 각각의 소오스가 연결되고, 각각의 게이트는 각각의 다른 드레인(pcg와 동일 노드)에 연결된 제1 및 제2 PMOS트랜지스터(P1,P2)와, 제1 PMOS트랜지스터(P1)의 게이트(iso와 동일 노드)와 접지 전원사이에 구비되어 블럭선택 신호(bsb)의 반전신호에 의해 동작하는 제1 NMOS트랜지스터(N1)와, 제2 PMOS트랜지스터(P2)의 게이트(pcg와 동일 노드)와 접지 전원사이에 직렬 연결되어 구성되며, 센스엠프의 동작 제어 신호(sgdb) 및 블럭선택신호(bsb)에 의해 각각 동작되는 제2 및 제3 NMOS트랜지스터(N2, N3)와, 제2 PMOS 트랜지스터(P2)와 접지전압에 연결되어, 제1 PMOS 트랜지스터(P1)의 게이트와 동일한 신호가 인가되는 제4 NMOS트랜지스터(N4)를 포함하여 구성된다.
한편, 제2 제어수단(210)은 스위칭부의 NMOS트랜지스터(N5)와 센스엠프선택 제어신호 생성부(300)를 포함하여 구성된다.
결국, 본 발명은 종래의 센스엠프 선택회로에 비하여 제2 제어수단(210)이 부가되어 있다. 도시의 편의를위해 도 6에는 제2 제어수단(210)의 일부분만 도시하고, 센스엠프 선택제어신호 생성부(300)는 도 8에 도시하였다. 제2 제어수단(200)의 NMOS 트랜지스터(N5)는 반전된 센스엠프 선택 제어신호(ref_bis)에 반응하여 센스엠프 선택신호(bis)를 제어한다. 도 8을 참조하면, 센스엠프 선택 제어신호(ref_bis)의 반전된 신호가 NMOS 트랜지스터(N5)의 동작을 제어하도록 되어 있다.
즉, 종래 기술의 센스엠프 선택회로에서는 선택되는 셀어레이가 변경되는 경우와 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우에서 논리 상태가 변함으로 인해서 센스엠프 선택신호의 토글링이 불필요하게 발생하였지만, 본 발명의 경우는 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 센스엠프 선택신호가 토글링되지 않도록 구성함으로써, 특히 셀프 리프레시 동작 등과 같이 셀 어레이가 선택된 상황에서 선택되는 센스엠프 만 순차적으로 바꿔가면서 센스엠프를 동작시키는 구조에서 전류 소비를 획기적으로 줄일 수 있다.
다음으로 도 7을 참조하여 본발명의 실시예에 따른 센스엠프 선택회로의 동작을 설명한다. 도 7은 본 발명의 실시예에 따른 센스엠프 선택회로의 동작 파형도이다. 종래 기술과 비교하면, 센스엠프 선택 제어신호(ref_bis)가 논리 로우인 경우에는 블럭 선택 신호(bsb)신호가 인에이블(논리 로우)될 때 센스엠프 선택 신호를 논리 로우로 하고 비트라인 센스엠프의 동작을 제어하는 신호(sgdb)가 논리 하이가 될 때(즉, 비트라인 센스엠프의 동작이 종료했을 때) 센스엠프 선택신호를 논리 하이로 하여 다음 동작을 준비한다. 반면, 센스엠프 선택 제어신호(ref_bis)가 논리 하이인 경우에는 비트라인 센스엠프의 동작 제어 신호(sgdb)의 논리 상태에 관계없이 계속 센스엠프 선택신호가 논리 로우로 하여 센스엠프 선택신호(bis)의 토글로 인한 전류의 소비를 줄일 수 있게 된다.
셀프 리프레쉬가 수행되는 스탠바이 모드에 본 발명을 적용한 예를 들어 설명하면, 내부 어드레스 카운터에서 출력되는 리프레쉬를 위한 내부 어드레스(예를 들어, 한 블럭이 512개의 로우로 구성된 경우를 가정하면, 로우 어드레스는 9개(rcnt<0:8>)가 입력됨)신호를 받아서 센스엠프 선택제어신호(ref_bis)를 생성한다. 즉, 내부 어드레스가 모두 논리 로우일 때는 센스엠프 선택제어신호(ref_bis)가 논리 로우가 되도록 구성하고, 내부 어드레스가 계속 증가하는 경우에는 센스엠프 선택제어신호(ref_bis)가 논리 하이가 되도록 구성가능하다.
다음으로, 본 발명의 제2 제어수단(210)의 일부분인 센스엠프 선택제어신호 생성부(300)의 상세 구성예를 도 8을 참조하여 설명한다. 센스엠프선택 제어신호 생성부(300)는 로우 어드레스 감지부(302), 풀업 회로부 (304), 풀다운 회로부(310) 및 래치부(308)로 구성가능하고, 전원 인가 감지부(312) 등이 부가될 수 있고, 로우 어드레스 감지부(302)가 셀프 리프레쉬를 위해서 내부 카운터(미도시)로부터 입력된 셀프 어드레스 신호를 이용하는 경우, 외부 로우 어드레서의 인가 여부를 감지하는 외부 로우 어드레스 감지부(306)등이 부가되어 있다.
도시된 신호를 설명하면, 전원 인가 신호(pwrup)는 전원이 인가됨에 따라서 논리 로우에서 논리 하이로 바뀌는 신호이고, 로우 활성화 신호(rowact)는 스탠 바이 상태가 아닌 일반 동작 중일 때는 논리 하이로 인가되어 스탠바이 상태 여부를 나타내는 신호이다. 리프레쉬 제어신호(refb)는 리프레시 수행을 제어하는 신호이다.
로우 어드레스 감지부(302)는 셀프 리프레쉬용 로우 어드레스를 입력 받아 이에 따라 풀업 회로부(304) 및 풀다운 회로부(310)를 제어한다. 예를 들어 3개씩 어드레스를 입력받는 NOR소자들(NOR1, NOR2 및 NOR3)과 이 3개의 출력을 입력받아 하나의 단자로 출력하는 NAND소자(NAND1), 그리고 하나의 인버터(INV1)를 포함하여 구성가능하다. 로우 어드레스 감지부(302)는 내부 어드레스 카운터(미도시)에서 출력되는 리프레쉬를 위한 내부 로우 어드레스(rcnt<0:8>)가 모두 논리 로우인 경우(새로운 선택 블럭이 시작될 때)만 노드(rcnt_sumb)를 논리 하이로 만든다. 도 8에 도시된 바와 같이, 로우 어드레스(rcnt<0:8>)가 모두 논리 로우 상태(16진수로 "000"으로 표시됨)이면 새로운 블럭이 시작되었다는 의미이므로 로우 어드레스 감지부(302)를 통과한 신호가 논리 하이로 되어, PMOS트랜지스터(P2)를 턴오프시키고NMOS트랜지스터(N2)을 턴온시키게 된다.
풀업 회로부(304)는 리프레쉬 제어 신호(refb), 로우 어드레스 감지부(302)로부터 출력과 센스엠프 제어신호(sg_sumb)를 입력받아 소정의 조건을 만족하면 노드(bis_toggle)를 논리 하이로 풀업하는 기능을 수행한다. 풀업 회로부(304)는 전원 전압과 노드(bis_toggle) 사이에 직렬 연결된 3개의 PMOS트랜지스터들 (P1,P2,P3)로 구성된다.
풀다운 회로부(310)는 센스엠프 제어신호(sg_sumb)와 로우 어드레스 감지부(302)로부터의 출력을 입력받아 소정의 조건을 만족하면 노드(bis_toggle)를 논리 로우로 풀다운하는 기능을 수행한다. 풀다운 회로부(310)는 접지 전압과 노드(bis_toggle) 상에 직렬 연결된 2개의 NMOS 트랜지스터들(N1,N2)과 1개의 인버터(INV2)로 구성되어 있다.
래치부(308)는 백투백(back-to-back)방식으로 상호 접속된 인버터들(INV4,INV5)로 구성되어 노드(bis_toggle)에 인가된 제어 신호를 래치하는 기능을 수행한다.
외부 어드레스 감지부(306)는 셀프 리프레쉬 동작 중에 외부 로우 어드레스(external row address)의 인가 여부를 감지하는 것으로, 외부 어드레스가 논리 하이인 경우 노드(bis_toggle)에 접지 전압이 인가될 수 있도록 하여 이 노드(bis_toggle)의 변화에 의해 센스엠프 선택제어 신호(ref_bis)를 논리 로우가 되도록 한다.
전원 인가 감지부(312)는 최초로 칩에 파워가 인가될 때 발생하는 전원 인가신호(pwrup) 신호가 논리 로우에서 논리 하이로 변할 때, 인버터(INV3)와 NMOS 트랜지스터(N4)를 통해서 노드(bis_toggle)를 접지 전압과 분리한다.
다음으로, 도 6, 8 및 9를 참조하여 제2 제어수단의 동작을 설명한다. 도 9는 본 발명의 실시예에 따른 제2 제어수단의 타이밍도이다.
먼저, 로우 어드레스(rcnt<0:8>)가 모두 논리 로우 상태(16진수로 "000"으로 표시됨)이면새로운 블럭이 시작되었다는 의미이므로 로우 어드레스 감지부(302)를 통과한 신호가 논리 하이로 되고, PMOS트랜지스터(P2)을 턴오프시키고 NMOS트랜지스터(N2)를 턴온시키게 된다.
한편, 비트라인 센스엠프 인에이블 신호(sg_sumb)가 논리 로우로 입력되어, NMOS트랜지스터(N1)와 PMOS트랜지스터(P3)를 각각 턴온시켜서 노드(bis_toggle)를 논리 로우가 되게 하면, 래치부(INV4, INV5)와 인버터(INV6)를 거쳐서 센스셈프 선택 제어신호(ref_bis)는 논리 로우가 된다. 센스셈프 선택 제어신호(ref_bis)는 인터버(INV7)를 거쳐서 센스엠프 선택회로(200)의 제1 제어수단(205)에 입력되어 새로운 셀어레이(블럭)가 선택되는 경우에만 센스엠프 선택신호를 토글(toggle)시키는 것은 전술한 바와 같다.
한편, 선택된 블럭은 동일하게 유지되고 내부 어드레스가 하나씩 증가할 때는 입력되는 로우 어드레스 신호가 모두 논리 로우인 경우는 아니므로, 이 경우는 로우 어드레스 감지부(302)에서 논리 로우가 출력되고 노드(rcnt_sumb)는 논리 로우로 되고, 이에 따라 PMOS트랜지스터(P2)가 턴온되고 NMOS트랜지스터(N2)는 턴오프된다. 따라서, 노드(bis_toggle)는 논리 하이로 되어 래치부(INV4, INV5)와 인버터(INV6)를 거치면서 센스엠프 선택제어 신호(ref_bis)는 논리 하이가 된다.
따라서, 센스엠프 선택제어 신호(ref_bis)는 로우 어드레스 신호가 모두 논리 로우 레벨로 될 때까지 그 상태로 유지하게 한다. 즉, 로우 어드레스 신호가 모두 논리 로우가 아닌경우(도 8의 rcnt<0:8>신호가 16진수로"000"이 아닌 경우)는 센스엠프 선택제어 신호(ref_bis)는 논리 하이가 된다.
다만, 외부 로우 어드레스가 입력되어 외부 어드레스 활성화신호(rowact)가 논리 하이가 되면 셀프 리프레쉬 동작을 종료하기 위해 NMOS트랜지스터(N3)에 의해 노드(bis_toggle) 접지된다.
일반적으로 센스엠프 선택 신호에 의해 제어되는 센스엠프 선택 신호에 의해 구동되는 소자는 NMOS 트랜지스터를 사용하는데, NMOS 트랜지스터가 하이 레벨 데이터를 전달할 때는 문턱전압(Vt)의 강하가 있어 이 트랜지스터를 제어하는 센스엠프 선택신호는 내부 전압 보다 높은 전원전압(Vpp)을 인가하게 된다. 그러나,이 전압을 생성하는 효율이 30% 내외이므로 실제로는 많은 전류를 소비하게 된다.
또한, 통상 칩사이즈를 줄이기 위해 하나의 셀 어레이를 대락 2k(2048)개에서 8k(8192)개의 소자로 구성한다. 이 경우는 비트라인 센스엠프의 개수는 1k(2048)개에서 4k(8192)개가 되고, 각 비트라인 센스앰프마다 2개의 센스엠프 선택용 트랜지스터가 연결되어 있으므로, 센스엠프 선택신호가 갖는 로드는 상당한 수준이다.
결론적으로, 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 상기 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 셀프 리프레쉬 상태에서 한 블럭에서 계속 내부 어드레스가 증가하는 것에 착안하여 이에 대한 토글을 시키지 않고, 그 셀 어레이에 대해서 비트라인 센스엠프와 계속적인 연결/차단을 실현함으로써 센스엠프 선택신호의 토글로서 생기는 전류의 소비를 대폭 줄일 수 있는 효과가 있다.
1은 종래 기술에 의한 공유 센스 엠프 방식의 센스엠프 연결 구조를 도시한 도면이다.
도 2는 도 1의 공유 센스 엠프 방식의 센스엠프 구조 일부를 확대한 도면이다.
도 3은 도 2의 공유 센스 엠프 방식에서 각 노드에 인가되는 제어신호의 레벨을 표시한 그래프이다.
도 4는 종래 기술에 의한 센스엠프 선택회로의 구성도이고, 도 5는 종래 기술에 의한 센스엠프 선택회로의 동작 파형도이다.
도 6은 본 발명에 따른 공유 센스 엠프 방식의 센스엠프 선택회로의 구성도이다.
도 7은 본 발명의 실시예에 따른 센스엠프 선택회로의 동작 파형도이다.
도 8은 도 6의 센스엠프 선택회로의 제2 제어수단에 대한 상세 구성예이다.
도 9는 본 발명의 실시예에 따른 제2 제어수단의 타이밍도이다.
*도면의 주요부분에 대한 설명
200 : 센스엠프 선택 회로 205 : 제1 제어수단
210 : 제2 제어수단300 : 센스엠프 선택제어신호 생성부
302 : 로우 어드레스 감지부 304 : 풀업 회로부
306 : 외부 어드레스 감지부 308 : 래치부
310 : 풀다운 회로부312 : 전원 인가 감지부
Claims (6)
- 공유 센스 엠프 방식으로 배열된 다수의 셀 어레이와 다수의 센스 엠프 어레이를 구비하는 메모리 디바이스에서 이용되는 센스엠프 선택 회로에 있어서,블럭 선택 신호와 센스엠프의 동작 제어 신호에 응답하여 센스엠프 선택신호를 출력하는 제1 제어수단; 및상기 제1 제어수단에 연결되어 상기 센스엠프 선택신호를 제어하되, 셀 어레이의 선택이 변경되는 경우는 인에이블/디스에이블 신호를 인가시키고, 선택된 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 상기 인에이블/디스에이블 상태를 유지시키는 제2 제어 수단을 구비하는 것을 특징으로 하는 센스엠프 선택 회로.
- 제 1 항에 있어서,상기 센스엠프 선택회로는 셀프 리프레쉬가 수행되는 스탠바이 모드에서 동작하는 것을 특징으로 하는 센스엠프 선택 회로.
- 제 1 항에 있어서, 상기 제 1 제어 수단은전원 전압에 각각의 소오스가 연결되고, 각각의 게이트는 각각의 다른 드레인에 연결된 제1 및 제2 PMOS트랜지스터;상기 제1 PMOS트랜지스터의 게이트와 접지 전원사이에 구비되어 상기 블럭선택 신호의 반전신호에 의해 동작하는 제1 NMOS트랜지스터;상기 제2 PMOS트랜지스터의 게이트와 접지 전원사이에 직렬 연결되어 구성되며, 상기 센스엠프의 동작 제어 신호 및 상기 블럭선택신호에 의해 각각 동작되는 제2 및 제3 NMOS트랜지스터; 및상기 제2 PMOS 트랜지스터와 접지전압에 연결되어, 상기 제1 PMOS 트랜지스터의 게이트와 동일한 신호가 인가되는 제4 NMOS트랜지스터를 포함하여 구성된 것들 특징으로 하는 센스엠프 선택 회로.
- 제 3 항에 있어서,상기 제2 제어수단은 스위칭부와 센스엠프 선택제어신호 생성부로 구성되며,상기 스위칭부는, 상기 제3 NMOS 트랜지스터와 접지전압 사이에 연결되어 센스엠프 선택제어신호에 의해 동작하는 제 5 NMOS트랜지스터이고,상기 센스엠프 선택제어신호 생성부는, 내부 어드레스 카운터에서 출력되는 리프레쉬를 위한 내부 로우 어드레스를 입력받아 셀 어레이의 선택이 변경되는 경우를 감지하는 로우어드레스 감지부;상기 로우 어드레스 감지부로부터 출력과 센스엠프 제어신호에 의해 전원전압으로 풀업하기 위해, 전원 전압과 상기 센스엠프 선택제어신호를 출력하는 출력단 사이에 직렬연결된 PMOS 트랜지스터들을 포함하는 풀업부;상기 센스엠프 선택제어신호와 상기 로우 어드레스 감지부로부터의 출력을 입력받아 접지전원으로 풀다운하기 위해, 접지 전압과 출력단 사이에 직렬연결된 NMOS 트랜지스터들을 포함하는 풀다운부; 및상기 출력단에 연결된 래치부를 포함하는 것을 특징으로 하는 센스엠프 선택 회로.
- 제 1 항에 있어서,상기 메모리 디바이스는 의사 SRAM, DDR 또는 SDRAM인 것을 특징으로 하는 센스엠프 선택 회로.
- 공유 센스 엠프 방식으로 배열된 다수의 셀 어레이와 다수의 센스 엠프 어레이를 구비하는 메모리 디바이스에서 이용되는 센스엠프 선택 방법에 있어서,셀프 리프레쉬를 수행하기 위해 내부 카운터에서 생성되는 로우 어드레스를 입력받는 단계; 및블럭 선택 신호, 센스엠프 선택제어 신호 및 상기 로우 어드레스를 이용하여 센스엠프 선택신호를 제어하되, 셀 어레이의 선택이 변경되는 경우는 인에이블/디스에이블 신호를 인가시키고, 선택된 셀 어레이 내에서 센싱할 센스엠프가 변경되는 경우는 상기 인에이블/디스에이블 상태를 유지시키는 단계를 구비하는 것을 특징으로 하는 센스엠프 선택 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0034893A KR100512369B1 (ko) | 2003-05-30 | 2003-05-30 | 센스 엠프 선택 회로 및 센스엠프 선택 방법 |
| US10/738,651 US7057954B2 (en) | 2003-05-30 | 2003-12-17 | Sense amplifier select circuit and method of selecting the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0034893A KR100512369B1 (ko) | 2003-05-30 | 2003-05-30 | 센스 엠프 선택 회로 및 센스엠프 선택 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040103012A KR20040103012A (ko) | 2004-12-08 |
| KR100512369B1 true KR100512369B1 (ko) | 2005-09-02 |
Family
ID=33448315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0034893A KR100512369B1 (ko) | 2003-05-30 | 2003-05-30 | 센스 엠프 선택 회로 및 센스엠프 선택 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7057954B2 (ko) |
| KR (1) | KR100512369B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274607B2 (en) * | 2005-06-15 | 2007-09-25 | Micron Technology, Inc. | Bitline exclusion in verification operation |
| US8961504B2 (en) | 2010-04-09 | 2015-02-24 | Covidien Lp | Optical hydrology arrays and system and method for monitoring water displacement during treatment of patient tissue |
| JP2012043486A (ja) * | 2010-08-13 | 2012-03-01 | Elpida Memory Inc | 半導体装置 |
| WO2015170220A1 (en) * | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
| CN106653072B (zh) * | 2017-02-03 | 2019-04-12 | 苏州大学 | 一种伪器件辅助灵敏放大器电路 |
| JP6974549B1 (ja) | 2020-07-17 | 2021-12-01 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリ装置およびその入出力バッファ制御方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317538A (en) | 1992-03-30 | 1994-05-31 | United Memories, Inc. | Low power DRAM |
| JP4036487B2 (ja) | 1995-08-18 | 2008-01-23 | 株式会社ルネサステクノロジ | 半導体記憶装置、および半導体回路装置 |
| KR100234365B1 (ko) | 1997-01-30 | 1999-12-15 | 윤종용 | 반도체 메모리장치의 리프레쉬 방법 및 회로 |
| JP2000163956A (ja) | 1998-11-24 | 2000-06-16 | Sharp Corp | 半導体記憶装置 |
| KR100632549B1 (ko) | 2000-06-29 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2002063788A (ja) | 2000-08-21 | 2002-02-28 | Fujitsu Ltd | 半導体記憶装置 |
| US6480424B1 (en) | 2001-07-12 | 2002-11-12 | Broadcom Corporation | Compact analog-multiplexed global sense amplifier for RAMS |
| US20030030086A1 (en) | 2001-08-07 | 2003-02-13 | Ta-Cheng Lin | DRAM circuitry with a longer refresh period |
| US6515926B1 (en) * | 2002-01-04 | 2003-02-04 | United Memories, Inc. | Shared sense amplifier driver technique for dynamic random access memories exhibiting improved write recovery time |
| US6768692B2 (en) * | 2002-07-29 | 2004-07-27 | International Business Machines Corporation | Multiple subarray DRAM having a single shared sense amplifier |
-
2003
- 2003-05-30 KR KR10-2003-0034893A patent/KR100512369B1/ko not_active IP Right Cessation
- 2003-12-17 US US10/738,651 patent/US7057954B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040103012A (ko) | 2004-12-08 |
| US20040240281A1 (en) | 2004-12-02 |
| US7057954B2 (en) | 2006-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5999471A (en) | Semiconductor memory device having a refresh function and a method for refreshing the same | |
| US7184362B2 (en) | Page access circuit of semiconductor memory device | |
| US7656732B2 (en) | Semiconductor storage device | |
| US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
| US8134874B2 (en) | Dynamic leakage control for memory arrays | |
| JPH0969300A (ja) | 半導体記憶装置 | |
| US6950368B2 (en) | Low-voltage sense amplifier and method | |
| US6236605B1 (en) | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier | |
| US10854273B1 (en) | Apparatuses and methods for controlling word drivers | |
| US11176977B2 (en) | Apparatuses and methods for controlling word line discharge | |
| US10854272B1 (en) | Apparatuses and methods for controlling word line discharge | |
| US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
| JP5127435B2 (ja) | 半導体記憶装置 | |
| KR100301036B1 (ko) | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 | |
| JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
| US5774405A (en) | Dynamic random access memory having an internal circuit using a boosted potential | |
| KR100512369B1 (ko) | 센스 엠프 선택 회로 및 센스엠프 선택 방법 | |
| KR100535131B1 (ko) | 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로 | |
| JPH0628846A (ja) | 半導体記憶装置 | |
| KR100816729B1 (ko) | 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치 | |
| KR100203142B1 (ko) | 디램 | |
| US20040233764A1 (en) | Semiconductor memory device having self-precharge function | |
| US20240096398A1 (en) | Memory device and precharging method thereof | |
| KR100477824B1 (ko) | 반도체 메모리 소자 | |
| JP2002216478A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120720 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130723 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140723 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150721 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |