KR100632549B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은, BISH/BISL 토글을 방지하는 반도체 메모리장치에 관한 것으로, 같은 블록 내에서 워드라인이 인에이블되고 디스에이블될 때 BISH/BISL 토글을 방지하여 셀프 리프레쉬 전류를 줄일 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 다수의 센스 앰프 블록 사이에 크로스 영역을 가진 반도체 메모리 장치는 다수의 내부 어드레스와 셀프 리프레쉬 신호를 입력받아 비트라인 분리신호를 토글시킬 것인지를 결정하는 신호를 발생하는 셀프 리프레쉬 및 내부 어드레스 검출부와, 상기 셀프 리프레쉬 및 내부 어드레스 검출부의 출력신호와 블록 선택신호를 입력받아 래치시키는 블록 선택신호 래치부와, 상기 블록 선택신호 래치부의 출력신호를 입력받아 비트라인 분리신호를 발생하는 비트라인 분리 제어부를 구비하되, 상기 센스 앰프 블록 사이의 크로스 영역은 상기 비트라인 분리신호에 의해 제어되는 비트라인 분리 드라이버를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 BISH/BISL 토글을 나타낸 도면,
도 2는 본 발명의 BISH/BISL 토글을 나타낸 도면,
도 3은 본 발명의 BISH/BISL 토글을 방지하는 장치를 나타낸 블록도,
도 4은 본 발명의 BISH/BISL 동작(VPP-VSS)을 설명하는 도면,
도 5는 본 발명에 따른 셀프 리프레쉬 및 내부 어드레스 검출부를 나타낸 회로도,
도 6은 본 발명에 따른 MSI 래치부를 나타낸 회로도,
도 7은 본 발명에 따른 BISH/BISL 제어부를 나타낸 회로도,
< 도면의 주요부분에 대한 부호의 설명 >
500 : 셀프 리프레쉬 및 내부 어드레스 검출부
600 : MSI 래치부
700 : BISH/BISL 제어부
본 발명은 저전력화를 위해 비트라인 분리신호(이하, BISH/BISL이라고 칭함) 토글(Toggling)을 방지하는 반도체 메모리 장치에 관한 것으로, 셀프 리프레쉬 전류를 줄이기 위해 같은 블록 내에서 워드라인이 인에이블되고 디스에이블될 때 BISH/BISL 토글을 방지하는 반도체 메모리 장치에 관한 것이다.
도 1은 종래의 BISH/BISL 토글을 나타낸다.
종래의 방식은 BISH/BISL이 3가지의 레벨을 갖는다. 워드라인이 액티브된 경우가 아니라면 BISH/BISL은 내부전압(VINT)의 레벨을 갖고, 뱅크가 액티브되면 뱅크 내의 선택된 블록에 해당하는 BISH/BISL은 전원전압(VPP)과 접지전위(VSS)의 레벨을 갖게 된다. 워드라인이 디스에이블되면 BISH/BISL은 다시 내부전압(VINT)의 레벨이 되고, 또 다른 블록이 액티브되면 그에 해당하는 BISH/BISL이 전원전압(VPP)/접지전위(VSS)로 된다. 이때, 선택되지 않은 블록쪽의 BISH/BISL은 내부전압(VINT)의 레벨을 그대로 유지한다.
워드라인이 순서대로 인에이블되는 경우라면 워드라인이 인에이블되고 디스에이블될 때마다 해당 블록의 BISH/BISL은 토글해야 하고 이로 인해 전류가 소모된다.
또한, BISH/BISL 드라이버가 3가지의 레벨을 구동해야 하므로 크로스 영역(cross area)(센스 앰프 블록 사이)에 위치하는 것은 레이아웃(layout)에 부담이 크며 내부전압(VINT) 라인도 큰 부담이 된다. 또한 한번에 구동하기에는 BISH/BISL 부하가 커 tRCD(RAS TO CAS DELAY TIME)에 직접적인 영향을 미치게 된다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 같은 블록 내에서 워드라인이 인에이블되고 디스에이블될 때 BISH/BISL 토글을 방지하여 셀프 리프레쉬 전류를 줄일 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
이를 위해, 본 발명에 따른 다수의 센스 앰프 블록 사이에 크로스 영역을 가진 반도체 메모리 장치는,
다수의 내부 어드레스와 셀프 리프레쉬 신호를 입력받아 비트라인 분리신호를 토글시킬 것인지를 결정하는 신호를 발생하는 셀프 리프레쉬 및 내부 어드레스 검출부와,
상기 셀프 리프레쉬 및 내부 어드레스 검출부의 출력신호와 블록 선택신호를 입력받아 래치시키는 블록 선택신호 래치부와,
상기 블록 선택신호 래치부의 출력신호를 입력받아 비트라인 분리신호를 발생하는 비트라인 분리 제어부를 구비하되,
상기 센스 앰프 블록 사이의 크로스 영역은 상기 비트라인 분리신호에 의해 제어되는 비트라인 분리 드라이버를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 따른 BISH/BISL 토글을 방지하는 반도체 메모리 장치를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 BISH/BISL 토글을 방지하는 반도체 메모리 장치를 나타낸 블록도이다.
본 발명에 따른 BISH/BISL 토글을 방지하는 반도체 메모리 장치는 셀프 리프레쉬 및 내부 어드레스 검출부(500), 블록선택신호(이하, MSI이라고 칭함) 래치부(600), 비트라인 분리(BISH/BISL) 제어부(700)를 포함한다.
상기 셀프 리프레쉬 및 내부 어드레스 검출부(500)는 다수의 내부 어드레스(Int addr0-Int addr8)와 셀프 리프레쉬 신호(SREF)를 입력받아 비트라인 분리신호(BISH/BSIL)를 토글시킬 것인지를 결정하는 신호를 발생하고, 상기 블록 선택신호 래치부(600)는 상기 셀프 리프레쉬 및 내부 어드레스 검출부(500)의 출력신호(Bis_clpz)와 블록 선택신호(MSI)를 입력받아 래치시키며, 상기 비트라인 분리 제어부(700)는 상기 블록 선택신호 래치부(600)의 출력신호(MSIL_LAT, MSIM_LAT)를 입력받아 비트라인 분리신호(BISH/BISL)를 발생한다.
도 4는 셀프 리프레쉬 동안 동일 블록에서 워드라인 액세스가 순차적으로 일어나는 경우 BISH/BISL 토글을 방지하는 것을 나타낸다.
도 4에 나타낸 바와 같이, 뱅크는 복수의 블록으로 이루어져 있고, 블록은 복수의 셀 어레이로 이루어져 있다. 셀 어레이 사이에는 서브 워드라인 드라이버가 위치하고, 센스 앰프 블록 사이를 크로스 영역이라고 칭하고, 이 크로스 영역에 BISH/BISL 드라이버가 위치한다.
도 5는 도 3에 나타낸 셀프 리프레쉬 및 내부 어드레스 검출부(500)를 나타낸다.
이 셀프 리프레쉬 및 내부 어드레스 검출부(500)는 내부 어드레스(iat<0>, iat<1>, iat<2>)를 입력받아 논리 조합하는 노어 게이트(NR1)와, 내부 어드레스(iat<3>, iat<4>, iat<5>)를 입력받아 논리 조합하는 노어 게이트(NR2)와, 내부 어드레스(iat<6>, iat<7>, iat<8>)를 입력받아 논리 조합하는 노어 게이트(NR3)와, 상기 노어 게이트(NR1)의 출력신호, 상기 노어 게이트(NR2)의 출력신호, 및 상기 노어 게이트(NR3)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND1)와, 셀프 리프레쉬 신호(srefz) 및 상기 낸드 게이트(ND1)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND2)의 출력신호를 반전시키는 인버터(IV1)와, 상기 인버터(IV1)의 출력신호를 반전시키는 인버터(IV2)를 포함하여 구성된다.
다음에는, 셀프 리프레쉬 및 내부 어드레스 검출부(500)의 동작에 대해서 설명한다.
이 셀프 리프레쉬 및 내부 어드레스 검출부(500)는 셀프 리프레쉬 모드임을 나타내는 셀프 리프레쉬 신호(srefz)와 내부 어드레스(iat<0:8>)를 입력받아 BISH/BISL을 토글시킬 것인지를 결정하는 신호(bis_clpz)를 발생한다.
즉, 셀프 리프레쉬가 아니면 셀프 리프레쉬 신호(SREF)는 "로우"이므로, 셀프 리프레쉬 및 내부 어드레스 검출부(500)의 출력신호(bis_clpz)는 "하이"로 되어 BISH/BISL은 토글하게 될 것이다. 셀프 리프레쉬시에는 내부 어드레스(iat<0:8>)가 모두 "로우"인 경우만 셀프 리프레쉬 및 내부 어드레스 검출부(500)의 출력신호(bis_clpz)가 "하이"이므로, BISH/BISL은 토글하게 된다.
내부 어드레스(iat<0:8>)가 모두 "로우"인 것은 동일 블록 내의 2^9=512 Row가 순차적으로 액세스가 끝난 다음에 블록의 첫 번째 워드라인을 액세스하는 것을 의미한다. 즉, 블록이 바뀌는 것을 검출하는 부분이라고 말할 수 있다.
도 6은 도 3에 나타낸 MSI 래치부(600)의 내부를 나타낸다.
도 6에 나타낸 바와 같이, MSI 래치부(600)는 상기 셀프 리프레쉬 및 내부 어드레스 검출부의 출력신호(bis_clpz)를 입력받는 인버터(IV3)와, 상기 인버터(IV3)의 출력을 입력받는 인버터(IV4)와, 블록선택신호(MSI)를 입력받는 인버터(IV5)와, 상기 인버터(IV3)의 출력을 PMOS 트랜지스터(P1)의 게이트로 인가받고 상기 인버터(IV4)의 출력을 NMOS 트랜지스터(N1)의 게이트로 인가받아 상기 인버터(IV5)의 출력을 선택적으로 전달하는 전달 게이트(P1, N1)와, 상기 전달 게이트의 출력을 인가받아 블록선택신호를 출력하는 인버터를 이용한 래치회로(IV6, IV7)를 포함하여 구성된다.
이하, 상기 MSI 래치부의 동작을 설명한다.
상기 셀프 리프레쉬 및 내부 어드레스 검출부(400)의 출력신호(bis_clpz)가 "하이"이면, 블록 선택신호(MSI)가 전달 게이트(P1, N1)를 통과하여 래치된다. 그러나 상기 출력신호(bis_clpz)가 로우이면, 블록 선택신호(MSIL)는 MSI를 그대로 유지한다.
도 7은 도 3에 나타낸 BISH/BISL 제어부(700)의 내부를 나타낸다.
도 7에 나타낸 바와 같이 BISH/BISL 제어부(700)는 블록선택신호(MSIL_LAT)와 주변회로전압(VPERI)을 입력받아 논리 조합하는 노어 게이트(NR4)와, 상기 노어 게이트(NR4)의 출력이 소스에 접속되고 게이트로 주변회로전압(VPERI)을 인가받는 NMOS 트랜지스터(N2)와, 드레인이 상기 NMOS 트랜지스터(N2)의 드레인에 접속되고 백게이트 및 소스가 전원전압(VPP)에 접속된 PMOS 트랜지스터(P2)와, 게이트가 상기 NMOS 트랜지스터(N2)의 드레인과 상기 PMOS 트랜지스터(P2)의 드레인 사이에 접속되고 백게이트 및 소스가 상기 전원전압(VPP)에 접속된 PMOS 트랜지스터(P3)와, 게이트가 상기 노어 게이트(NR4)의 출력을 인가받고 드레인이 상기 PMOS 트랜지스터(P3)의 드레인에 접속되며 소스가 접지(VSS)에 접속된 NMOS 트랜지스터(N3)와, 상기 PMOS 트랜지스터(P3)의 드레인과 상기 NMOS 트랜지스터(N3)의 드레인 사이에 접속되어 비트라인 분리신호(BISH)을 출력하는 인버터(IV8)를 포함하여 구성된다.
또한, 블록선택신호(MSIM_LAT)와 주변회로전압(VPERI)을 입력받아 논리 조합하는 노어 게이트(NR5)와, 소스에 상기 노어 게이트(NR5)의 출력이 접속되고 게이트로 주변회로전압(VPERI)을 인가받는 NMOS 트랜지스터(N4)와, 드레인이 상기 NMOS 트랜지스터(N4)의 드레인에 접속되고 백게이트 및 소스가 전원전압(VPP)에 접속된 PMOS 트랜지스터(P4)와, 게이트가 상기 NMOS 트랜지스터(N4)의 드레인과 상기 PMOS 트랜지스터(P4)의 드레인 사이에 접속되고 백게이트 및 소스가 상기 전원전압(VPP)에 접속된 PMOS 트랜지스터(P5)와, 게이트로 상기 노어 게이트(NR5)의 출력을 인가받고 소스에 접지(VSS)가 접속되며 드레인이 상기 PMOS 트랜지스터(P5)의 드레인에 접속된 NMOS 트랜지스터(N5)와, 상기 PMOS 트랜지스터(P5)의 드레인과 상기 NMOS 트랜지스터(N5)의 드레인 사이에 접속되어 비트라인 분리신호(BISL)을 출력하는 인버터(IV9)를 포함하여 구성된다.
상술한 BISH/BISL 제어부(700)에서는, m번째 블록이 선택되면, 블록 선택 신호(MSIM_LAT)가 "H"이고, BISL은 로우가 되며 BISH는 하이가 된다.
이하, 본 발명의 따른 BISH/BISL 토글을 방지하여 셀프 리프레쉬 전류를 줄이는 방법에 대해서 설명한다.
m번째 블록으로의 액세스가 일어나게 되면 셀프 리프레쉬 모드인지를 먼저 확인하고, 셀프 리프레쉬 신호(SRF)가 "로우"인 노멀 상태이면, 상기 셀프 리프레쉬 및 내부 어드레스 검출부(500)의 출력신호(bis_clpz)가 "하이"로 되어, MSI 래치부(600)에서 블록선택신호(MSI)를 그대로 전달하여 BISH/BISL을 제어한다. 도 7에서 설명한 바와 같이, 블록선택신호(MSIL_LAT)가 로우이고, 블록선택신호(MSIM_LAT)가 하이이므로, BISH/BISL은 각각 전원전압(VPP)/접지전압(VSS)이 된다. 이 경우에 로우 액티브가 일어날 때마다 BISH/BISL 토글이 일어나게 되고, 나머지 블록의 BISH/BISL은 전원전압(VPP)을 그대로 유지하게 된다.
셀프 리프레쉬인 경우에는, 셀프 리프레쉬 신호(SRF)가 하이이고, 블록이 바뀌지 않은 경우에는 BISH/BISL 토글은 일어나지 않으며 BISH/BISL은 전원전압(VPP)/접지전압(VSS)의 두가지 레벨을 갖게 된다. 이 경우에, 상기 셀프 리프레쉬 및 내부 어드레스 검출부(500)의 출력신호(bis_clpz)는 로우가 되어 도 7에서 설명한 바와 같이 MSIL은 그전의 MSI 값을 가지고 있으므로 BISH/BISL 값은 그전 값을 그대로 유지하게 된다. 이것에 의해, BISH/BISL이 전원전압(VPP)-접지전압(VSS) 사이를 토글하면서 흘리는 전류를 줄일 수 있다.
상술한 바와 같이, 본 발명에 의하면, 셀프 리프레쉬시 워드라인을 순차적으로 증가시켜 내부 어드레스가 모두 0이 되었을 때 BISH/BISL을 토글함으써 셀프 리프레쉬 전류를 줄일 수 있다.
또한, BISH/BISL 드라이버가 크로스 영역에 위치하기 때문에 구동 능력을 향상시킬 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 다수의 센스 앰프 블록 사이에 크로스 영역을 가진 반도체 메모리 장치에 있어서,
    다수의 내부 어드레스와 셀프 리프레쉬 신호를 입력받아 비트라인 분리신호를 토글시킬 것인지를 결정하는 신호를 발생하는 셀프 리프레쉬 및 내부 어드레스 검출부와,
    상기 셀프 리프레쉬 및 내부 어드레스 검출부의 출력신호와 블록 선택신호를 입력받아 래치시키는 블록 선택신호 래치부와,
    상기 블록 선택신호 래치부의 출력신호를 입력받아 비트라인 분리신호를 발생하는 비트라인 분리 제어부를 구비하되,
    상기 센스 앰프 블록 사이의 크로스 영역은 상기 비트라인 분리신호에 의해 제어되는 비트라인 분리 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀프 리프레쉬 및 내부 어드레스 검출부는,
    다수의 내부 어드레스를 입력받아 논리 조합하는 다수의 논리회로와,
    상기 다수의 논리회로의 출력을 입력받아 논리 조합하는 제1 논리회로와,
    상기 셀프 리프레쉬 신호와 상기 제1 논리회로의 출력을 입력받아 논리 조합 하는 제2 논리회로와,
    상기 제2 논리회로의 출력을 입력받아 비트라인 분리신호를 토글시킬 것인지를 결정하는 신호를 출력하는 다수의 인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 블록선택신호 래치부는,
    상기 셀프 리프레쉬 및 내부 어드레스 검출부의 출력을 입력받아 반전시키는 제1 인버터와,
    상기 제1 인버터의 출력을 입력받아 반전시키는 제2 인버터와,
    상기 블록선택신호를 입력받아 반전시키는 제3 인버터와,
    상기 제1 및 제2 인버터의 출력신호를 수신하여 상기 제3 인버터의 출력신호를 선택적으로 전달하는 전달 게이트와,
    상기 전달 게이트의 출력을 입력받아 래치시키는 래치부를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 비트라인 분리 제어부는,
    블록 선택신호와 주변회로 전압을 입력받아 논리 조합하는 논리회로;
    게이트로 상기 주변회로 전압을 인가받고 소스가 상기 논리회로의 출력에 접속된 제1 트랜지스터;
    게이트가 제3 트랜지스터의 드레인과 제4 트랜지스터의 드레인 사이에 접속되고 소스와 백게이트가 전원전압에 접속되며 드레인이 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터;
    게이트가 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인 사이에 접속되고 소스와 백게이트가 전원전압에 접속된 상기 제3 트랜지스터;
    게이트가 상기 논리회로의 출력에 접속되고 소스가 접지에 접속되며 드레인이 상기 제3 트랜지스터의 드레인에 접속된 상기 제4 트랜지스터; 및
    상기 제3 및 제4 트랜지스터의 드레인 사이에 접속되어 비트라인 분리신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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