KR100757936B1 - 반도체 메모리 장치의 비트 라인 제어 회로 - Google Patents

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Abstract

본 발명은 제 1 메모리 셀 블록, 상기 제 1 메모리 셀 블록과 센스 엠프를 연결하는 제 1 비트 라인 분리 수단, 제 2 메모리 셀 블록, 및 상기 제 2 메모리 셀 블록과 상기 센스 엠프를 연결하는 제 2 비트 라인 분리 수단을 포함하는 반도체 메모리 장치에 있어서, 오토리프레쉬 동작시 액티브 신호와 리프레쉬 펄스에 응답하여 리프레쉬 상태 신호를 생성하는 리프레쉬 상태 신호 생성 수단, 제 2 메모리 셀 블록 선택 신호, 상기 제 2 메모리 셀 블록의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 2 최종 워드 라인 인에이블 신호, 및 상기 리프레쉬 상태 신호에 응답하여 상기 제 1 비트 라인 분리 수단에 입력되는 제 1 비트 라인 제어 신호를 생성하는 제 1 비트 라인 제어 신호 생성 수단, 및 제 1 메모리 셀 블록 선택 신호, 상기 제 1 메모리 셀 블록의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 1 최종 워드 라인 인에이블 신호, 및 상기 리프레쉬 상태 신호에 응답하여 제 2 비트 라인 분리 수단에 입력되는 제 2 비트 라인 제어 신호를 생성하는 제 2 비트 라인 제어 신호 생성 수단을 포함한다.
비트 라인, 센스 엠프, 메모리 셀 블록

Description

반도체 메모리 장치의 비트 라인 제어 회로{Circuit for Controlling Bit-Line of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 비트 라인 제어 회로에 따른 블록도,
도 2는 도 1의 비트 라인 제어 회로의 타이밍도,
도 3은 본 발명에 따른 비트 라인 제어 회로의 블록도,
도 4는 본 발명에 따른 리프레쉬 상태 신호 생성 수단의 회로도,
도 5는 본 발명에 따른 제 1 비트 라인 제어 신호 생성 수단의 회로도,
도 6은 본 발명에 따른 비트 라인 제어 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 리프레쉬 상태 신호 생성 수단 200: 비트 라인 제어 신호 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 비트 라인 제어 회로에 관한 것이다.
일반적인 반도체 메모리 장치에서 1개의 메모리 셀은 커패시터를 제어하는 1개의 트랜지스터와 데이터를 저장하는 1개의 상기 커패시터로 구성되어 있다. 이 때, 상기 커패시터는 데이터를 전압의 형태로 저장한다. 따라서 시간이 경과되면 상기 커패시터는 방전을 하게 되거나 상기 트랜지스터에 누설 전류가 발생하여 상기 커패시터에 저장된 데이터가 손실된다. 이에 반도체 메모리 장치에서는 데이터를 보존하기 위해 주기적으로 상기 메모리 셀에 소정 전압을 인가하게 되는 데 이것이 리프레쉬 동작이다.
한편, 소정 개수의 상기 메모리 셀 집합 단위를 메모리 셀 블록이라고 하고 상기 메모리 셀 블록은 자신의 데이터를 감지 및 증폭 시키는 센스 엠프와 연결되어 동작한다. 서로 이웃한 두개의 메모리 셀 블록과 센스 엠프는 공유된다. 따라서 상기 두개의 메모리 셀 블록 중 어느 하나의 메모리 셀 블록이 센스 엠프와 연결될 때 다른 하나의 메모리 셀 블록은 센스 엠프와 분리되어야 한다.
왜냐하면 두개의 메모리 셀 블록과 센스 엠프가 비트 라인을 통하여 연결되어 있어 두개의 메모리 셀 블록의 데이터가 충돌할 수 있기 때문이다.
도 1은 종래의 반도체 메모리 장치의 비트 라인 제어 회로에 따른 블록도이다.
종래의 비트 라인 제어 회로는 활성화될 제 1 메모리 셀 블록(30) 또는 제 2 메모리 셀 블록(40)을 선택하는 메모리 셀 블록 선택 신호(BS-1, BS-2)를 입력 받아 비트 라인(BL1, BL1b, BL2, BL2b)을 분리 또는 연결하는 비트 라인 제어 신호(BL_ctrl-1, BL_ctrl-2)를 생성하는 비트 라인 제어 신호 생성 수단(10a, 10b), 및 상기 비트 라인 제어 신호(BL_ctrl-1, BL_ctrl-2)를 입력 받아 상기 비트 라인(BL1, BL1b, BL2, BL2b)의 연결 상태를 결정하는 비트 라인 분리수단(20a, 20b) 을 포함한다.
상기 비트 라인 분리수단(20a)은 상기 제 1 메모리 셀 블록(30)과 센스 엠프(50)를 연결 또는 분리하고 상기 비트 라인 분리수단(20b)은 상기 제 2 메모리 셀 블록(40)과 상기 센스 엠프(50)를 연결 또는 분리한다.
이와 같은 구성을 포함하는 종래 반도체 메모리 장치에서 리드 동작과 라이트 동작을 수행할 경우에는 아무런 문제가 발생하지 않으나 오토리프레쉬 동작을 수행할 경우 많은 전류를 소모한다.
종래의 비트 라인 제어 회로를 적용한 반도체 메모리 장치의 오토리프레쉬 동작과 그 동작에 대한 전류 소모를 설명한다.
제 2 메모리 셀 블록(40)이 오토리프레쉬 동작을 한다고 가정한다.
오토리프레쉬 동작은 상기 제 2 메모리 셀 블록(40)의 워드 라인(WLb1~WLbn)이 순서대로 인에이블과 디스에이블을 반복하며 이루어 진다. 이에 상기 메모리 셀 블록 선택 신호(BS-2)는 하나의 워드 라인(WLb1~WLbn)이 인에이블되었다 디스에이블될 때마다 인에이블과 디스에이블을 반복한다.
상기 비트 라인 제어 신호 생성 수단(10a)이 상기 비트 라인 제어 신호(BL_ctrl-1)를 생성함에 있어, 상기 비트 라인 제어 신호(BL_ctrl-1)도 상기 메모리 셀 블록 선택 신호(BS-2)와 마찬가지로 인에이블과 디스에이블을 반복한다. 따라서 상기 비트 라인(BL1, BL1b)은 상기 제 1 메모리 셀 블록(30)과 센스 엠프(50)를 연결하고 분리하는 동작을 반복적으로 하게 된다.
상기 비트 라인 제어 신호 생성 수단(10a)이 펌핑 전압(VPP)을 인가 받고 접 지단(VSS)과 연결되어 있다. 따라서 상기 비트 라인 제어 신호 생성 수단(10a)이 상기 비트 라인 제어 신호(BL_ctrl-1)를 생성할 때 상기 비트 라인 제어 신호(BL_ctrl-1)의 전위 레벨이 상기 펌핑 전압(VPP) 레벨까지 올라 갔다가 접지 전압(VSS) 레벨까지 내려가는 것이 반복된다. 결국, 상기 비트 라인 제어 신호(BL_ctrl-1)가 인에이블과 디스에이블을 반복 즉, 토글(toggle)하는 회수가 증가할수록 상기 비트 라인 제어 신호 생성 수단(10a)이 소비하는 전류량이 증가한다. 특히 상기 비트 라인 제어 신호 생성 수단(10a)은 상기 펌핑 전압(VPP)을 구동 전압으로 사용하므로 소비되는 전류량은 크다.
종래의 반도체 메모리 장치는 리프레쉬 동작시, 리프레쉬 동작을 수행하지 않는 메모리 셀 블록과 센스 엠프를 연결 또는 분리시키는 비트 라인의 토글 회수가 많아짐에 따라 전류 소모가 많이 발생하는 문제점이 발생하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 메모리 셀 블록과 센스 엠프를 연결하는 비트 라인을 효율적으로 제어하는 반도체 메모리 장치의 비트 라인 제어 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 제어 회로는 제 1 메모리 셀 블록, 상기 제 1 메모리 셀 블록과 센스 엠프를 연결하는 제 1 비트 라인 분리 수단, 제 2 메모리 셀 블록, 및 상기 제 2 메모리 셀 블록과 상기 센스 엠프를 연결하는 제 2 비트 라인 분리 수단을 포함하는 반도체 메모리 장치에 있어서, 오토 리프레쉬 동작시 액티브 신호와 리프레쉬 펄스에 응답하여 리프레쉬 상태 신호를 생성하는 리프레쉬 상태 신호 생성 수단, 제 2 메모리 셀 블록 선택 신호, 상기 제 2 메모리 셀 블록의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 2 최종 워드 라인 인에이블 신호, 및 상기 리프레쉬 상태 신호에 응답하여 상기 제 1 비트 라인 분리 수단에 입력되는 제 1 비트 라인 제어 신호를 생성하는 제 1 비트 라인 제어 신호 생성 수단, 및 제 1 메모리 셀 블록 선택 신호, 상기 제 1 메모리 셀 블록의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 1 최종 워드 라인 인에이블 신호, 및 상기 리프레쉬 상태 신호에 응답하여 제 2 비트 라인 분리 수단에 입력되는 제 2 비트 라인 제어 신호를 생성하는 제 2 비트 라인 제어 신호 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 비트 라인 제어 회로에 따른 블록도이다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 제어 회로는 제 1 메모리 셀 블록(30), 상기 제 1 메모리 셀 블록(30)과 센스 엠프(50)를 연결하는 제 1 비트 라인 분리 수단(20a), 제 2 메모리 셀 블록(40), 및 상기 제 2 메모리 셀 블록(40)과 상기 센스 엠프(50)를 연결하는 제 2 비트 라인 분리 수단(20b)을 포함한다.
추가로 본 발명에 따른 반도체 메모리 장치는 오토리프레쉬 동작시 액티브 신호(act)와 리프레쉬 펄스(REF)에 응답하여 리프레쉬 상태 신호(REF_st)를 생성하 는 리프레쉬 상태 신호 생성 수단(100), 제 2 메모리 셀 블록 선택 신호(BS-2), 상기 제 2 메모리 셀 블록(40)의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 2 최종 워드 라인 인에이블 신호(WLE-2), 및 상기 리프레쉬 상태 신호(REF_st)에 응답하여 상기 제 1 비트 라인 분리 수단(20a)에 입력되는 제 1 비트 라인 제어 신호(BL_ctrl-1)를 생성하는 제 1 비트 라인 제어 신호 생성 수단(201), 및 제 1 메모리 셀 블록 선택 신호(BS-1), 상기 제 1 메모리 셀 블록(30)의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 1 최종 워드 라인 인에이블 신호(WLE-1), 및 상기 리프레쉬 상태 신호(REF_st)에 응답하여 제 2 비트 라인 분리 수단(20b)에 입력되는 제 2 비트 라인 제어 신호(BL_ctrl-2)를 생성하는 제 2 비트 라인 제어 신호 생성 수단(202)을 포함한다.
상기 리프레쉬 상태 신호 생성 수단(100)은 상기 리프레쉬 펄스(REF)가 처음 인에이블 되었을 때 상기 리프레쉬 상태 신호(REF_st)를 인에이블 시켜 그 레벨을 유지하고 상기 액티브 신호(act)가 인에이블 되면 상기 리프레쉬 상태 신호(REF_st)를 디스에이블 시킨다. 이때, 상기 리프레쉬 펄스(REF)는 반도체 메모리 장치가 오토리프레쉬 동작을 할 때 발생하는 것으로 일정한 주기를 갖고 반복적으로 입력되는 펄스를 포함한다.
상기 제 1 비트 라인 제어 신호 생성 수단(201)은 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 처음 인에이블 되었을 때 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 인에이블 시켜 그 레벨을 유지하고 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)가 인에이블되거나 상기 리프레쉬 상태 신호(REF_st)가 디스에 이블되고 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 디스에이블되면 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 디스에이블 시킨다. 이때, 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)는 상기 제 2 메모리 셀 블록(40)의 워드라인(WLb1~WLbn)중 마지막 워드 라인(WLbn)이 인에이블되었다는 정보를 갖는 신호이다.
상기 제 2 비트 라인 제어 신호 생성 수단(202)은 상기 제 1 메모리 셀 블록 선택 신호(BS-1)가 처음 인에이블 되었을 때 상기 제 2 비트 라인 제어 신호(BL_ctrl-2)를 인에이블 시켜 그 레벨을 유지하고 상기 제 1 최종 워드 라인 인에이블 신호(WLE-1)가 인에이블되거나 상기 리프레쉬 상태 신호(REF_st)가 디스에이블되고 상기 제 1 메모리 셀 블록 선택 신호(BS-1)가 디스에이블되면 상기 제 2 비트 라인 제어 신호(BL_ctrl-2)를 디스에이블 시킨다. 이때, 상기 제 1 메모리 셀 블록(30)이 오토리프레쉬 동작을 할 때 상기 제 1 메모리 셀 블록 선택 신호(BS-1)는 상기 리프레쉬 펄스(REF)와 동일한 위상을 갖고 상기 제 2 메모리 셀 블록(40)이 오토리프레쉬 동작을 할 때 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 상기 리프레쉬 펄스(REF)와 동일한 위상을 갖는다. 또한 상기 제 1 최종 워드 라인 인에이블 신호(WLE-1)는 상기 제 1 메모리 셀 블록(30)의 워드라인(WLa1~WLan)중 마지막 워드 라인(WLan)이 인에이블되었다는 정보를 갖는 신호이다.
상기 제 1 및 제 2 비트 라인 분리수단(20a, 20b)은 상기 제 1 및 제 2 비트 라인 제어 신호(BL_ctrl-1, BL_ctrl-2) 레벨에 응답한다. 즉, 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)가 하이로 인에이블되면 상기 제 1 비트 라인 분리수단(20a) 은 상기 제 1 메모리 셀 블록(30)과 상기 센스 엠프(50)를 연결시킨다. 한편, 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)가 로우로 디스에이블되면 상기 제 1 비트 라인 분리수단(20a)은 상기 제 1 메모리 셀 블록(30)과 상기 센스 엠프(50)를 분리시킨다. 또한 상기 제 2 비트 라인 제어 신호(BL_ctrl-2)가 하이로 인에이블되면 상기 제 2 비트 라인 분리수단(20b)은 상기 제 2 메모리 셀 블록(40)과 상기 센스 엠프(50)를 연결시킨다. 상기 제 2 비트 라인 제어 신호(BL_ctrl-2)가 로우로 디스에이블되면 상기 제 2 비트 라인 분리수단(20b)은 상기 제 2 메모리 셀 블록(40)과 상기 센스 엠프(50)를 분리시킨다
도 4는 본 발명에 따른 리프레쉬 상태 신호 생성 수단의 회로도이다.
상기 리프레쉬 상태 신호 생성 수단(100)은 상기 리프레쉬 펄스(REF)가 처음 인에이블되었을 때 상기 리프레쉬 상태 신호(REF_st)를 인에이블 시켜 그 레벨을 유지하는 리프레쉬 상태 신호 생성부(120), 상기 액티브 신호(act)가 인에이블 되면 상기 리프레쉬 상태 신호(REF_st)를 디스에이블 시키기 위한 리프레쉬 상태 신호 제어부(110)를 포함한다.
상기 리프레쉬 상태 신호 제어부(110)는 상기 액티브 신호(act)가 인에이블되면 펌핑 전압(VPP)을 상기 리프레쉬 상태 신호 생성부(120)에 인가하기 위한 것이다.
상기 리프레쉬 상태 신호 제어부(110)는 입력단에 상기 액티브 신호(act)를 입력 받는 제 1 인버터(IV11), 게이트단에 상기 제 1 인버터(IV11)의 출력단에 연결되고 소오스단에 상기 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 리프레쉬 상태 신호 제어부(110)의 출력단인 제 1 트랜지스터(P11)를 포함한다.
상기 리프레쉬 상태 신호 생성부(120)는 상기 리프레쉬 상태 신호 제어부(110)의 출력 신호에 응답하여 상기 리프레쉬 펄스(REF)를 반전시키는 제 1 인버팅부(121), 상기 제 1 인버팅부(121)의 출력 신호 레벨을 유지 및 반전시켜 상기 리프레쉬 상태 신호(REF_st)로서 출력하는 제 1 출력 신호 유지부(122)를 포함한다.
상기 제 1 인버팅부(121)는 게이트단에 상기 리프레쉬 펄스(REF)를 입력 받고 소오스단에 접지단(VSS)이 연결되는 제 2 트랜지스터(N11), 게이트단에 상기 리프레쉬 펄스(REF)를 입력 받고 드레인단에 상기 제 1 트랜지스터(P11)의 드레인단이 연결되며 소오스단에 상기 리프레쉬 상태 신호 제어부(110)의 출력 신호를 입력 받는 제 3 트랜지스터(P12)를 포함한다.
이때, 상기 제 2 트랜지스터(N11)와 상기 제 3 트랜지스터(P12)의 드레인단이 연결된 노드가 상기 제 1 인버팅부(121)의 출력단이다.
상기 제 1 출력 신호 유지부(122)는 입력단에 상기 제 1 인버팅부(121)의 출력 신호가 입력되는 제 2 인버터(IV13), 입력단에 상기 제 2 인버터(IV13)의 출력 신호가 입력되고 자신의 출력 신호가 상기 제 2 인버터(IV13)의 입력단에 입력되는 제 3 인버터(IV12), 입력단에 상기 제 1 인버팅부(121)의 출력단과 상기 제 3 인버터(IV12)의 출력단이 연결된 공통 노드가 연결된 제 4 인버터(IV14)를 포함한다.
도 5는 본 발명에 따른 제 1 비트 라인 제어 신호 생성 수단의 회로도이다. 이때, 상기 제 1 및 제 2 비트 라인 제어 신호 생성 수단(201,202)은 회로가 동일 하여 상기 제 1 비트 라인 제어 신호 생성 수단(201)만을 도시한다.
상기 제 1 비트 라인 제어 신호 생성 수단(201)은 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 처음 인에이블 되었을 때 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 인에이블 시켜 그 레벨을 유지한다. 한편, 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)가 인에이블되거나 상기 리프레쉬 상태 신호(REF_st)가 디스에이블되고 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 디스에이블되면 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 디스에이블 시킨다. 이때, 상기 제 2 메모리 셀 블록 선택 신호(BS-2)는 상기 리프레쉬 펄스(REF)와 동일한 위상을 갖는 신호이다.
즉, 상기 제 1 비트 라인 제어 신호 생성 수단(201)은 상기 제 2 메모리 셀 블록(40)에서 오토리프레쉬 동작을 할 때 상기 제 2 메모리 셀 블록(40)의 워드 라인(WLb1~WLbn)중 처음 워드 라인(WLb1)이 인에이블되는 시점에 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)가 인에이블된다. 한편, 상기 제 2 메모리 셀 블록(40)의 마지막 워드 라인(WLbn)이 인에이블되거나 상기 오토리프레쉬 동작을 종료시키는 상기 액티브 신호(act)가 인에이블되고 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 디스에이블되면 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)는 디스에이블된다.
상기 제 1 비트 라인 제어 신호 생성 수단(201)은 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 처음 인에이블 되었을 때 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 인에이블 시켜 그 레벨을 유지하는 제 1 비트 라인 제어 신호 생성부(220), 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)가 인에이블되거나 상 기 리프레쉬 상태 신호(REF_st)가 디스에이블 되면 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 디스에이블 시키기 위한 제 1 비트 라인 제어 신호 제어부(210)를 포함한다.
상기 제 1 비트 라인 제어 신호 제어부(210)는 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)가 인에이블되거나 상기 리프레쉬 상태 신호(REF_st)가 디스에이블 되면 펌핑 전압(VPP)을 상기 제 1 비트 라인 제어 신호 생성부(220)에 인가하기 위한 것이다.
상기 제 1 비트 라인 제어 신호 제어부(210)는 입력단에 상기 리프레쉬 상태 신호(REF_st)를 입력 받는 제 5 인버터(IV21), 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)와 상기 리프레쉬 상태 신호(REF_st)를 입력 받는 낸드 게이트(ND21), 입력단에 상기 낸드 게이트(ND21)의 출력 신호를 입력 받는 제 6 인버터(IV22), 상기 제 5 인버터와 상기 제 6 인버터의 출력 신호를 입력 받는 노어 게이트(NOR21), 게이트단에 상기 노어 게이트(NOR21)의 출력 신호를 입력 받고 소오스단에 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 제 1 비트 라인 제어 신호 제어부(210)의 출력단인 제 4 트랜지스터(P21)를 포함한다.
상기 제 1 비트 라인 제어 신호 생성부(220)는 상기 제 1 비트 라인 제어 신호 제어부(210)의 출력 신호에 응답하여 상기 제 2 메모리 셀 블록 선택 신호(BS-2)를 반전시키는 제 2 인버팅부(221), 상기 제 2 인버팅부(221)의 출력 신호 레벨을 유지시켜 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)로서 출력하는 제 2 출력 신호 유지부(222)를 포함한다.
상기 제 2 인버팅부(221)는 게이트단에 상기 제 2 메모리 셀 블록 선택 신호(BS-2)를 입력 받고 소오스단에 접지단(VSS)이 연결되는 제 5 트랜지스터(N21), 게이트단에 상기 제 2 메모리 셀 블록 선택 신호(BS-2)를 입력 받고 드레인단에 상기 제 5 트랜지스터(N21)의 드레인단이 연결되며 소오스단에 상기 제 1 비트 라인 제어 신호 제어부(210)의 출력 신호를 입력 받는 제 6 트랜지스터(P22)를 포함한다. 이때, 상기 제 5 트랜지스터(N21)와 상기 제 6 트랜지스터(P22)의 드레인단이 연결된 노드가 상기 제 2 인버팅부(221)의 출력단이다.
상기 제 2 출력 신호 유지부(222)는 입력단에 상기 제 2 인버팅부(221)의 출력 신호가 입력되는 제 7 인버터(IV24), 입력단에 상기 제 7 인버터(IV24)의 출력 신호가 입력되고 자신의 출력 신호가 상기 제 7 인버터(IV24)의 입력단에 입력되는 제 8 인버터(IV23), 입력단에 상기 제 2 인버팅부(222)의 출력단과 상기 제 8 인버터(IV23)의 출력단이 연결된 공통 노드가 연결된 제 9 인버터(IV25), 입력단에 상기 제 9 인버터(IV25)의 출력 신호를 입력 받고 출력단이 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 출력하는 제 10 인버터(IV26)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 비트 라인 제어 회로의 동작을 설명하면 다음과 같다.
도 6은 본 발명에 따른 비트 라인 제어 회로의 타이밍도이다.
이때, 도 3에 도시된 본 발명에 따른 비트 라인 제어 회로의 제 2 메모리 셀 블록(40)이 오토리프레쉬 동작중일 때라고 가정한다.
상기 제 1 인버팅부(121)는 상기 리프레쉬 펄스(REF)가 입력되어 상기 리프 레쉬 펄스(REF)가 하이로 인에이블된 구간에서만 상기 제 2 트랜지스터(N11)가 턴온되어 로우 신호를 출력한다. 따라서 처음 하이로 인에이블된 상기 리프레쉬 펄스(REF)가 입력되면 상기 제 1 인버팅부(121)는 로우 신호를 출력한다. 상기 로우 신호를 입력 받은 상기 제 1 출력 신호 유지부(122)는 상기 로우 신호를 하이 신호로 천이시키고 그 레벨을 유지하며 상기 리프레쉬 상태 신호(REF_st)로서 출력한다. 즉, 상기 리프레쉬 펄스(REF)가 처음 하이로 인에이블되는 시점에 상기 리프레쉬 상태 신호 생성부(120)는 하이로 인에이블된 상기 리프레쉬 상태 신호(REF_st)를 출력한다.
하이로 인에이블된 상기 리프레쉬 상태 신호(REF_st)와 로우로 디스에이블된 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)를 입력 받는 상기 제 1 비트 라인 제어 신호 제어부(210)는 동작하지 않는다. 즉, 상기 제 4 트랜지스터(P21)는 턴오프 상태이다.
상기 제 1 비트 라인 제어 신호 생성부(220)의 상기 제 2 인버팅부(221)는 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 입력되어 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 하이로 인에이블된 구간에서만 상기 제 5 트랜지스터(N21)가 턴온되어 로우 신호를 출력한다. 따라서 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 처음 하이로 인에이블된 시점에서 상기 제 2 인버팅부(221)는 로우 신호를 출력한다. 상기 로우 신호를 입력 받은 상기 제 2 출력 신호 유지부(222)는 상기 로우 신호를 하이 신호로 천이시키고 그 레벨을 유지하며 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)로서 출력한다. 즉, 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 처 음 하이로 인에이블되는 시점에 상기 제 1 비트 라인 제어 신호 생성부(220)는 로우인 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 출력한다. 따라서 상기 제 1 비트 라인 분리수단(20a)은 턴오프되어 상기 제 1 메모리 셀 블록(30)과 센스 엠프(50)를 분리한다.
상기 제 2 최종 워드 라인 인에이블 신호(WLE-2)가 하이로 인에이블되면 상기 제 1 비트 라인 제어 신호 제어부(210)의 상기 제 4 트랜지스터(P21)가 턴온된다. 즉 펌핑 전압(VPP)을 상기 제 1 비트 라인 제어 신호 생성부(220)에 인가한다. 따라서 상기 제 1 비트 라인 제어 신호 생성부(220)는 상기 제 2 메모리 셀 블록 선택 신호(BS-2)가 로우로 디스에이블된 구간에서 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)를 하이로 천이시킨다. 이를 도 6의 ①로 도시 하였다. 따라서 상기 제 1 비트 라인 분리수단(20a)은 턴온되어 상기 제 1 메모리 셀 블록(30)과 상기 센스 엠프(50)를 연결시킨다.
또한, 상기 액티브 신호(act)가 하이로 인에이블되어도 상기 리프레쉬 상태 신호(REF_st)를 로우로 디스에이블시키고 상기 제 1 비트 라인 제어 신호(BL_ctrl-1)는 하이로 천이한다. 이를 도 6의 ②로 도시하였고 상기 ①과 구분하기 위해 하이로 천이하는 시점을 점선으로 표시하였다. 따라서 상기 제 1 비트 라인 분리수단(20a)은 턴온되어 상기 제 1 메모리 셀 블록(30)과 상기 센스 엠프(50)를 연결시킨다.
결국, 상기 제 2 최종 워드 라인 인에이블 신호(WLE-2) 또는 상기 액티브 신호(act)가 하이로 인에이블되면 상기 제 1 비트 라인 분리수단(20a)은 턴온되어 상 기 제 1 메모리 셀 블록(30)과 상기 센스 엠프(50)를 연결시킨다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 분리 회로는 복수개의 워드 라인을 갖는 메모리 셀 블록이 리프레쉬 동작을 수행할 경우 하나의 워드 라인이 리프레쉬할 때마다 이웃한 메모리 셀 블록과 센스 엠프를 반복적으로 연결 또는 분리시키는 데 소모되는 전류를 없앰으로써 반도체 메모리 장치의 전류 소모를 줄이는 효과가 있다.

Claims (22)

  1. 제 1 메모리 셀 블록, 상기 제 1 메모리 셀 블록과 센스 엠프를 연결하는 제 1 비트 라인 분리 수단, 제 2 메모리 셀 블록, 및 상기 제 2 메모리 셀 블록과 상기 센스 엠프를 연결하는 제 2 비트 라인 분리 수단을 포함하는 반도체 메모리 장치에 있어서,
    오토리프레쉬 동작시 액티브 신호와 리프레쉬 펄스에 응답하여 리프레쉬 상태 신호를 생성하는 리프레쉬 상태 신호 생성 수단,
    제 2 메모리 셀 블록 선택 신호, 상기 제 2 메모리 셀 블록의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 2 최종 워드 라인 인에이블 신호, 및 상기 리프레쉬 상태 신호에 응답하여 상기 제 1 비트 라인 분리 수단에 입력되는 제 1 비트 라인 제어 신호를 생성하는 제 1 비트 라인 제어 신호 생성 수단, 및
    제 1 메모리 셀 블록 선택 신호, 상기 제 1 메모리 셀 블록의 마지막 워드 라인이 인에이블되었다는 정보를 갖는 제 1 최종 워드 라인 인에이블 신호, 및 상기 리프레쉬 상태 신호에 응답하여 제 2 비트 라인 분리 수단에 입력되는 제 2 비트 라인 제어 신호를 생성하는 제 2 비트 라인 제어 신호 생성 수단을 포함하는 반도체 메모리 장치의 비트 라인 제어 회로.
  2. 제 1 항에 있어서,
    상기 리프레쉬 상태 신호 생성 수단은
    상기 리프레쉬 펄스가 인에이블되면 상기 리프레쉬 상태 신호를 인에이블 시켜 그 레벨을 유지하고, 상기 액티브 신호가 인에이블 되고 상기 리프레쉬 펄스가 디스에이블되면 상기 리프레쉬 상태 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  3. 제 2 항에 있어서,
    상기 리프레쉬 상태 신호 생성 수단은
    상기 리프레쉬 펄스가 인에이블되면 상기 리프레쉬 상태 신호를 인에이블 시켜 그 레벨을 유지하는 리프레쉬 상태 신호 생성부,
    상기 액티브 신호가 인에이블되면 상기 리프레쉬 상태 신호를 디스에이블 시키기 위한 리프레쉬 상태 신호 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  4. 제 3 항에 있어서,
    상기 리프레쉬 상태 신호 제어부는
    상기 액티브 신호가 인에이블되면 펌핑 전압을 상기 리프레쉬 상태 신호 생성부에 인가하기 위한 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  5. 제 4 항에 있어서,
    상기 리프레쉬 상태 신호 제어부는
    입력단에 상기 액티브 신호를 입력 받는 제 1 인버터,
    게이트단에 상기 제 1 인버터의 출력단에 연결되고 소오스단에 상기 펌핑 전압을 인가 받으며 드레인단이 상기 리프레쉬 상태 신호 제어부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  6. 제 3 항에 있어서,
    상기 리프레쉬 상태 신호 생성부는
    상기 리프레쉬 상태 신호 제어부의 출력 신호에 응답하여 상기 리프레쉬 펄스를 반전시키는 인버팅부,
    상기 인버팅부의 출력 신호 레벨을 유지 및 반전시켜 상기 리프레쉬 상태 신호로서 출력하는 출력 신호 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  7. 제 6 항에 있어서,
    상기 인버팅부는
    게이트단에 상기 리프레쉬 펄스를 입력 받고 소오스단에 접지단이 연결되는 제 1 트랜지스터,
    게이트단에 상기 리프레쉬 펄스를 입력 받고 드레인단에 상기 제 1 트랜지스터의 드레인단이 연결되며 소오스단에 상기 리프레쉬 상태 신호 제어부의 출력 신 호를 입력 받는 제 2 트랜지스터,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 드레인단이 연결된 노드가 상기 인버팅부의 출력단인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  8. 제 6 항에 있어서,
    상기 출력 신호 유지부는
    입력단에 상기 인버팅부의 출력 신호가 입력되는 제 1 인버터,
    입력단에 상기 제 1 인버터의 출력 신호가 입력되는 제 2 인버터,
    입력단에 상기 인버팅부와 상기 제 2 인버터의 출력 신호가 공통 입력되고 출력단에 상기 리프레쉬 상태 신호가 출력되는 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  9. 제 1 항에 있어서,
    상기 제 1 비트 라인 제어 신호 생성 수단은
    상기 제 2 메모리 셀 블록 선택 신호가 인에이블되면 상기 제 1 비트 라인 제어 신호를 인에이블 시켜 그 레벨을 유지하고, 상기 제 2 최종 워드 라인 인에이블 신호가 인에이블되거나 상기 리프레쉬 상태 신호가 디스에이블되고 상기 제 2 메모리 셀 블록 선택 신호가 디스에이블되면 상기 제 1 비트 라인 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  10. 제 9 항에 있어서,
    상기 제 1 비트 라인 제어 신호 생성 수단은
    상기 제 2 메모리 셀 블록 선택 신호가 인에이블 되면 상기 제 1 비트 라인 제어 신호를 인에이블 시켜 그 레벨을 유지하는 제 1 비트 라인 제어 신호 생성부,
    상기 제 2 최종 워드 라인 인에이블 신호가 인에이블되거나 상기 리프레쉬 상태 신호가 디스에이블 되면 상기 제 1 비트 라인 제어 신호를 디스에이블 시키기 위한 제 1 비트 라인 제어 신호 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 1 비트 라인 제어 신호 제어부는
    상기 제 2 최종 워드 라인 인에이블 신호가 인에이블되거나 상기 리프레쉬 상태 신호가 디스에이블 되면 펌핑 전압을 상기 제 1 비트 라인 제어 신호 생성부에 인가하기 위한 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  12. 제 11 항에 있어서,
    상기 제 1 비트 라인 제어 신호 제어부는
    입력단에 상기 리프레쉬 상태 신호를 입력 받는 제 1 인버터,
    상기 제 2 최종 워드 라인 인에이블 신호와 상기 리프레쉬 상태 신호를 입력 받는 낸드 게이트,
    입력단에 상기 낸드 게이트의 출력 신호를 입력 받는 제 2 인버터,
    상기 제 1 인버터와 상기 제 2 인버터의 출력 신호를 입력 받는 노어 게이트,
    게이트단에 상기 노어 게이트의 출력 신호를 입력 받고 소오스단에 펌핑 전압을 인가 받으며 드레인단이 상기 제 1 비트 라인 제어 신호 제어부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  13. 제 10 항에 있어서,
    상기 제 1 비트 라인 제어 신호 생성부는
    상기 제 1 비트 라인 제어 신호 제어부의 출력 신호에 응답하여 상기 제 2 메모리 셀 블록 선택 신호를 반전시키는 인버팅부,
    상기 인버팅부의 출력 신호 레벨을 유지하여 상기 제 1 비트 라인 제어 신호로서 출력하는 출력 신호 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  14. 제 13 항에 있어서,
    상기 인버팅부는
    게이트단에 상기 제 2 메모리 셀 블록 선택 신호를 입력 받고 소오스단에 접 지단이 연결되는 제 1 트랜지스터,
    게이트단에 상기 제 2 메모리 셀 블록 선택 신호를 입력 받고 드레인단에 상기 제 1 트랜지스터의 드레인단이 연결되며 소오스단에 상기 제 1 비트 라인 제어 신호 제어부의 출력 신호를 입력 받는 제 2 트랜지스터,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 드레인단이 연결된 노드가 상기 인버팅부의 출력단인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  15. 제 13 항에 있어서,
    상기 출력 신호 유지부는
    입력단에 상기 인버팅부의 출력 신호가 입력되는 제 1 인버터,
    입력단에 상기 제 1 인버터의 출력 신호가 입력되고 자신의 출력 신호가 상기 제 1 인버터의 입력단에 입력되는 제 2 인버터,
    입력단에 상기 인버팅부의 출력단과 상기 제 2 인버터의 출력단이 연결된 공통 노드가 연결된 제 3 인버터,
    입력단에 상기 제 3 인버터의 출력 신호를 입력 받고 출력단이 상기 제 1 비트 라인 제어 신호를 출력하는 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  16. 제 1 항에 있어서,
    상기 제 2 비트 라인 제어 신호 생성 수단은
    상기 제 1 메모리 셀 블록 선택 신호가 인에이블 되면 상기 제 2 비트 라인 제어 신호를 인에이블 시켜 그 레벨을 유지하고, 상기 제 1 최종 워드 라인 인에이블 신호가 인에이블되거나 상기 리프레쉬 상태 신호가 디스에이블되면 상기 제 2 비트 라인 분리 신호를 디스에이블 시키기 위한 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  17. 제 16 항에 있어서,
    상기 제 2 비트 라인 제어 신호 생성 수단은
    상기 제 1 메모리 셀 블록 선택 신호가 인에이블 되면 상기 제 2 비트 라인 제어 신호를 인에이블 시켜 그 레벨을 유지하는 제 2 비트 라인 분리 신호 생성부,
    상기 제 1 최종 워드 라인 인에이블 신호가 인에이블되거나 상기 리프레쉬 상태 신호가 디스에이블 되면 상기 제 2 비트 라인 제어 신호를 디스에이블 시키기 위한 제 2 비트 라인 제어 신호 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  18. 제 17 항에 있어서,
    상기 제 2 비트 라인 제어 신호 제어부는
    상기 제 1 최종 워드 라인 인에이블 신호가 인에이블되거나 상기 리프레쉬 상태 신호가 디스에이블 되면 펌핑 전압을 상기 제 2 비트 라인 제어 신호 생성부 에 인가하기 위한 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  19. 제 18 항에 있어서,
    상기 제 2 비트 라인 제어 신호 제어부는
    입력단에 상기 리프레쉬 상태 신호를 입력 받는 제 1 인버터,
    상기 제 1 최종 워드 라인 인에이블 신호와 상기 리프레쉬 상태 신호를 입력 받는 낸드 게이트,
    입력단에 상기 낸드 게이트의 출력 신호를 입력 받는 제 2 인버터,
    상기 제 1 인버터와 상기 제 2 인버터의 출력 신호를 입력 받는 노어 게이트,
    게이트단에 상기 노어 게이트의 출력 신호를 입력 받고 소오스단에 펌핑 전압을 인가 받으며 드레인단이 상기 제 2 비트 라인 제어 신호 제어부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  20. 제 19 항에 있어서,
    상기 제 2 비트 라인 제어 신호 생성부는
    상기 제 2 비트 라인 제어 신호 제어부의 출력 신호에 응답하여 상기 제 1 메모리 셀 블록 선택 신호를 반전시키는 인버팅부,
    상기 인버팅부의 출력 신호 레벨을 유지시켜 상기 제 2 비트 라인 분리 신호 로서 출력하는 출력 신호 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  21. 제 20 항에 있어서,
    상기 인버팅부는
    게이트단에 상기 제 1 메모리 셀 블록 선택 신호를 입력 받고 소오스단에 접지단이 연결되는 제 1 트랜지스터,
    게이트단에 상기 제 1 메모리 셀 블록 선택 신호를 입력 받고 드레인단에 상기 제 1 트랜지스터의 드레인단이 연결되며 소오스단에 상기 제 2 비트 라인 제어 신호 제어부의 출력 신호를 입력 받는 제 2 트랜지스터,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 드레인단이 연결된 노드가 상기 인버팅부의 출력단인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  22. 제 21 항에 있어서,
    상기 출력 신호 유지부는
    입력단에 상기 인버팅부의 출력 신호가 입력되는 제 1 인버터,
    입력단에 상기 제 1 인버터의 출력 신호가 입력되고 자신의 출력 신호가 상기 제 1 인버터의 입력단에 입력되는 제 2 인버터,
    입력단에 상기 인버팅부의 출력단과 상기 제 2 인버터의 출력단이 연결된 공 통 노드가 연결된 제 3 인버터,
    입력단에 상기 제 3 인버터의 출력 신호를 입력 받고 출력단이 상기 제 2 비트 라인 분리 신호를 출력하는 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
KR1020060092775A 2006-09-25 2006-09-25 반도체 메모리 장치의 비트 라인 제어 회로 KR100757936B1 (ko)

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