KR100745072B1 - 내부전압 방전회로 - Google Patents

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Abstract

본 발명은 센스 앰프 오버드라이빙 구간의 완료시 소정 전압레벨로 천이되는 제 1 제어신호에 응답하여 소정 인에이블구간을 갖는 제 2 제어신호를 생성하는 신호생성부와; 외부전압을 입력받아, 상기 외부전압의 레벨을 검출하여 검출신호를 출력하는 외부전압 검출부와; 상기 제 2 제어신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 방전 인에이블 신호를 생성하되, 상기 검출신호의 상태에 따라 상기 방전 인에이블 신호의 인에이블 구간폭을 조절하여 출력하는 방전 인에이블신호 생성부와; 상기 방전 인에이블 신호에 응답하여, 센스앰프의 구동전원인 내부전압을 방전시킴으로써 상기 내부전압을 소정 전압레벨로 안정시키는 전압방전 드라이버를 포함하여 구성되는 내부전압 방전회로에 관한 것이다.
내부전압 방전회로, 오버드라이빙

Description

내부전압 방전회로{Discharge Circuit of Internal Voltage}
도 1은 일반적인 DRAM 소자의 내부 구성을 도시한 것이다.
도 2는 상기 DRAM 소자의 오버 드라이빙 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명에 의한 일 실시예에 따른 내부전압 방전회로의 구성을 도시한 것이다.
도 4는 본 실시예에 따른 내부전압 방전회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명에 의한 다른 실시예에 따른 내부전압 방전회로의 구성을 도시한 것이다.
본 발명은 내부전압 방전회로에 관한 것으로, 더욱 구체적으로는 DRAM 등의 반도체 장치에서 오버 드라이빙 전원으로 사용되는 외부전압의 전압레벨에 따라 센 스 앰프의 전원으로 사용되는 내부전압을 방전시키는 구간을 조절함으로써, 상기 내부전압이 필요이상으로 상승함으로 인해 발생하는 데이터 센싱 마진 감소와 이로 인한 데이터 페일을 방지할 수 있는 내부전압 방전회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 도 1 및 도 2를 참조하여 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer, 미도시)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프(100)의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프(100)가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더(미도시)는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터(N19, N20)를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2VCORE로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 데이터 버스라인으로 전달되게 되는 것이다.
그런데, 상기에서 센스앰프(100)가 코어전압인 내부전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 내부전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프(100)가 동작을 시작하는 시점에 센스앰프 구동전압단(CSP)으로 외부전압(VDD)을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버 드라이빙이라 한다. 즉, 센스앰프(100)의 동작 초기시점에는 도 2에 도시된 바와 같이 제어신호(SAP1)과 제어신호(SAN)이 하이로 인에이블되어 센스앰프(100)로 외부전압(VDD)가 인가되는 오버드라이빙이 수행된다. 그리고, 소정 구간이 경과하면 제어신호(SAP1)는 로우레벨로 천이되고 제어신호(SAP2)가 하이로 인에이블되어 센스앰프(100)에는 코어전압(VCORE)이 인가되면서 오버드라이빙이 완료된다. 이와 같이, 센스앰프(100)의 동작 초기에는 상대적으로 높은 외부전압(VDD)를 인가하여 전류 구동력을 높이는 것을 오버드라이빙이라 한다.
그런데, 종래에는 어떠한 요인에 의하여 외부전압(VDD)이 정상치보다 높아지는 경우에는 추후 셀 데이터에 대한 리드 동작시 센스앰프가 데이터를 충분히 감지하지 못하여 데이터 오류가 발생하는 문제점이 있었다. 즉, 도 1에서 외부전압(VDD)이 높이지게 되면 오버드라이빙 구간 동안에 너무 많은 전류가 공급됨으로 인하여 센스앰프(100) 구동전압단(CSP)의 전위가 코어전압(VCORE)보다 더 높아지게 되고, 제어신호(SAP2)가 하이로 인에이블되면서 구동전압단(CSP)으로부터 코어전압단(VCORE)으로 역류현상이 발생하여 코어전압(VCORE)이 점점 더 높아진다. 물론, 1/2VCORE레벨인 프리차지 전압(VBLP)도 높아진다. 반면, 워드 라인 구동전압인 고전압(VPP)의 레벨은 변하지 않으므로, 만약 코어전압(VCORE)을 충분히 방전시켜 그 레벨을 정상레벨로 낮춰 주지 않으면 셀에 데이터가 충분한 전압레벨로 온전히 기록되지 못한다. 이에 따라, 추후 리드 동작시 높아진 비트라인쌍(BL, /BL)의 전압레벨에 대비하여 셀 데이터의 전위는 미세하여 센스앰프(100)는 비트라인(BL)과 상보 비트라인(/BL) 간의 전위차를 잘 감지하지 못하여 데이터 오류가 발생하게 된 다.
물론, 종래에도 상기와 같은 문제점을 해결하기 위하여 전압방전 드라이버를 사용하여 코어전압(VCORE)을 소정 구간 동안 방전시켜 전압을 감소시키는 방법을 사용하였다. 그러나, 종래에는 외부전압(VDD)의 레벨을 고려하지 않고 정해지 일정 구간에 대해서만 획일적으로 방전을 실시함으로 말미암아 외부전압(VDD)에 따른 적절한 방전 작용이 이루어지지 않았고, 특히 외부전압(VDD)이 더 증가하는 경우에는 방전이 제대로 이루어지지 않아 그 이전과 마찬가지로 리드 동작시 데이터 오류가 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 DRAM 등의 반도체 장치에서 오버 드라이빙 전원으로 사용되는 외부전압의 전압레벨에 따라 센스 앰프의 전원으로 사용되는 내부전압을 방전시키는 구간을 조절함으로써, 상기 내부전압이 필요이상으로 상승함으로 인해 발생하는 데이터 센싱 마진 감소와 이로 인한 데이터 페일을 방지할 수 있는 내부전압 방전회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 센스 앰프 오버드라이빙 구간의 완료시 소정 전압레벨로 천이되는 제 1 제어신호에 응답하여 소정 인에이블구간을 갖는 제 2 제어신호를 생성하는 신호생성부와; 외부전압을 입력받아, 상기 외 부전압의 레벨을 검출하여 검출신호를 출력하는 외부전압 검출부와; 상기 제 2 제어신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 방전 인에이블 신호를 생성하되, 상기 검출신호의 상태에 따라 상기 방전 인에이블 신호의 인에이블 구간폭을 조절하여 출력하는 방전 인에이블신호 생성부와; 상기 방전 인에이블 신호에 응답하여, 센스앰프의 구동전원인 내부전압을 방전시킴으로써 상기 내부전압을 소정 전압레벨로 안정시키는 전압방전 드라이버를 포함하여 구성되는 내부전압 방전회로를 제공한다.
본 발명에서, 상기 외부전압 검출부는 외부전압이 소정 전압레벨을 초과하는 경우 상기 검출신호를 인에이블시키는 것이 바람직하다.
본 발명에서, 상기 방전 인에이블 신호 생성부는 상기 검출신호가 디스에이블 상태일 때보다 인에이블 상태일 때 더 큰 인에이블 구간폭을 갖는 방전 인에이블 신호를 출력하는 것이 바람직하다.
본 발명에서, 상기 방전 인에이블 신호 생성부는 상기 제 2 제어신호의 특정 제 1 전압레벨을 소정 구간만큼 지연시키되 상기 검출신호에 응답하여 그 지연폭을 조절하여 출력하는 신호지연부와; 상기 제 2 제어신호와 상기 신호지연부의 출력신호를 논리연산하여 그 결과를 출력하는 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 신호지연부는 상기 제 2 제어신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼의 출력신호의 특정 제 2 전압레벨을 제 1 지연구간만큼 지연시키는 제 1 지연기와; 상기 검출신호에 응답하여 상기 제 1 지연기의 출력신호를 제 1 노드로 전달하는 제 1 전달게이트와; 상기 제 1 지연기의 출력신호의 특정 제 2 전압레벨을 제 2 지연구간만큼 지연시키는 제 2 지연기와; 상기 검출신호에 응답하여 상기 제 2 지연기의 출력신호를 상기 제 1 노드로 전달하는 제 2 전달게이트와; 상기 제 1 노드로부터의 신호를 버퍼링하는 제 2 버퍼를 포함하여 구성되고: 상기 제 1 지연기는 특정 제 1 전압레벨의 신호는 지연없이 출력하되, 특정 제 2 전압레벨의 신호는 상기 제 1 지연구간만큼 지연시키고, 상기 제 2 지연기는 특정 제 1 전압레벨의 신호는 지연없이 출력하되, 특정 제 2 전압레벨의 신호는 상기 제 2 지연구간만큼 지연시키는 것이 바람직하다.
본 발명에서, 상기 신호지연부는 상기 제 2 제어신호의 특정 제 1 전압레벨을 제 1 지연구간만큼 지연시키는 제 1 지연기와; 상기 검출신호에 응답하여 상기 제 1 지연기의 출력신호를 제 1 노드로 전달하는 제 1 전달게이트와; 상기 제 1 지연기의 출력신호의 특정 제 1 전압레벨을 제 2 지연구간만큼 지연시키는 제 2 지연기와; 상기 검출신호에 응답하여 상기 제 2 지연기의 출력신호를 상기 제 1 노드로 전달하는 제 2 전달게이트를 포함하여 구성되고: 상기 제 1 지연기는 특정 제 2 전압레벨의 신호는 지연없이 출력하되, 특정 제 1 전압레벨의 신호는 상기 제 1 지연구간만큼 지연시키고, 상기 제 2 지연기는 특정 제 2 전압레벨의 신호는 지연없이 출력하되, 특정 제 1 전압레벨의 신호는 상기 제 2 지연구간만큼 지연시키는 것이 바람직하다.
본 발명에서, 상기 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 제어신호는 센스 앰프 오버드라이빙 구간동안 인에 이블되고 센스 앰프 오버드라이빙 구간의 완료시 디스에이블되는 것을 특징으로 한다.
본 발명에서, 상기 신호생성부는 상기 제 1 제어신호를 소정 구간만큼 지연시키는 지연기와; 상기 지연기의 출력신호를 버퍼링하는 버퍼와; 상기 제 1 제어신호와 버퍼의 출력신호를 논리연산하는 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 논리부는 논리곱 연산을 수행하는 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 내부전압 방전회로의 구성을 도시한 것이고, 도 4는 본 실시예에 따른 내부전압 방전회로의 동작을 설명하기 위한 타이밍도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 내부전압 방전회로는 센스 앰프 오버드라이빙 구간의 완료시 하이레벨로 천이되는 제어신호(SAE)에 응답하여 소정 인에이블구간을 갖는 제어신호(SODOF)를 생성하는 신호생성부(210)와; 외부전압(VDD)을 입력받아, 상기 외부전압(VDD)의 레벨을 검출하여 검출신호(VDD_H)를 출력하는 외부전압 검출부(220)와; 제어신호(SODOF)의 인에이블에 응답하여 소정 구간 동안 인에이블되는 방전 인에이블 신호(OVDLD)를 생성하되, 상기 검출신호(VDD_H)의 상태에 따라 방전 인에이블 신호(OVDLD)의 인에이블 구간폭을 조절하여 출력하는 방전 인에이블신호 생성부(230)와; 방전 인에이블 신호(OVDLD)에 응답하여, 센스앰프의 구동전원인 내부전압(VCORE)을 방전시킴으로써 내부전압(VCORE)을 소정 전압레벨로 안정시키는 전압방전 드라이버(240)를 포함하여 구성된다.
방전 인에이블 신호 생성부(230)는 상기 검출신호(VDD_H)가 디스에이블 상태일 때보다 인에이블 상태일 때 더 큰 인에이블 구간폭을 갖는 방전 인에이블 신호(OVDLD)를 출력한다.
이와 같이 구성된 본 실시예의 동작을 도 3 및 도 4를 참조하여 구체적으로 설명한다.
도 3에서, 센스앰프가 동작하기 전에는 제어신호(SAE)는 하이레벨의 상태에 있다. 여기서, 제어신호(SAE)는 센스앰프의 오버드라이빙 구간 동안 로우레벨로 인에이블되는 신호이다. 제어신호(SAE)가 하이레벨의 상태에 있을 경우, 인버터(IV23)의 출력은 로우레벨이므로 논리곱 연산을 수행하는 논리부(212)는 로우레벨의 제어신호(SODOF)를 출력한다. 한편, 외부전압 검출부(220)는 외부전압(VDD)의 레벨을 검출하여 이 외부전압(VDD)가 소정 전압레벨보다 초과하는지 아닌지 여부를 검출하여 검출신호(VDD_H)를 출력한다. 만약, 외부전압(VDD)가 소정 전압레벨을 초과하면 하이레벨의 검출신호(VDD_H)를 출력하고 그렇지 않을 경우에는 로우레벨의 검출신호(VDD_H)를 출력한다. 여기서, 외부전압 검출부(220)로는 반도체 장치에서 널리 사용되는 전압 검출회로를 사용하는 바, 예를 들어 소정 기준전압과 입력 전압을 서로 비교하여 소정의 검출신호를 출력하는 전압 검출회로도 사용할 수 있고 그외 다양한 종류의 검출회로도 사용 가능하다.
방전 인에이블 신호 생성부(230)는 제어신호(SODOF)를 입력받아 방전 인에이블 신호(OVDLD)를 생성하는데, 상기에서 제어신호(SODOF)는 로우레벨이기 때문에, 전달게이트(TF1) 또는 전달게이트(TF2)로부터 출력되는 신호도 로우레벨이 되므로 논리부(237)는 양측 입력단으로 로우레벨의 두 신호를 입력받아 로우레벨의 방전 인에이블 신호(OVDLD)를 출력한다(도 4 참조). 따라서, 전압 방전 드라이버(240)는 로우레벨의 방전 인에이블 신호(OVDLD)를 입력받아 디스에이블된다. 여기서, 전압 방전 드라이버(240)로는 종래에 사용된 방전 드라이버와 동일한 것을 사용하며, 가령 방전 인에이블 신호(OVDLD)에 응답하여 동작하는 스위치 등의 소자에 의해 인에이블되어 내부전압단(VCORE)의 전하를 소정 전압단으로 방전시켜 그 전압레벨을 낮출 수 있는 방전회로 등 어떠한 종류의 방전회로라도 사용이 가능하다.
이어서, 센스앰프의 오버드라이빙 동작 구간에 진입하면 제어신호(SAE)는 로우레벨로 천이된다. 제어신호(SAE)가 로우레벨로 천이됨에 따라, 인버터(IV22)로부터 출력되어 논리부(212)로 입력되는 신호는 로우레벨이 되므로 논리부(212)는 로우레벨의 제어신호(SODOF)를 계속하여 출력한다. 한편, 제어신호(SAE)가 로우레벨로 천이된 후 지연기(211)에 의한 소정 지연시간이 경과하면 인버터(IV23)의 출력은 로우레벨에서 하이레벨로 천이된다.
방전 인에이블 신호 생성부(230)는 로우레벨의 제어신호(SODOF)를 입력받아 이전과 마찬가지로 로우레벨의 방전 인에이블 신호(OVDLD)를 출력한다. 따라서, 전압 방전 드라이버(240)는 로우레벨의 방전 인에이블 신호(OVDLD)를 입력받아 여전히 디스에이블된다.
다음으로, 도 3에서, 센스앰프 오버드라이빙 구간이 경과하면, 제어신호(SAE)는 로우레벨에서 하이레벨로 다시 천이된다. 제어신호(SAE)가 하이레벨로 천이되면, 인버터(IV22)로부터 출력되어 낸드게이트(ND21)의 일측단으로 입력되는 신호는 하이레벨이 된다. 한편, 지연기(211)에 의한 소정 지연시간 동안에는 인버터(IV23)의 출력은 이전 레벨인 하이레벨을 유지한다. 따라서, 논리부(212)는 양측단으로 하이레벨의 신호를 입력받아 이를 논리곱 연산하여 도 4에 도시된 바와 같이 상기 지연시간 동안 하이레벨의 제어신호(SODOF)를 출력한다.
그리고, 방전 인에이블 신호 생성부(230)에서, 논리합 연산을 수행하는 논리부(237)는 일측단으로 하이레벨의 제어신호(SODOF)를 입력받아 하이레벨의 방전 인에이블 신호(OVDLD)를 출력하며, 전압 방전 드라이버(240)는 하이레벨의 방전 인에이블 신호(OVDLD)를 입력받아 인에이블된다. 따라서, 센스앰프 오버드라이빙 구간이 완료되어 제어신호(SAE)가 로우레벨에서 하이레벨로 천이되면, 방전 인에이블 신호(OVDLD)는 하이레벨로 천이되고 전압 방전 드라이버(240)는 이에 응답하여 인에이블되어 내부전압(VCORE)을 방전하는 동작을 시작한다.
그런데, 이 때 본 실시예에 따른 내부전압 방전회로는 외부전압(VDD)의 크기 에 따라 방전 인에이블 신호(OVDLD)의 인에이블 구간폭을 제어하여 전압 방전 드라이버(240)의 동작 구간을 조절함으로써, 외부전압(VDD)의 상승에 의하여 내부전압(VCORE)이 필요 이상으로 상승하는 문제점을 해결할 수 있다.
이를 위하여, 본 실시예에 따른 내부전압 방전회로는 외부전압 검출부(220)로부터 출력되는 검출신호(VDD_H)를 이용한다. 상술한 바와 같이, 외부전압 검출부(220)는 외부전압(VDD)의 레벨을 검출하여 이 외부전압(VDD)가 소정 전압레벨보다 초과하는지 아닌지 여부를 검출하여 검출신호(VDD_H)를 출력한다. 외부전압(VDD)이 소정 전압레벨을 초과하면 하이레벨의 검출신호(VDD_H)를 출력하고 그렇지 않을 경우에는 로우레벨의 검출신호(VDD_H)를 출력한다.
만약, 외부전압(VDD)이 소정 전압레벨을 초과하지 않을 경우에는 검출신호(VDD_H)는 로우레벨이 되므로, 신호지연부(235)에서 전달게이트(TF1)는 턴-온되고 전달게이트(TF2)는 턴-오프된다. 이에 따라, 제어신호(SODOF)는 지연기(231)에 의하여 소정 지연구간만큼 지연되어 논리부(237)의 일측단에 입력된다. 여기서, 지연기(231)는 입력되는 신호의 특정 전압레벨, 특히 하이 전압레벨에 대하여 지연동작을 수행하는 지연기이다. 즉, 지연기(231)는 로우레벨의 입력신호에 대해서는 지연동작을 거의 수행하지 않지만, 하이레벨의 입력신호에 대해서는 지연동작을 수행한다. 따라서, 제어신호(SODOF)가 로우레벨로 천이되어 인버터(IV27)로부터 하이레벨의 신호가 입력될 경우에는, 지연기(231)는 소정 지연구간(DLY2)만큼 이를 지연시켜 출력한다. 지연기(231)로는 종래부터 널리 쓰이던 R-C 지연회로 등을 사용할 수 있고 그외에도 다른 종류의 다양한 지연회로를 사용할 수도 있다.
결과적으로, 제어신호(SODOF)가 하이레벨에서 로우레벨로 천이되더라도 지연기(231) 및 전달게이트(TF1)를 통하여 인버터(IV28)에 입력되는 신호는 지연기(231)에 의한 지연구간(DLY2) 동안에는 계속하여 이전 상태인 로우레벨을 유지한다. 이에 따라, 논리부(237)는 상기 지연구간(DLY2) 동안에는 인버터(IV28)로부터 하이레벨의 신호를 계속 입력받아 하이레벨의 방전 인에이블 신호(OVDLD)를 출력한다. 따라서, 방전 인에이블 신호(OVDLD)는 도 4에 도시된 바와 같이 구간(DLY2) 동안 하이레벨이 되며, 이에 응답하여 전압 방전 드라이버(240)는 구간(DLY2) 동안 인에이블되어 내부전압 방전 동작을 수행한다.
한편, 만약 외부전압(VDD)이 소정 전압레벨을 초과하는 경우에는 검출신호(VDD_H)는 하이레벨이 되므로, 신호지연부(235)에서 전달게이트(TF1)는 턴-오프되고 전달게이트(TF2)는 턴-온된다. 이에 따라, 제어신호(SODOF)는 지연기(231)와 지연기(236)에 의하여 소정 지연구간만큼 지연되어 논리부(237)에 입력된다. 여기서, 지연기(231)와 마찬가지로 지연기(236)는 입력되는 신호의 특정 전압레벨, 특히 하이 전압레벨에 대하여 지연동작을 수행하는 지연기이다. 즉, 지연기(236)는 로우레벨의 입력신호에 대해서는 지연동작을 거의 수행하지 않지만, 하이레벨의 입력신호에 대해서는 지연동작을 수행한다. 따라서, 제어신호(SODOF)가 로우레벨로 천이되어 인버터(IV27)로부터 하이레벨의 신호가 입력될 경우에는, 지연기(231)와 지연기(236)는 소정 지연구간(DLY2 + DLY_H)만큼 이를 지연시켜 출력한다.
결과적으로, 제어신호(SODOF)가 하이레벨에서 로우레벨로 천이되더라도 지연기(231)와 지연기(236) 및 전달게이트(TF2)를 통하여 인버터(IV28)에 입력되는 신 호는 지연기(231)와 지연기(236)에 의한 지연구간(DLY2 + DLY_H) 동안에는 계속하여 이전 상태인 로우레벨을 유지한다. 이에 따라, 논리부(237)는 상기 지연구간(DLY2 + DLY_H) 동안에는 인버터(IV28)로부터 하이레벨의 신호를 계속 입력받아 하이레벨의 방전 인에이블 신호(OVDLD)를 출력한다. 따라서, 방전 인에이블 신호(OVDLD)는 도 4에 도시된 바와 같이 구간(DLY2 + DLY_H) 동안 하이레벨이 되며, 이에 응답하여 전압 방전 드라이버(240)는 구간(DLY2 + DLY_H) 동안 인에이블되어 내부전압 방전 동작을 수행한다.
이와 같이, 본 실시예에 따른 내부전압 방전회로는 오버 드라이빙 전원으로 사용되는 외부전압의 전압레벨이 소정 전압레벨보다 큰지 아닌지에 따라 센스 앰프의 전원으로 사용되는 내부전압을 방전시키는 구간을 조절함으로써, 외부전압에 따른 적절한 방전 동작을 수행할 수 있다. 특히 외부전압이 더 증가하는 경우에도 방전을 적절히 수행하여 리드 동작시 데이터 오류가 발생하는 것을 방지할 수 있어 내부전압이 필요이상으로 상승함으로 인해 발생하는 데이터 센싱 마진 감소와 이로 인한 데이터 페일을 방지할 수 있다.
한편, 상기에서 지연기(231)와 지연기(236)는 입력되는 신호의 하이레벨에 대하여 소정 구간만큼 지연시키는 동작을 수행하였지만, 실시예에 따라서는 로우레벨에 대하여 지연동작을 수행하도록 할 수도 있다. 즉, 도 5에 도시된 바와 같이, 제어신호(SODOF)가 하이레벨에서 로우레벨로 천이될 때, 이 로우레벨의 신호를 즉시 출력하지 않고 지연구간(DLY2) 또는 지연구간(DLY_H)만큼 지연시킨 후 출력함으 로써, 결과적으로 방전 인에이블 신호(OVDLD)는 구간(DLY2) 또는 구간(DLY2+DLY_H) 동안 하이레벨로 인에이블되도록 할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 내부전압 방전회로는 DRAM 등의 반도체 장치에서 오버 드라이빙 전원으로 사용되는 외부전압의 전압레벨에 따라 센스 앰프의 전원으로 사용되는 내부전압을 방전시키는 구간을 조절함으로써, 상기 내부전압이 필요이상으로 상승함으로 인해 발생하는 데이터 센싱 마진 감소와 이로 인한 데이터 페일을 방지할 수 있는 효과가 있다.

Claims (12)

  1. 센스 앰프 오버드라이빙 구간의 완료시 소정 전압레벨로 천이되는 제 1 제어신호에 응답하여 소정 인에이블구간을 갖는 제 2 제어신호를 생성하는 신호생성부와;
    외부전압을 입력받아, 상기 외부전압의 레벨을 검출하여 검출신호를 출력하는 외부전압 검출부와;
    상기 제 2 제어신호의 인에이블에 응답하여 소정 구간동안 인에이블되는 방전 인에이블 신호를 생성하되, 상기 검출신호의 상태에 따라 상기 방전 인에이블 신호의 인에이블 구간폭을 조절하여 출력하는 방전 인에이블신호 생성부와;
    상기 방전 인에이블 신호에 응답하여, 센스앰프의 구동전원인 내부전압을 방전시킴으로써 상기 내부전압을 소정 전압레벨로 안정시키는 전압방전 드라이버를 포함하여 구성되는 내부전압 방전회로.
  2. 제 1항에 있어서,
    상기 외부전압 검출부는 외부전압이 소정 전압레벨을 초과하는 경우 상기 검출신호를 인에이블시키는 내부전압 방전회로.
  3. 제 2항에 있어서,
    상기 방전 인에이블 신호 생성부는 상기 검출신호가 디스에이블 상태일 때보다 인에이블 상태일 때 더 큰 인에이블 구간폭을 갖는 방전 인에이블 신호를 출력하는 내부전압 방전회로.
  4. 제 3항에 있어서,
    상기 방전 인에이블 신호 생성부는
    상기 제 2 제어신호의 특정 제 1 전압레벨을 소정 구간만큼 지연시키되 상기 검출신호에 응답하여 그 지연폭을 조절하여 출력하는 신호지연부와;
    상기 제 2 제어신호와 상기 신호지연부의 출력신호를 논리연산하여 그 결과를 출력하는 논리부를 포함하여 구성되는 내부전압 방전회로.
  5. 제 4항에 있어서,
    상기 신호지연부는
    상기 제 2 제어신호를 버퍼링하는 제 1 버퍼와;
    상기 제 1 버퍼의 출력신호의 특정 제 2 전압레벨을 제 1 지연구간만큼 지연시키는 제 1 지연기와;
    상기 검출신호에 응답하여 상기 제 1 지연기의 출력신호를 제 1 노드로 전달 하는 제 1 전달게이트와;
    상기 제 1 지연기의 출력신호의 특정 제 2 전압레벨을 제 2 지연구간만큼 지연시키는 제 2 지연기와;
    상기 검출신호에 응답하여 상기 제 2 지연기의 출력신호를 상기 제 1 노드로 전달하는 제 2 전달게이트와;
    상기 제 1 노드로부터의 신호를 버퍼링하는 제 2 버퍼를 포함하여 구성되는 내부전압 방전회로.
  6. 삭제
  7. 제 4항에 있어서,
    상기 신호지연부는
    상기 제 2 제어신호의 특정 제 1 전압레벨을 제 1 지연구간만큼 지연시키는 제 1 지연기와;
    상기 검출신호에 응답하여 상기 제 1 지연기의 출력신호를 제 1 노드로 전달하는 제 1 전달게이트와;
    상기 제 1 지연기의 출력신호의 특정 제 1 전압레벨을 제 2 지연구간만큼 지연시키는 제 2 지연기와;
    상기 검출신호에 응답하여 상기 제 2 지연기의 출력신호를 상기 제 1 노드로 전달하는 제 2 전달게이트를 포함하여 구성되는 내부전압 방전회로.
  8. 삭제
  9. 제 4항에 있어서,
    상기 논리부는 논리합 연산을 수행하는 내부전압 방전회로.
  10. 제 1항에 있어서,
    상기 제 1 제어신호는 센스 앰프 오버드라이빙 구간동안 인에이블되고 센스 앰프 오버드라이빙 구간의 완료시 디스에이블되는 것을 특징으로 하는 내부전압 방전회로.
  11. 제 10항에 있어서,
    상기 신호생성부는
    상기 제 1 제어신호를 소정 구간만큼 지연시키는 지연기와;
    상기 지연기의 출력신호를 버퍼링하는 버퍼와;
    상기 제 1 제어신호와 버퍼의 출력신호를 논리연산하는 논리부를 포함하여 구성되는 내부전압 방전회로.
  12. 제 11항에 있어서,
    상기 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 내부전압 방전회로.
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