JP4005279B2 - Dram装置及びそれのセンシング方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路メモリ装置に関するものであり、より詳しくはダイナミックランダムアクセスメモリ装置及びそれのセンシング方法に関するものである。
【0002】
【従来の技術】
半導体メモリ装置、特にダイナミックランダムアクセスメモリ(dynamic random access memory;以下、‘DRAM’という)装置の集積度の増加に伴って、DRAM装置の電源消費量も増加している。これは、内部電源電圧が、感知増幅器だけではなく、メモリセルアレーに関連する制御信号にも使用されるためである。使用者は、低電圧電源でも十分に動作するDRAM装置を要求している。低電圧及び高集積設計を考慮するとき、低電圧のDRAM装置で要求される動作条件を充たすことは難しい。
【0003】
図1には、従来のDRAM装置のブロック図が図示されている。DRAM装置は、行及び列アドレスバッファ回路10及び20、行及び列デコーダ回路30及び40、メモリセルアレー50、感知増幅回路60及びデータ入出力バッファ70a及び70bで構成されている。これらに関しては当業者に周知であるので、説明を省略する。
【0004】
また、メモリ装置は、外部から印加される信号/RAS、/CAS、/WEに従ってメモリ装置を制御する制御ロジック(control logic)を備える。また、メモリ装置は、内部電源電圧EVCを受け、制御ロジック80からの信号PAIVCEに応じて内部電源電圧を発生させる内部電源電圧発生部90を含む。信号PAIVCEは、行アドレスストロボ信号/RASの活性時間(tRAS)に対応するパルス幅を有する。このようにして発生された内部電源電圧AIVCは、感知増幅回路60に提供される。
【0005】
図2は、内部電源電圧と外部電源電圧との間の関係を示している。内部電源電圧発生部90は、所定の電圧範囲(例えば、0V〜2.5V)内で、外部電源電圧EVCに従って内部電源電圧AIVCを発生する。また、外部電源電圧EVCが所定の電圧レベル2.5Vを越えている間、内部電源電圧AIVCは、電圧レベル2.5Vに固定される。
【0006】
図3は、図1中の制御信号の間のタイミングを示す。以下、従来のDRAM装置による感知動作を添付図面を参照して説明する。
【0007】
図3を参照すると、信号/RASが高レベル(即ち、非活性化状態)から低レベル(即ち、活性化状態)に遷移するとき、制御ロジック80は、それに応じて高レベルの信号PAIVCEを発生する。これにより、内部電源電圧発生部90は、内部電源電圧AIVCを発生する。それから、選択されたメモリセルに連結されたワードラインが行デコーダ回路30によって活性化されるとき、図3に図示されたように、選択されたメモリセルに連結されたビットラインと、セルキャパシタとの間でチャージシェーアリング(charge sharing)動作が行われる。従って、ビットライン上の電圧レベルがチャージされる。
【0008】
信号LANG、LAPGが活性化されるとき、電源電圧発生部90が発生した電源電圧AIVCは、選択されたメモリセルに貯蔵されたデータに応じて、感知増幅回路60を通して、ビットライン又はコンプリメンタリ(complementary)ビットラインに提供される。行アドレスストローブ信号/RASが非活性化されるとき、信号PAIVCEも感知及び感知増幅動作が実行される間、非活性化される。これにより、内部電源電圧発生部90が非活性化される。
【0009】
当業者に公知のように、感知動作が実行される間、アドレスされたメモリセルと関連する再格納動作(restore)も実行される。図3から分かるように、多量の電荷がビットラインBLをチャージするために消費されるので、ビットラインBLの電圧が増加することによって内部電源電圧AIVCが低くなる。再格納動作を完全に実行するためには、信号PAIVCEが非活性化される前に、内部電源電圧AIVCが目標電圧(例えば、2.5V)まで回復されなければならない。
【0010】
しかしながら、通常のDRAM装置では、信号PAIVCEが活性化されている間に、このように低くなった内部電源電圧AIVCが、例えば2.5Vまで回復されないという問題点がある。そのため、選択されたメモリセルのセルキャパシタが十分にチャージされない。。従って、メモリセルが次の活性化周期の間にもう一度選択されるとき、正常的なチャージシェーアリング動作(normalcharge sharing operation)を実行することが難しく、不可能になる。また、信号/RASの活性時間が減少し、内部電源電圧AIVCレベルが低くなると、そのような問題点がさらに深刻になる。
【0011】
【発明が解決しようとする課題】
本発明は、このような従来の問題点を解決するためのものであり、本発明の目的は、行活性時間(row active time)が短くなり、電源電圧が低くなっても再格納動作(restore operation)を実行することができるDRAM装置及びそれのセンシング方法を提供することである。
【0012】
【課題を解決するための手段】
上述の目的を達成するため、本発明に係るDRAM装置は、データを貯蔵するメモリセルと、メモリセルに連結された第1ビットラインと、第1ビットラインに対応する第2ビットラインと、第1ビットライン上の電圧変化を感知してその結果に応じて、第1及び第2ビットラインのうち1つのビットラインの電圧を電源電圧まで増幅する感知増幅器と、制御信号に応じて、感知増幅器供給すべき電源電圧を発生する電源電圧発生部と、列アドレスストローブ信号に同期した行活性化信号に応じて制御信号を発生するコントローラとを含み、行活性化信号が非活性化されてから所定の時間が経過した後に制御信号が非活性化される。制御信号のパルス幅は、行活性化信号のパルス幅より長いことが好ましく、これにより、感知及び増幅動作によって低くなった電源電圧が目標電圧レベルまで回復される。
【0013】
この方法の望ましい実施形態によれば、コントローラは、行活性化信号を遅延させるための遅延回路と、行活性化信号が低レベルから高レベルに遷移することに応じて制御信号を活性化させ、行活性化信号が高レベルから低レベルに遷移した後、遅延回路によって遅延された行活性化信号に応じて制御信号を非活性化させるためのロジック回路とを含む。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図4乃至図8に基づいて詳細に説明する。なお、図4乃至図8において、同一の構成要素には同一の符号が付されている。
【0015】
図4は、本発明による半導体メモリ装置のブロック図である。
【0016】
図4において、参照番号100、110、120、及び130は、各々、行アドレスバッファ、列アドレスバッファ、行デコーダ、及び列デコーダを示す。また、参照番号140、150、160、及び170は、各々、メモリセルアレー、感知増幅回路、データ入力バッファ、及びデータ出力バッファを示す。構成要素は、図1の構成要素と同一であるため、これに対する説明は、省略する。参照番号180、190、及び200は、各々、制御ロジック、PAIVCE信号発生部、及び電源電圧発生部を示す。
【0017】
制御ロジック180は、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS及び書き込みイネーブル信号/WEを受けて、回路100、110、120、130、及び140を制御する。また、制御ロジック180は、信号/RASに応じて行活性化信号PRを発生する。信号/RASが高レベル(即ち、非活性化状態)から低レベル(即ち、活性化状態)に遷移するとき、行活性化信号PRは、高レベルに遷移する。そして、信号/RASが低レベルから高レベルに遷移するとき、行活性化信号PRは、低レベルに遷移する。即ち、行活性化信号PRは、信号/RASの活性時間に対応するパルス幅を有する。従って、行活性化信号PRは、行アドレスストローブ信号/RASに同期する。行活性化信号PRは、アドレスストローブ信号/RASを反転させた反転信号(inverted signal)であるとも言える。
【0018】
PAIVCE信号発生部190は、制御ロジック180からの行活性化信号PRに応じて内部電源電圧発生部200の活性化及び非活性化を制御するための信号PAIVCE2を発生する。図5は、本発明による内部電源電圧発生部の望ましい実施形態を示す。内部電源電圧発生部190は、図5に図示されたように連結された、3つのインバータINV1、INV2、及びINV3と1つのNORゲートG1で構成される。直列に連結されたインバータINV1、INV2は、1つの遅延回路を構成する。NORゲートG1とインバータINV3は、1つの論理回路を構成する。行活性化信号PRが高レベルから低レベルに遷移するとき、該論理回路は、行活性化信号PRの低レベルから高レベルへの遷移に応じて制御信号PAIVCE2を活性化させ、遅延回路によって遅延された行活性化信号の高レベルから低レベルへの遷移に応じて制御信号PAIVCE2を非活性化させる。
【0019】
この回路構成によると、行活性化信号PRが低レベルである時は、制御信号PAIVCE2は、低レベルであり、NORゲートG1の入力端子N1、N2は、各々低レベルを維持する。行活性化信号PRが低レベルから高レベルに遷移する時、信号PAIVCE2は、NORゲートG1及びインバータINV3を通して高レベルに遷移する。この時、NORゲートG1の入力端子N1、N2は、各々高レベルを維持する。行活性化信号PRが高レベルから低レベルに遷移しても、信号PAIVCE2は、所定時間だけ高レベルを維持する。従って、内部電源電圧発生部200は、従来のDRAM装置とは異なり、行アドレスストロボ信号/RASが非活性化されても所定時間だけ活性化状態を維持する。インバータINV1〜INV3及びNORゲートG1によって決定された遅延時間が経過すると信号PAIVCE2は、非活性化される。
【0020】
図4に示すように、内部電源電圧発生部200は、発生部190からの制御信号PAIVCE2に応じて内部電源電圧(例えば、2.5V)を発生する。信号PAIVCE2が活性化されている間、内部電源電圧AIVC2が感知増幅回路150に提供される。
【0021】
図6には、内部電源電圧発生部200の望ましい実施形態が図示されている。3つのPMOSトランジスターPM1、PM2、及びPM3と、3つのNMOSトランジスターNM1、NM2、及びNM3は、内部電源電圧発生部200を構成する。トランジスターPM1、PM2、NM1、NM2、及びNM3は、比較器(comparator)として使用される周知の差動増幅器(differential amplifier)を構成し、トランジスターPM3は、ドライバ(driver)駆動する。
【0022】
図6から分かるように、内部電源電圧発生部200は、信号PAIVCE2によって制御される。特に、信号PAIVCE2が低レベルである時は、NMOSトランジスターNM3が非活性化されて、PMOSトランジスターPM3を通して伝達ライン(transfer line;AIVC)AIVC2上に電荷が供給されない。一方、信号PAIVCE2が高レベルである時は、NMOSトランジスターNM3が活性化されて、内部電源電圧発生部200は、比較器による比較結果に応じて伝達ラインAIVC2上に電荷を供給する。
【0023】
図7は、図4に図示された感知増幅回路150の一部を示す回路図である。感知増幅回路150は、図7に図示されたように連結された、3つのPMOSトランジスターPM4、PM5、及びPM6と、5つのNMOSトランジスターNM4、NM5、NM6、NM7、及びNM8とで構成される。PMOSトランジスターPM4、PM5は、1つのP−ラッチ感知増幅器(P−latch sense amplifier)を構成し、NMOSトランジスターNM4、NM5は、1つのN−ラッチ感知増幅器(N−latch sense amplifier)を構成する。
【0024】
図8は、図4中の制御信号の間のタイミングを示す。以下、本発明の望ましい実施形態による感知動作を図4乃至図8を参照して詳細に説明する。
【0025】
図8を参照すると、行活性化信号、即ち、行アドレスストローブ信号/RASが低レベルに遷移すると、制御ロジック180からの行活性化信号PRが高レベルに活性化される。PAIVCE信号発生部190は、高レベルの行活性化信号PRに応じて高レベルの制御信号PAIVCE2を出力することによって、感知増幅器回路150に提供される内部電源電圧AIVC2が発生されるように内部電源電圧発生部200を活性化させる。図8に図示されたように、アドレスされる1つのメモリセルMCに連結された1つのワードラインWL0が選択され、1つのビットラインBLがアドレスされたメモリセルMCのセルキャパシタに連結される。従って、ビットラインBL上の電圧レベルは、アドレスされたメモリセルMCに貯蔵されたデータに応じて、プレチャージ電圧レベル(例えば、VCC/2)以上又は以下に変わる。
【0026】
ビットラインBL上の電圧レベルが図8に図示されたように少しだけ増加すると仮定してみると、ビットラインBLに連結された感知増幅器回路150内のNMOSトランジスターNM5は、ターンオンされ、コンプリメンタリビットライン/BLに連結された感知増幅器回路150内のNMOSトランジスターNM6は、ターンオフされる。同様に、コンプリメンタリビットライン/BLに連結された感知増幅器回路150内のPMOSトランジスター/PM4は、ターンオンされ、ビットラインBLに連結された感知増幅器回路150内のPMOSトランジスターPM5は、ターンオフされる。
【0027】
また、図8に図示されたように、信号LANGは、低レベルから高レベルに遷移され、信号LAPGは、高レベルから低レベルに遷移される。即ち、感知動作が初期化される。これにより、感知増幅器回路150のPMOSトランジスターPM6とNMOSトランジスターNM6がターンオンされる。従って、プレチャージ電圧レベルVCC/2を有するコンプリメンタリビットライン/BLがNMOSトランジスターNM5、NM6を通して接地電圧VSSに連結される。プレチャージ電圧VCC/2より少し高い電圧レベルを有するビットラインBLがPMOSトランジスターPM4、PM6を通して内部電源電圧AIVC2に連結されてビットラインBLがほぼ内部電源電圧AIVC2までチャージされる。
【0028】
上述のように、本発明の望ましい実施形態によれば、感知動作が実行されている間に、アドレスされたメモリセルと関連する再格納動作も実行される。図8から分かるように、ビットラインBLが増加することによって内部電源電圧AIVC2が低くなる。これはビットラインBLをチャージするために多量の電荷が消費されるためである。そのため、再格納動作を完全に実行するためには、信号PAIVCE2、又は信号LANG、LAPGが非活性化される前に、内部電源電圧AIVC2を目標電圧(例えば、2.5V)まで回復させなければならない。
【0029】
従来のDRAM装置の場合、感知動作によって低くなった内部電源電圧を目標電圧まで回復させる前に(図3参照)、信号/RASの活性時間に対応するパルス幅を有する信号PAIVCEが非活性化される。しかし、本発明の望ましい実施形態によるDRAM装置では、信号PAIVCE2の非活性時間が所定の時間だけ遅延され、これにより内部電源電圧を目標電圧まで回復させるために必要な時間が確保される。即ち、本発明の望ましい実施形態によるDRAM装置では、信号PR、/RASが非活性化されても、信号PAIVCE2は、活性化状態を維持する。従って、内部電源電圧AIVC2が目標電圧レベル(例えば、2.5V)まで十分に回復され、目標電圧レベルを有する内部電源電圧AIVC2でビットラインBLがチャージされる。その結果、アドレスされたメモリセルのための再格納動作が完全に実行されるようにする。
【0030】
目標電圧まで、内部電源電圧を回復させるために必要な時間が経過した後、信号PAIVCE2、LANG、そしてLAPGが非活性化され、選択されたワードラインWL0が非活性化される。即ち、感知動作が完了する。
【0031】
【発明の効果】
上述の本発明のDRAM装置によると、例えば、行活性時間、即ち行アドレスストローブ信号(/RAS)のパルス幅が減少しても、再格納動作(restore operation)又はリフレッシュ動作(refresh operation)を実行することができる。
【0032】
また、上述の本発明のDRAM装置によると、例えば、内部電源電圧が低くなっても、制御信号(例えば、信号PAIVCE2)のパルス幅を調節することによって、再格納動作又はリフレッシュ動作を実行することができる。
【0033】
従って、本発明によれば、DRAM装置の信頼性が向上する。
【図面の簡単な説明】
【図1】従来半導体メモリ装置のブロック図である。
【図2】内部電源電圧と外部電源電圧との関係を示す図面である。
【図3】図1で使用された制御信号の間のタイミングを示す図面である。
【図4】本発明による半導体メモリ装置のブロック図である。
【図5】図4に図示された電源電圧発生部の望ましい実施形態を示す図面である。
【図6】図4に図示された感知増幅回路の一部を示す回路図である。
【図7】図4に使用された制御信号の間のタイミングを示す図面である。
【図8】図8は、図4中の制御信号の間のタイミングを示す図である。
【符号の説明】
10 行アドレスバッファ回路
20 列アドレスバッファ回路
30 行デコーダ回路
40 列デコーダ回路
60 感知増幅回路
70a、70b データ入出力バッファ
100 行アドレスバッファ
110 列アドレスバッファ
120 行デコーダ
130 列デコーダ
150 感知増幅器回路
80、180 制御ロジック
90、190 内部電源電圧発生部
200 内部電源電圧発生部
140 メモリセルアレー
150 感知増幅回路
160 データ入力バッファ
170 データ出力バッファ
Claims (7)
- DRAM装置において、
データを貯蔵するメモリセルと、
前記メモリセルに連結された第1ビットラインと、
前記第1ビットラインに対応する第2ビットラインと、
前記第1ビットライン上の電圧変化を感知して、その結果に応じて、前記第1及び第2ビットラインのうち1つのビットラインの電圧を電源電圧まで増幅する感知増幅器と、
制御信号に応じて、前記感知増幅器に供給すべき前記電源電圧を発生する電源電圧発生部と、
行アドレスストローブ信号に同期した行活性化信号に応じて、前記行活性化信号のパルス幅より長いパルス幅を有する前記制御信号を発生させるためのコントローラと、
を含み、前記制御信号は、前記感知増幅器による感知及び増幅動作によって低くなった前記電源電圧が目標電圧レベルまで回復するように、前記行活性化信号が非活性化されてから所定の時間が経過した後に非活性化され、
選択されたワードラインは、前記行活性化信号の活性化に応じて活性化され、前記行活性化信号の非活性化に応じて前記制御信号が非活性化された後に非活性化されることを特徴とするDRAM装置。 - 前記コントローラは、
前記行活性化信号を遅延させるための遅延回路と、
前記行活性化信号が低レベルから高レベルに遷移することに応じて前記制御信号を活性化させ、行活性化信号が高レベルから低レベルに遷移した後、前記遅延回路によって遅延された前記行活性化信号に応じて前記制御信号を非活性化させるためのロジック回路と
を含むことを特徴とする請求項1に記載のDRAM装置。 - 前記遅延回路は、偶数個の直列に連結されたインバータで構成されることを特徴とする請求項2に記載のDRAM装置。
- 前記ロジック回路は、
前記遅延回路に連結された入力端子と前記行活性化信号を受ける他の入力端子とを有するNORゲートと、
前記NORゲートの出力端子に連結された入力端子と前記制御信号を出力する出力端子とを有するインバータと、
を含むことを特徴とする請求項2に記載のDRAM装置。 - 前記メモリセルは、前記データに対応する電荷を貯蔵するキャパシタで構成されていることを特徴とする請求項1に記載のDRAM装置。
- データを貯蔵するメモリセルアレーを有するDRAM装置に適用されるデータセンシング方法において、
行アドレスストローブ信号に同期した行活性化信号に応じて制御信号を活性化する段階と、
選択されたワードラインを前記行活性化信号の活性化に応じて活性化する段階と、
前記制御信号に応じて電源電圧を発生する段階と、
前記メモリセルアレーに貯蔵されたデータを感知する段階と、
データの感知及びそれに伴う増幅動作によって低くなった前記電源電圧が目標電圧レベルまで回復するように、前記行活性化信号が非活性化されてから所定の時間が経過した後に前記制御信号を非活性化させる段階と、
前記選択されたワードラインを前記行活性化信号の非活性化に応じて前記制御信号が非活性化された後に非活性化する段階と、
を含むことを特徴とするデータセンシング方法。 - 前記制御信号のパルス幅は、前記行活性化信号のパルス幅より長く設定されていることを特徴とする請求項6に記載のデータセンシング方法。
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