JP4005279B2 - Ｄｒａｍ装置及びそれのセンシング方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路メモリ装置に関するものであり、より詳しくはダイナミックランダムアクセスメモリ装置及びそれのセンシング方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置、特にダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；以下、‘ＤＲＡＭ’という）装置の集積度の増加に伴って、ＤＲＡＭ装置の電源消費量も増加している。これは、内部電源電圧が、感知増幅器だけではなく、メモリセルアレーに関連する制御信号にも使用されるためである。使用者は、低電圧電源でも十分に動作するＤＲＡＭ装置を要求している。低電圧及び高集積設計を考慮するとき、低電圧のＤＲＡＭ装置で要求される動作条件を充たすことは難しい。
【０００３】
図１には、従来のＤＲＡＭ装置のブロック図が図示されている。ＤＲＡＭ装置は、行及び列アドレスバッファ回路１０及び２０、行及び列デコーダ回路３０及び４０、メモリセルアレー５０、感知増幅回路６０及びデータ入出力バッファ７０ａ及び７０ｂで構成されている。これらに関しては当業者に周知であるので、説明を省略する。
【０００４】
また、メモリ装置は、外部から印加される信号／ＲＡＳ、／ＣＡＳ、／ＷＥに従ってメモリ装置を制御する制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）を備える。また、メモリ装置は、内部電源電圧ＥＶＣを受け、制御ロジック８０からの信号ＰＡＩＶＣＥに応じて内部電源電圧を発生させる内部電源電圧発生部９０を含む。信号ＰＡＩＶＣＥは、行アドレスストロボ信号／ＲＡＳの活性時間（ｔＲＡＳ）に対応するパルス幅を有する。このようにして発生された内部電源電圧ＡＩＶＣは、感知増幅回路６０に提供される。
【０００５】
図２は、内部電源電圧と外部電源電圧との間の関係を示している。内部電源電圧発生部９０は、所定の電圧範囲（例えば、０Ｖ〜２．５Ｖ）内で、外部電源電圧ＥＶＣに従って内部電源電圧ＡＩＶＣを発生する。また、外部電源電圧ＥＶＣが所定の電圧レベル２．５Ｖを越えている間、内部電源電圧ＡＩＶＣは、電圧レベル２．５Ｖに固定される。
【０００６】
図３は、図１中の制御信号の間のタイミングを示す。以下、従来のＤＲＡＭ装置による感知動作を添付図面を参照して説明する。
【０００７】
図３を参照すると、信号／ＲＡＳが高レベル（即ち、非活性化状態）から低レベル（即ち、活性化状態）に遷移するとき、制御ロジック８０は、それに応じて高レベルの信号ＰＡＩＶＣＥを発生する。これにより、内部電源電圧発生部９０は、内部電源電圧ＡＩＶＣを発生する。それから、選択されたメモリセルに連結されたワードラインが行デコーダ回路３０によって活性化されるとき、図３に図示されたように、選択されたメモリセルに連結されたビットラインと、セルキャパシタとの間でチャージシェーアリング（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）動作が行われる。従って、ビットライン上の電圧レベルがチャージされる。
【０００８】
信号ＬＡＮＧ、ＬＡＰＧが活性化されるとき、電源電圧発生部９０が発生した電源電圧ＡＩＶＣは、選択されたメモリセルに貯蔵されたデータに応じて、感知増幅回路６０を通して、ビットライン又はコンプリメンタリ（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビットラインに提供される。行アドレスストローブ信号／ＲＡＳが非活性化されるとき、信号ＰＡＩＶＣＥも感知及び感知増幅動作が実行される間、非活性化される。これにより、内部電源電圧発生部９０が非活性化される。
【０００９】
当業者に公知のように、感知動作が実行される間、アドレスされたメモリセルと関連する再格納動作（restore）も実行される。図３から分かるように、多量の電荷がビットラインＢＬをチャージするために消費されるので、ビットラインＢＬの電圧が増加することによって内部電源電圧ＡＩＶＣが低くなる。再格納動作を完全に実行するためには、信号ＰＡＩＶＣＥが非活性化される前に、内部電源電圧ＡＩＶＣが目標電圧（例えば、２．５Ｖ）まで回復されなければならない。
【００１０】
しかしながら、通常のＤＲＡＭ装置では、信号ＰＡＩＶＣＥが活性化されている間に、このように低くなった内部電源電圧ＡＩＶＣが、例えば２．５Ｖまで回復されないという問題点がある。そのため、選択されたメモリセルのセルキャパシタが十分にチャージされない。。従って、メモリセルが次の活性化周期の間にもう一度選択されるとき、正常的なチャージシェーアリング動作（ｎｏｒｍａｌｃｈａｒｇｅ ｓｈａｒｉｎｇ ｏｐｅｒａｔｉｏｎ）を実行することが難しく、不可能になる。また、信号／ＲＡＳの活性時間が減少し、内部電源電圧ＡＩＶＣレベルが低くなると、そのような問題点がさらに深刻になる。
【００１１】
【発明が解決しようとする課題】
本発明は、このような従来の問題点を解決するためのものであり、本発明の目的は、行活性時間（row active time）が短くなり、電源電圧が低くなっても再格納動作（restore operation）を実行することができるＤＲＡＭ装置及びそれのセンシング方法を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するため、本発明に係るＤＲＡＭ装置は、データを貯蔵するメモリセルと、メモリセルに連結された第１ビットラインと、第１ビットラインに対応する第２ビットラインと、第１ビットライン上の電圧変化を感知してその結果に応じて、第１及び第２ビットラインのうち１つのビットラインの電圧を電源電圧まで増幅する感知増幅器と、制御信号に応じて、感知増幅器供給すべき電源電圧を発生する電源電圧発生部と、列アドレスストローブ信号に同期した行活性化信号に応じて制御信号を発生するコントローラとを含み、行活性化信号が非活性化されてから所定の時間が経過した後に制御信号が非活性化される。制御信号のパルス幅は、行活性化信号のパルス幅より長いことが好ましく、これにより、感知及び増幅動作によって低くなった電源電圧が目標電圧レベルまで回復される。
【００１３】
この方法の望ましい実施形態によれば、コントローラは、行活性化信号を遅延させるための遅延回路と、行活性化信号が低レベルから高レベルに遷移することに応じて制御信号を活性化させ、行活性化信号が高レベルから低レベルに遷移した後、遅延回路によって遅延された行活性化信号に応じて制御信号を非活性化させるためのロジック回路とを含む。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図４乃至図８に基づいて詳細に説明する。なお、図４乃至図８において、同一の構成要素には同一の符号が付されている。
【００１５】
図４は、本発明による半導体メモリ装置のブロック図である。
【００１６】
図４において、参照番号１００、１１０、１２０、及び１３０は、各々、行アドレスバッファ、列アドレスバッファ、行デコーダ、及び列デコーダを示す。また、参照番号１４０、１５０、１６０、及び１７０は、各々、メモリセルアレー、感知増幅回路、データ入力バッファ、及びデータ出力バッファを示す。構成要素は、図１の構成要素と同一であるため、これに対する説明は、省略する。参照番号１８０、１９０、及び２００は、各々、制御ロジック、ＰＡＩＶＣＥ信号発生部、及び電源電圧発生部を示す。
【００１７】
制御ロジック１８０は、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ及び書き込みイネーブル信号／ＷＥを受けて、回路１００、１１０、１２０、１３０、及び１４０を制御する。また、制御ロジック１８０は、信号／ＲＡＳに応じて行活性化信号ＰＲを発生する。信号／ＲＡＳが高レベル（即ち、非活性化状態）から低レベル（即ち、活性化状態）に遷移するとき、行活性化信号ＰＲは、高レベルに遷移する。そして、信号／ＲＡＳが低レベルから高レベルに遷移するとき、行活性化信号ＰＲは、低レベルに遷移する。即ち、行活性化信号ＰＲは、信号／ＲＡＳの活性時間に対応するパルス幅を有する。従って、行活性化信号ＰＲは、行アドレスストローブ信号／ＲＡＳに同期する。行活性化信号ＰＲは、アドレスストローブ信号／ＲＡＳを反転させた反転信号（ｉｎｖｅｒｔｅｄ ｓｉｇｎａｌ）であるとも言える。
【００１８】
ＰＡＩＶＣＥ信号発生部１９０は、制御ロジック１８０からの行活性化信号ＰＲに応じて内部電源電圧発生部２００の活性化及び非活性化を制御するための信号ＰＡＩＶＣＥ２を発生する。図５は、本発明による内部電源電圧発生部の望ましい実施形態を示す。内部電源電圧発生部１９０は、図５に図示されたように連結された、３つのインバータＩＮＶ１、ＩＮＶ２、及びＩＮＶ３と１つのＮＯＲゲートＧ１で構成される。直列に連結されたインバータＩＮＶ１、ＩＮＶ２は、１つの遅延回路を構成する。ＮＯＲゲートＧ１とインバータＩＮＶ３は、１つの論理回路を構成する。行活性化信号ＰＲが高レベルから低レベルに遷移するとき、該論理回路は、行活性化信号ＰＲの低レベルから高レベルへの遷移に応じて制御信号ＰＡＩＶＣＥ２を活性化させ、遅延回路によって遅延された行活性化信号の高レベルから低レベルへの遷移に応じて制御信号ＰＡＩＶＣＥ２を非活性化させる。
【００１９】
この回路構成によると、行活性化信号ＰＲが低レベルである時は、制御信号ＰＡＩＶＣＥ２は、低レベルであり、ＮＯＲゲートＧ１の入力端子Ｎ１、Ｎ２は、各々低レベルを維持する。行活性化信号ＰＲが低レベルから高レベルに遷移する時、信号ＰＡＩＶＣＥ２は、ＮＯＲゲートＧ１及びインバータＩＮＶ３を通して高レベルに遷移する。この時、ＮＯＲゲートＧ１の入力端子Ｎ１、Ｎ２は、各々高レベルを維持する。行活性化信号ＰＲが高レベルから低レベルに遷移しても、信号ＰＡＩＶＣＥ２は、所定時間だけ高レベルを維持する。従って、内部電源電圧発生部２００は、従来のＤＲＡＭ装置とは異なり、行アドレスストロボ信号／ＲＡＳが非活性化されても所定時間だけ活性化状態を維持する。インバータＩＮＶ１〜ＩＮＶ３及びＮＯＲゲートＧ１によって決定された遅延時間が経過すると信号ＰＡＩＶＣＥ２は、非活性化される。
【００２０】
図４に示すように、内部電源電圧発生部２００は、発生部１９０からの制御信号ＰＡＩＶＣＥ２に応じて内部電源電圧（例えば、２．５Ｖ）を発生する。信号ＰＡＩＶＣＥ２が活性化されている間、内部電源電圧ＡＩＶＣ２が感知増幅回路１５０に提供される。
【００２１】
図６には、内部電源電圧発生部２００の望ましい実施形態が図示されている。３つのＰＭＯＳトランジスターＰＭ１、ＰＭ２、及びＰＭ３と、３つのＮＭＯＳトランジスターＮＭ１、ＮＭ２、及びＮＭ３は、内部電源電圧発生部２００を構成する。トランジスターＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、及びＮＭ３は、比較器（ｃｏｍｐａｒａｔｏｒ）として使用される周知の差動増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）を構成し、トランジスターＰＭ３は、ドライバ（ｄｒｉｖｅｒ）駆動する。
【００２２】
図６から分かるように、内部電源電圧発生部２００は、信号ＰＡＩＶＣＥ２によって制御される。特に、信号ＰＡＩＶＣＥ２が低レベルである時は、ＮＭＯＳトランジスターＮＭ３が非活性化されて、ＰＭＯＳトランジスターＰＭ３を通して伝達ライン（ｔｒａｎｓｆｅｒ ｌｉｎｅ；ＡＩＶＣ）ＡＩＶＣ２上に電荷が供給されない。一方、信号ＰＡＩＶＣＥ２が高レベルである時は、ＮＭＯＳトランジスターＮＭ３が活性化されて、内部電源電圧発生部２００は、比較器による比較結果に応じて伝達ラインＡＩＶＣ２上に電荷を供給する。
【００２３】
図７は、図４に図示された感知増幅回路１５０の一部を示す回路図である。感知増幅回路１５０は、図７に図示されたように連結された、３つのＰＭＯＳトランジスターＰＭ４、ＰＭ５、及びＰＭ６と、５つのＮＭＯＳトランジスターＮＭ４、ＮＭ５、ＮＭ６、ＮＭ７、及びＮＭ８とで構成される。ＰＭＯＳトランジスターＰＭ４、ＰＭ５は、１つのＰ−ラッチ感知増幅器（Ｐ−ｌａｔｃｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を構成し、ＮＭＯＳトランジスターＮＭ４、ＮＭ５は、１つのＮ−ラッチ感知増幅器（Ｎ−ｌａｔｃｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を構成する。
【００２４】
図８は、図４中の制御信号の間のタイミングを示す。以下、本発明の望ましい実施形態による感知動作を図４乃至図８を参照して詳細に説明する。
【００２５】
図８を参照すると、行活性化信号、即ち、行アドレスストローブ信号／ＲＡＳが低レベルに遷移すると、制御ロジック１８０からの行活性化信号ＰＲが高レベルに活性化される。ＰＡＩＶＣＥ信号発生部１９０は、高レベルの行活性化信号ＰＲに応じて高レベルの制御信号ＰＡＩＶＣＥ２を出力することによって、感知増幅器回路１５０に提供される内部電源電圧ＡＩＶＣ２が発生されるように内部電源電圧発生部２００を活性化させる。図８に図示されたように、アドレスされる１つのメモリセルＭＣに連結された１つのワードラインＷＬ０が選択され、１つのビットラインＢＬがアドレスされたメモリセルＭＣのセルキャパシタに連結される。従って、ビットラインＢＬ上の電圧レベルは、アドレスされたメモリセルＭＣに貯蔵されたデータに応じて、プレチャージ電圧レベル（例えば、ＶＣＣ／２）以上又は以下に変わる。
【００２６】
ビットラインＢＬ上の電圧レベルが図８に図示されたように少しだけ増加すると仮定してみると、ビットラインＢＬに連結された感知増幅器回路１５０内のＮＭＯＳトランジスターＮＭ５は、ターンオンされ、コンプリメンタリビットライン／ＢＬに連結された感知増幅器回路１５０内のＮＭＯＳトランジスターＮＭ６は、ターンオフされる。同様に、コンプリメンタリビットライン／ＢＬに連結された感知増幅器回路１５０内のＰＭＯＳトランジスター／ＰＭ４は、ターンオンされ、ビットラインＢＬに連結された感知増幅器回路１５０内のＰＭＯＳトランジスターＰＭ５は、ターンオフされる。
【００２７】
また、図８に図示されたように、信号ＬＡＮＧは、低レベルから高レベルに遷移され、信号ＬＡＰＧは、高レベルから低レベルに遷移される。即ち、感知動作が初期化される。これにより、感知増幅器回路１５０のＰＭＯＳトランジスターＰＭ６とＮＭＯＳトランジスターＮＭ６がターンオンされる。従って、プレチャージ電圧レベルＶＣＣ／２を有するコンプリメンタリビットライン／ＢＬがＮＭＯＳトランジスターＮＭ５、ＮＭ６を通して接地電圧ＶＳＳに連結される。プレチャージ電圧ＶＣＣ／２より少し高い電圧レベルを有するビットラインＢＬがＰＭＯＳトランジスターＰＭ４、ＰＭ６を通して内部電源電圧ＡＩＶＣ２に連結されてビットラインＢＬがほぼ内部電源電圧ＡＩＶＣ２までチャージされる。
【００２８】
上述のように、本発明の望ましい実施形態によれば、感知動作が実行されている間に、アドレスされたメモリセルと関連する再格納動作も実行される。図８から分かるように、ビットラインＢＬが増加することによって内部電源電圧ＡＩＶＣ２が低くなる。これはビットラインＢＬをチャージするために多量の電荷が消費されるためである。そのため、再格納動作を完全に実行するためには、信号ＰＡＩＶＣＥ２、又は信号ＬＡＮＧ、ＬＡＰＧが非活性化される前に、内部電源電圧ＡＩＶＣ２を目標電圧（例えば、2.5V）まで回復させなければならない。
【００２９】
従来のＤＲＡＭ装置の場合、感知動作によって低くなった内部電源電圧を目標電圧まで回復させる前に（図３参照）、信号／ＲＡＳの活性時間に対応するパルス幅を有する信号ＰＡＩＶＣＥが非活性化される。しかし、本発明の望ましい実施形態によるＤＲＡＭ装置では、信号ＰＡＩＶＣＥ２の非活性時間が所定の時間だけ遅延され、これにより内部電源電圧を目標電圧まで回復させるために必要な時間が確保される。即ち、本発明の望ましい実施形態によるＤＲＡＭ装置では、信号ＰＲ、／ＲＡＳが非活性化されても、信号ＰＡＩＶＣＥ２は、活性化状態を維持する。従って、内部電源電圧ＡＩＶＣ２が目標電圧レベル（例えば、２．５Ｖ）まで十分に回復され、目標電圧レベルを有する内部電源電圧ＡＩＶＣ２でビットラインＢＬがチャージされる。その結果、アドレスされたメモリセルのための再格納動作が完全に実行されるようにする。
【００３０】
目標電圧まで、内部電源電圧を回復させるために必要な時間が経過した後、信号ＰＡＩＶＣＥ２、ＬＡＮＧ、そしてＬＡＰＧが非活性化され、選択されたワードラインＷＬ０が非活性化される。即ち、感知動作が完了する。
【００３１】
【発明の効果】
上述の本発明のＤＲＡＭ装置によると、例えば、行活性時間、即ち行アドレスストローブ信号（／ＲＡＳ）のパルス幅が減少しても、再格納動作（ｒｅｓｔｏｒｅ ｏｐｅｒａｔｉｏｎ）又はリフレッシュ動作（ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）を実行することができる。
【００３２】
また、上述の本発明のＤＲＡＭ装置によると、例えば、内部電源電圧が低くなっても、制御信号（例えば、信号ＰＡＩＶＣＥ２）のパルス幅を調節することによって、再格納動作又はリフレッシュ動作を実行することができる。
【００３３】
従って、本発明によれば、ＤＲＡＭ装置の信頼性が向上する。
【図面の簡単な説明】
【図１】従来半導体メモリ装置のブロック図である。
【図２】内部電源電圧と外部電源電圧との関係を示す図面である。
【図３】図１で使用された制御信号の間のタイミングを示す図面である。
【図４】本発明による半導体メモリ装置のブロック図である。
【図５】図４に図示された電源電圧発生部の望ましい実施形態を示す図面である。
【図６】図４に図示された感知増幅回路の一部を示す回路図である。
【図７】図４に使用された制御信号の間のタイミングを示す図面である。
【図８】図８は、図４中の制御信号の間のタイミングを示す図である。
【符号の説明】
１０ 行アドレスバッファ回路
２０ 列アドレスバッファ回路
３０ 行デコーダ回路
４０ 列デコーダ回路
６０ 感知増幅回路
７０ａ、７０ｂ データ入出力バッファ
１００ 行アドレスバッファ
１１０ 列アドレスバッファ
１２０ 行デコーダ
１３０ 列デコーダ
１５０ 感知増幅器回路
８０、１８０ 制御ロジック
９０、１９０ 内部電源電圧発生部
２００ 内部電源電圧発生部
１４０ メモリセルアレー
１５０ 感知増幅回路
１６０ データ入力バッファ
１７０ データ出力バッファ
【発明の属する技術分野】
本発明は、半導体集積回路メモリ装置に関するものであり、より詳しくはダイナミックランダムアクセスメモリ装置及びそれのセンシング方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置、特にダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；以下、‘ＤＲＡＭ’という）装置の集積度の増加に伴って、ＤＲＡＭ装置の電源消費量も増加している。これは、内部電源電圧が、感知増幅器だけではなく、メモリセルアレーに関連する制御信号にも使用されるためである。使用者は、低電圧電源でも十分に動作するＤＲＡＭ装置を要求している。低電圧及び高集積設計を考慮するとき、低電圧のＤＲＡＭ装置で要求される動作条件を充たすことは難しい。
【０００３】
図１には、従来のＤＲＡＭ装置のブロック図が図示されている。ＤＲＡＭ装置は、行及び列アドレスバッファ回路１０及び２０、行及び列デコーダ回路３０及び４０、メモリセルアレー５０、感知増幅回路６０及びデータ入出力バッファ７０ａ及び７０ｂで構成されている。これらに関しては当業者に周知であるので、説明を省略する。
【０００４】
また、メモリ装置は、外部から印加される信号／ＲＡＳ、／ＣＡＳ、／ＷＥに従ってメモリ装置を制御する制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）を備える。また、メモリ装置は、内部電源電圧ＥＶＣを受け、制御ロジック８０からの信号ＰＡＩＶＣＥに応じて内部電源電圧を発生させる内部電源電圧発生部９０を含む。信号ＰＡＩＶＣＥは、行アドレスストロボ信号／ＲＡＳの活性時間（ｔＲＡＳ）に対応するパルス幅を有する。このようにして発生された内部電源電圧ＡＩＶＣは、感知増幅回路６０に提供される。
【０００５】
図２は、内部電源電圧と外部電源電圧との間の関係を示している。内部電源電圧発生部９０は、所定の電圧範囲（例えば、０Ｖ〜２．５Ｖ）内で、外部電源電圧ＥＶＣに従って内部電源電圧ＡＩＶＣを発生する。また、外部電源電圧ＥＶＣが所定の電圧レベル２．５Ｖを越えている間、内部電源電圧ＡＩＶＣは、電圧レベル２．５Ｖに固定される。
【０００６】
図３は、図１中の制御信号の間のタイミングを示す。以下、従来のＤＲＡＭ装置による感知動作を添付図面を参照して説明する。
【０００７】
図３を参照すると、信号／ＲＡＳが高レベル（即ち、非活性化状態）から低レベル（即ち、活性化状態）に遷移するとき、制御ロジック８０は、それに応じて高レベルの信号ＰＡＩＶＣＥを発生する。これにより、内部電源電圧発生部９０は、内部電源電圧ＡＩＶＣを発生する。それから、選択されたメモリセルに連結されたワードラインが行デコーダ回路３０によって活性化されるとき、図３に図示されたように、選択されたメモリセルに連結されたビットラインと、セルキャパシタとの間でチャージシェーアリング（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）動作が行われる。従って、ビットライン上の電圧レベルがチャージされる。
【０００８】
信号ＬＡＮＧ、ＬＡＰＧが活性化されるとき、電源電圧発生部９０が発生した電源電圧ＡＩＶＣは、選択されたメモリセルに貯蔵されたデータに応じて、感知増幅回路６０を通して、ビットライン又はコンプリメンタリ（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビットラインに提供される。行アドレスストローブ信号／ＲＡＳが非活性化されるとき、信号ＰＡＩＶＣＥも感知及び感知増幅動作が実行される間、非活性化される。これにより、内部電源電圧発生部９０が非活性化される。
【０００９】
当業者に公知のように、感知動作が実行される間、アドレスされたメモリセルと関連する再格納動作（restore）も実行される。図３から分かるように、多量の電荷がビットラインＢＬをチャージするために消費されるので、ビットラインＢＬの電圧が増加することによって内部電源電圧ＡＩＶＣが低くなる。再格納動作を完全に実行するためには、信号ＰＡＩＶＣＥが非活性化される前に、内部電源電圧ＡＩＶＣが目標電圧（例えば、２．５Ｖ）まで回復されなければならない。
【００１０】
しかしながら、通常のＤＲＡＭ装置では、信号ＰＡＩＶＣＥが活性化されている間に、このように低くなった内部電源電圧ＡＩＶＣが、例えば２．５Ｖまで回復されないという問題点がある。そのため、選択されたメモリセルのセルキャパシタが十分にチャージされない。。従って、メモリセルが次の活性化周期の間にもう一度選択されるとき、正常的なチャージシェーアリング動作（ｎｏｒｍａｌｃｈａｒｇｅ ｓｈａｒｉｎｇ ｏｐｅｒａｔｉｏｎ）を実行することが難しく、不可能になる。また、信号／ＲＡＳの活性時間が減少し、内部電源電圧ＡＩＶＣレベルが低くなると、そのような問題点がさらに深刻になる。
【００１１】
【発明が解決しようとする課題】
本発明は、このような従来の問題点を解決するためのものであり、本発明の目的は、行活性時間（row active time）が短くなり、電源電圧が低くなっても再格納動作（restore operation）を実行することができるＤＲＡＭ装置及びそれのセンシング方法を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するため、本発明に係るＤＲＡＭ装置は、データを貯蔵するメモリセルと、メモリセルに連結された第１ビットラインと、第１ビットラインに対応する第２ビットラインと、第１ビットライン上の電圧変化を感知してその結果に応じて、第１及び第２ビットラインのうち１つのビットラインの電圧を電源電圧まで増幅する感知増幅器と、制御信号に応じて、感知増幅器供給すべき電源電圧を発生する電源電圧発生部と、列アドレスストローブ信号に同期した行活性化信号に応じて制御信号を発生するコントローラとを含み、行活性化信号が非活性化されてから所定の時間が経過した後に制御信号が非活性化される。制御信号のパルス幅は、行活性化信号のパルス幅より長いことが好ましく、これにより、感知及び増幅動作によって低くなった電源電圧が目標電圧レベルまで回復される。
【００１３】
この方法の望ましい実施形態によれば、コントローラは、行活性化信号を遅延させるための遅延回路と、行活性化信号が低レベルから高レベルに遷移することに応じて制御信号を活性化させ、行活性化信号が高レベルから低レベルに遷移した後、遅延回路によって遅延された行活性化信号に応じて制御信号を非活性化させるためのロジック回路とを含む。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図４乃至図８に基づいて詳細に説明する。なお、図４乃至図８において、同一の構成要素には同一の符号が付されている。
【００１５】
図４は、本発明による半導体メモリ装置のブロック図である。
【００１６】
図４において、参照番号１００、１１０、１２０、及び１３０は、各々、行アドレスバッファ、列アドレスバッファ、行デコーダ、及び列デコーダを示す。また、参照番号１４０、１５０、１６０、及び１７０は、各々、メモリセルアレー、感知増幅回路、データ入力バッファ、及びデータ出力バッファを示す。構成要素は、図１の構成要素と同一であるため、これに対する説明は、省略する。参照番号１８０、１９０、及び２００は、各々、制御ロジック、ＰＡＩＶＣＥ信号発生部、及び電源電圧発生部を示す。
【００１７】
制御ロジック１８０は、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ及び書き込みイネーブル信号／ＷＥを受けて、回路１００、１１０、１２０、１３０、及び１４０を制御する。また、制御ロジック１８０は、信号／ＲＡＳに応じて行活性化信号ＰＲを発生する。信号／ＲＡＳが高レベル（即ち、非活性化状態）から低レベル（即ち、活性化状態）に遷移するとき、行活性化信号ＰＲは、高レベルに遷移する。そして、信号／ＲＡＳが低レベルから高レベルに遷移するとき、行活性化信号ＰＲは、低レベルに遷移する。即ち、行活性化信号ＰＲは、信号／ＲＡＳの活性時間に対応するパルス幅を有する。従って、行活性化信号ＰＲは、行アドレスストローブ信号／ＲＡＳに同期する。行活性化信号ＰＲは、アドレスストローブ信号／ＲＡＳを反転させた反転信号（ｉｎｖｅｒｔｅｄ ｓｉｇｎａｌ）であるとも言える。
【００１８】
ＰＡＩＶＣＥ信号発生部１９０は、制御ロジック１８０からの行活性化信号ＰＲに応じて内部電源電圧発生部２００の活性化及び非活性化を制御するための信号ＰＡＩＶＣＥ２を発生する。図５は、本発明による内部電源電圧発生部の望ましい実施形態を示す。内部電源電圧発生部１９０は、図５に図示されたように連結された、３つのインバータＩＮＶ１、ＩＮＶ２、及びＩＮＶ３と１つのＮＯＲゲートＧ１で構成される。直列に連結されたインバータＩＮＶ１、ＩＮＶ２は、１つの遅延回路を構成する。ＮＯＲゲートＧ１とインバータＩＮＶ３は、１つの論理回路を構成する。行活性化信号ＰＲが高レベルから低レベルに遷移するとき、該論理回路は、行活性化信号ＰＲの低レベルから高レベルへの遷移に応じて制御信号ＰＡＩＶＣＥ２を活性化させ、遅延回路によって遅延された行活性化信号の高レベルから低レベルへの遷移に応じて制御信号ＰＡＩＶＣＥ２を非活性化させる。
【００１９】
この回路構成によると、行活性化信号ＰＲが低レベルである時は、制御信号ＰＡＩＶＣＥ２は、低レベルであり、ＮＯＲゲートＧ１の入力端子Ｎ１、Ｎ２は、各々低レベルを維持する。行活性化信号ＰＲが低レベルから高レベルに遷移する時、信号ＰＡＩＶＣＥ２は、ＮＯＲゲートＧ１及びインバータＩＮＶ３を通して高レベルに遷移する。この時、ＮＯＲゲートＧ１の入力端子Ｎ１、Ｎ２は、各々高レベルを維持する。行活性化信号ＰＲが高レベルから低レベルに遷移しても、信号ＰＡＩＶＣＥ２は、所定時間だけ高レベルを維持する。従って、内部電源電圧発生部２００は、従来のＤＲＡＭ装置とは異なり、行アドレスストロボ信号／ＲＡＳが非活性化されても所定時間だけ活性化状態を維持する。インバータＩＮＶ１〜ＩＮＶ３及びＮＯＲゲートＧ１によって決定された遅延時間が経過すると信号ＰＡＩＶＣＥ２は、非活性化される。
【００２０】
図４に示すように、内部電源電圧発生部２００は、発生部１９０からの制御信号ＰＡＩＶＣＥ２に応じて内部電源電圧（例えば、２．５Ｖ）を発生する。信号ＰＡＩＶＣＥ２が活性化されている間、内部電源電圧ＡＩＶＣ２が感知増幅回路１５０に提供される。
【００２１】
図６には、内部電源電圧発生部２００の望ましい実施形態が図示されている。３つのＰＭＯＳトランジスターＰＭ１、ＰＭ２、及びＰＭ３と、３つのＮＭＯＳトランジスターＮＭ１、ＮＭ２、及びＮＭ３は、内部電源電圧発生部２００を構成する。トランジスターＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、及びＮＭ３は、比較器（ｃｏｍｐａｒａｔｏｒ）として使用される周知の差動増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）を構成し、トランジスターＰＭ３は、ドライバ（ｄｒｉｖｅｒ）駆動する。
【００２２】
図６から分かるように、内部電源電圧発生部２００は、信号ＰＡＩＶＣＥ２によって制御される。特に、信号ＰＡＩＶＣＥ２が低レベルである時は、ＮＭＯＳトランジスターＮＭ３が非活性化されて、ＰＭＯＳトランジスターＰＭ３を通して伝達ライン（ｔｒａｎｓｆｅｒ ｌｉｎｅ；ＡＩＶＣ）ＡＩＶＣ２上に電荷が供給されない。一方、信号ＰＡＩＶＣＥ２が高レベルである時は、ＮＭＯＳトランジスターＮＭ３が活性化されて、内部電源電圧発生部２００は、比較器による比較結果に応じて伝達ラインＡＩＶＣ２上に電荷を供給する。
【００２３】
図７は、図４に図示された感知増幅回路１５０の一部を示す回路図である。感知増幅回路１５０は、図７に図示されたように連結された、３つのＰＭＯＳトランジスターＰＭ４、ＰＭ５、及びＰＭ６と、５つのＮＭＯＳトランジスターＮＭ４、ＮＭ５、ＮＭ６、ＮＭ７、及びＮＭ８とで構成される。ＰＭＯＳトランジスターＰＭ４、ＰＭ５は、１つのＰ−ラッチ感知増幅器（Ｐ−ｌａｔｃｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を構成し、ＮＭＯＳトランジスターＮＭ４、ＮＭ５は、１つのＮ−ラッチ感知増幅器（Ｎ−ｌａｔｃｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を構成する。
【００２４】
図８は、図４中の制御信号の間のタイミングを示す。以下、本発明の望ましい実施形態による感知動作を図４乃至図８を参照して詳細に説明する。
【００２５】
図８を参照すると、行活性化信号、即ち、行アドレスストローブ信号／ＲＡＳが低レベルに遷移すると、制御ロジック１８０からの行活性化信号ＰＲが高レベルに活性化される。ＰＡＩＶＣＥ信号発生部１９０は、高レベルの行活性化信号ＰＲに応じて高レベルの制御信号ＰＡＩＶＣＥ２を出力することによって、感知増幅器回路１５０に提供される内部電源電圧ＡＩＶＣ２が発生されるように内部電源電圧発生部２００を活性化させる。図８に図示されたように、アドレスされる１つのメモリセルＭＣに連結された１つのワードラインＷＬ０が選択され、１つのビットラインＢＬがアドレスされたメモリセルＭＣのセルキャパシタに連結される。従って、ビットラインＢＬ上の電圧レベルは、アドレスされたメモリセルＭＣに貯蔵されたデータに応じて、プレチャージ電圧レベル（例えば、ＶＣＣ／２）以上又は以下に変わる。
【００２６】
ビットラインＢＬ上の電圧レベルが図８に図示されたように少しだけ増加すると仮定してみると、ビットラインＢＬに連結された感知増幅器回路１５０内のＮＭＯＳトランジスターＮＭ５は、ターンオンされ、コンプリメンタリビットライン／ＢＬに連結された感知増幅器回路１５０内のＮＭＯＳトランジスターＮＭ６は、ターンオフされる。同様に、コンプリメンタリビットライン／ＢＬに連結された感知増幅器回路１５０内のＰＭＯＳトランジスター／ＰＭ４は、ターンオンされ、ビットラインＢＬに連結された感知増幅器回路１５０内のＰＭＯＳトランジスターＰＭ５は、ターンオフされる。
【００２７】
また、図８に図示されたように、信号ＬＡＮＧは、低レベルから高レベルに遷移され、信号ＬＡＰＧは、高レベルから低レベルに遷移される。即ち、感知動作が初期化される。これにより、感知増幅器回路１５０のＰＭＯＳトランジスターＰＭ６とＮＭＯＳトランジスターＮＭ６がターンオンされる。従って、プレチャージ電圧レベルＶＣＣ／２を有するコンプリメンタリビットライン／ＢＬがＮＭＯＳトランジスターＮＭ５、ＮＭ６を通して接地電圧ＶＳＳに連結される。プレチャージ電圧ＶＣＣ／２より少し高い電圧レベルを有するビットラインＢＬがＰＭＯＳトランジスターＰＭ４、ＰＭ６を通して内部電源電圧ＡＩＶＣ２に連結されてビットラインＢＬがほぼ内部電源電圧ＡＩＶＣ２までチャージされる。
【００２８】
上述のように、本発明の望ましい実施形態によれば、感知動作が実行されている間に、アドレスされたメモリセルと関連する再格納動作も実行される。図８から分かるように、ビットラインＢＬが増加することによって内部電源電圧ＡＩＶＣ２が低くなる。これはビットラインＢＬをチャージするために多量の電荷が消費されるためである。そのため、再格納動作を完全に実行するためには、信号ＰＡＩＶＣＥ２、又は信号ＬＡＮＧ、ＬＡＰＧが非活性化される前に、内部電源電圧ＡＩＶＣ２を目標電圧（例えば、2.5V）まで回復させなければならない。
【００２９】
従来のＤＲＡＭ装置の場合、感知動作によって低くなった内部電源電圧を目標電圧まで回復させる前に（図３参照）、信号／ＲＡＳの活性時間に対応するパルス幅を有する信号ＰＡＩＶＣＥが非活性化される。しかし、本発明の望ましい実施形態によるＤＲＡＭ装置では、信号ＰＡＩＶＣＥ２の非活性時間が所定の時間だけ遅延され、これにより内部電源電圧を目標電圧まで回復させるために必要な時間が確保される。即ち、本発明の望ましい実施形態によるＤＲＡＭ装置では、信号ＰＲ、／ＲＡＳが非活性化されても、信号ＰＡＩＶＣＥ２は、活性化状態を維持する。従って、内部電源電圧ＡＩＶＣ２が目標電圧レベル（例えば、２．５Ｖ）まで十分に回復され、目標電圧レベルを有する内部電源電圧ＡＩＶＣ２でビットラインＢＬがチャージされる。その結果、アドレスされたメモリセルのための再格納動作が完全に実行されるようにする。
【００３０】
目標電圧まで、内部電源電圧を回復させるために必要な時間が経過した後、信号ＰＡＩＶＣＥ２、ＬＡＮＧ、そしてＬＡＰＧが非活性化され、選択されたワードラインＷＬ０が非活性化される。即ち、感知動作が完了する。
【００３１】
【発明の効果】
上述の本発明のＤＲＡＭ装置によると、例えば、行活性時間、即ち行アドレスストローブ信号（／ＲＡＳ）のパルス幅が減少しても、再格納動作（ｒｅｓｔｏｒｅ ｏｐｅｒａｔｉｏｎ）又はリフレッシュ動作（ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）を実行することができる。
【００３２】
また、上述の本発明のＤＲＡＭ装置によると、例えば、内部電源電圧が低くなっても、制御信号（例えば、信号ＰＡＩＶＣＥ２）のパルス幅を調節することによって、再格納動作又はリフレッシュ動作を実行することができる。
【００３３】
従って、本発明によれば、ＤＲＡＭ装置の信頼性が向上する。
【図面の簡単な説明】
【図１】従来半導体メモリ装置のブロック図である。
【図２】内部電源電圧と外部電源電圧との関係を示す図面である。
【図３】図１で使用された制御信号の間のタイミングを示す図面である。
【図４】本発明による半導体メモリ装置のブロック図である。
【図５】図４に図示された電源電圧発生部の望ましい実施形態を示す図面である。
【図６】図４に図示された感知増幅回路の一部を示す回路図である。
【図７】図４に使用された制御信号の間のタイミングを示す図面である。
【図８】図８は、図４中の制御信号の間のタイミングを示す図である。
【符号の説明】
１０ 行アドレスバッファ回路
２０ 列アドレスバッファ回路
３０ 行デコーダ回路
４０ 列デコーダ回路
６０ 感知増幅回路
７０ａ、７０ｂ データ入出力バッファ
１００ 行アドレスバッファ
１１０ 列アドレスバッファ
１２０ 行デコーダ
１３０ 列デコーダ
１５０ 感知増幅器回路
８０、１８０ 制御ロジック
９０、１９０ 内部電源電圧発生部
２００ 内部電源電圧発生部
１４０ メモリセルアレー
１５０ 感知増幅回路
１６０ データ入力バッファ
１７０ データ出力バッファ
Claims (7)
- ＤＲＡＭ装置において、
データを貯蔵するメモリセルと、
前記メモリセルに連結された第１ビットラインと、
前記第１ビットラインに対応する第２ビットラインと、
前記第１ビットライン上の電圧変化を感知して、その結果に応じて、前記第１及び第２ビットラインのうち１つのビットラインの電圧を電源電圧まで増幅する感知増幅器と、
制御信号に応じて、前記感知増幅器に供給すべき前記電源電圧を発生する電源電圧発生部と、
行アドレスストローブ信号に同期した行活性化信号に応じて、前記行活性化信号のパルス幅より長いパルス幅を有する前記制御信号を発生させるためのコントローラと、
を含み、前記制御信号は、前記感知増幅器による感知及び増幅動作によって低くなった前記電源電圧が目標電圧レベルまで回復するように、前記行活性化信号が非活性化されてから所定の時間が経過した後に非活性化され、
選択されたワードラインは、前記行活性化信号の活性化に応じて活性化され、前記行活性化信号の非活性化に応じて前記制御信号が非活性化された後に非活性化されることを特徴とするＤＲＡＭ装置。 - 前記コントローラは、
前記行活性化信号を遅延させるための遅延回路と、
前記行活性化信号が低レベルから高レベルに遷移することに応じて前記制御信号を活性化させ、行活性化信号が高レベルから低レベルに遷移した後、前記遅延回路によって遅延された前記行活性化信号に応じて前記制御信号を非活性化させるためのロジック回路と
を含むことを特徴とする請求項１に記載のＤＲＡＭ装置。 - 前記遅延回路は、偶数個の直列に連結されたインバータで構成されることを特徴とする請求項２に記載のＤＲＡＭ装置。
- 前記ロジック回路は、
前記遅延回路に連結された入力端子と前記行活性化信号を受ける他の入力端子とを有するＮＯＲゲートと、
前記ＮＯＲゲートの出力端子に連結された入力端子と前記制御信号を出力する出力端子とを有するインバータと、
を含むことを特徴とする請求項２に記載のＤＲＡＭ装置。 - 前記メモリセルは、前記データに対応する電荷を貯蔵するキャパシタで構成されていることを特徴とする請求項１に記載のＤＲＡＭ装置。
- データを貯蔵するメモリセルアレーを有するＤＲＡＭ装置に適用されるデータセンシング方法において、
行アドレスストローブ信号に同期した行活性化信号に応じて制御信号を活性化する段階と、
選択されたワードラインを前記行活性化信号の活性化に応じて活性化する段階と、
前記制御信号に応じて電源電圧を発生する段階と、
前記メモリセルアレーに貯蔵されたデータを感知する段階と、
データの感知及びそれに伴う増幅動作によって低くなった前記電源電圧が目標電圧レベルまで回復するように、前記行活性化信号が非活性化されてから所定の時間が経過した後に前記制御信号を非活性化させる段階と、
前記選択されたワードラインを前記行活性化信号の非活性化に応じて前記制御信号が非活性化された後に非活性化する段階と、
を含むことを特徴とするデータセンシング方法。 - 前記制御信号のパルス幅は、前記行活性化信号のパルス幅より長く設定されていることを特徴とする請求項６に記載のデータセンシング方法。
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